JPH0812354B2 - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
- Publication number
- JPH0812354B2 JPH0812354B2 JP25885487A JP25885487A JPH0812354B2 JP H0812354 B2 JPH0812354 B2 JP H0812354B2 JP 25885487 A JP25885487 A JP 25885487A JP 25885487 A JP25885487 A JP 25885487A JP H0812354 B2 JPH0812354 B2 JP H0812354B2
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- JP
- Japan
- Prior art keywords
- wiring
- source
- gate
- wirings
- thin film
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクティブマトリクス方式の液晶ディスプ
レイやエレクトロクロミックディスプレイ等に用いられ
るアクティブマトリクス基板に関する。
レイやエレクトロクロミックディスプレイ等に用いられ
るアクティブマトリクス基板に関する。
従来のアクティブマトリクス基板は、例えば、JAPAN
DISPLAY'86の196〜199ページに見られる様に、配線材
料としてITO、不純物を含む多結晶シリコン等が用いら
れている。
DISPLAY'86の196〜199ページに見られる様に、配線材
料としてITO、不純物を含む多結晶シリコン等が用いら
れている。
第３図（ａ）は、従来のアクティブマトリクス基板の
上視図であり、第３図（ｂ）は前記第３図（ａ）のBB′
における断面図である。又、従来のアクティブマトリク
ス基板の製造工程の一部の上視図を第４図（ａ）〜
（ｄ）に、断面図を第４図（ａ′）〜（ｄ′）に示し
た。
上視図であり、第３図（ｂ）は前記第３図（ａ）のBB′
における断面図である。又、従来のアクティブマトリク
ス基板の製造工程の一部の上視図を第４図（ａ）〜
（ｄ）に、断面図を第４図（ａ′）〜（ｄ′）に示し
た。
（ａ）、（ａ′）は下地絶縁膜411上に薄膜トランジ
スタのチャンネル領域405、ソース領域406、ドレイン領
域407及びゲート絶縁膜409を形成した図である。
（ｂ）、（ｂ′）はゲート電極、及びゲート配線401を
形成した図であり、（ｃ）、（ｃ′）においてゲート配
線401とソース配線402を絶縁する絶縁膜410を形成し、
さらに薄膜トランジスタのソース領域406とソース配線4
01、及び該薄膜トランジスタのドレイン領域407と画素
電極404を接合するためのコンタクトホール408を所定の
位置に形成する。さらに（ｄ）、（ｄ′）においてソー
ス配線402と画素電極404を形成することによって、従来
のアクティブマトリクス基板が作られる。
スタのチャンネル領域405、ソース領域406、ドレイン領
域407及びゲート絶縁膜409を形成した図である。
（ｂ）、（ｂ′）はゲート電極、及びゲート配線401を
形成した図であり、（ｃ）、（ｃ′）においてゲート配
線401とソース配線402を絶縁する絶縁膜410を形成し、
さらに薄膜トランジスタのソース領域406とソース配線4
01、及び該薄膜トランジスタのドレイン領域407と画素
電極404を接合するためのコンタクトホール408を所定の
位置に形成する。さらに（ｄ）、（ｄ′）においてソー
ス配線402と画素電極404を形成することによって、従来
のアクティブマトリクス基板が作られる。
以上の工程を見れば明らかな様に、従来のアクティブ
マトリクス基板の配線方法では、２回の配線用の薄膜の
形成と２回のフォトエッチング工程が必要である。
マトリクス基板の配線方法では、２回の配線用の薄膜の
形成と２回のフォトエッチング工程が必要である。
前記の、従来の配線材料であるITO等は、その比抵抗
が300μΩcmと大きく、信号遅延等の観点から、配線材
料として用いることができるのは、約10cm程度の画面サ
イズが限界となり、それ以上の大型化は不可能である。
したがって上記以上の画面サイズを実現するためには、
より低抵抗の配線材料による配線が不可欠となる。しか
し、従来の配線と構造のままで、配線の材料を変える
と、ソース配線の材料と画素電極の材料が異なるため
に、薄膜形成とフォトエッチングの回数が１回づつ増
え、製造工程を非常に複雑なものにする。
が300μΩcmと大きく、信号遅延等の観点から、配線材
料として用いることができるのは、約10cm程度の画面サ
イズが限界となり、それ以上の大型化は不可能である。
したがって上記以上の画面サイズを実現するためには、
より低抵抗の配線材料による配線が不可欠となる。しか
し、従来の配線と構造のままで、配線の材料を変える
と、ソース配線の材料と画素電極の材料が異なるため
に、薄膜形成とフォトエッチングの回数が１回づつ増
え、製造工程を非常に複雑なものにする。
本発明は、この様な問題点を解決するもので、その目
的とするところは、より大型で信頼性の高いアクティブ
マトリクス基板を提供することにある。
的とするところは、より大型で信頼性の高いアクティブ
マトリクス基板を提供することにある。
本願発明は複数のゲート配線と、該複数のゲート配線
に交差する複数のソース配線と、該複数のゲート配線と
該複数のソース配線の交点に設けられた薄膜トランジス
タと、該薄膜トランジスタに接続された画素電極よりな
るアクティブマトリクス基板の製造方法において、 該基板にシリコンを堆積してチャンネル領域を形成す
る工程と、前記基板の全面にゲート絶縁膜を形成する工
程と、前記複数のゲート配線及び前記複数のソース配線
のうちの一方の配線及び該一方の配線との交差部が切断
されている他方の配線を前記ゲート絶縁膜の上に同じ材
質により同時に形成する工程と、形成された前記複数の
ゲート配線及び前記複数のソース配線及び前記薄膜トラ
ンジスタの上に該基板の全面に絶縁膜を形成する工程
と、前記他方の配線の切断端部上及び該薄膜トランジス
タの前記ソース領域上及び前記ドレイン領域上から前記
絶縁膜を介してコンタクトホールを形成する工程と、該
コンタクトホールを介して該他方の配線を架橋する架橋
配線及び該他方の配線と該ソース領域とを接続するため
のソース電極及び該画素電極と前記ドレイン領域とを接
続するドレイン電極及び該画素電極とを同時に同じ材質
で形成する工程とを有することを特徴とする。
に交差する複数のソース配線と、該複数のゲート配線と
該複数のソース配線の交点に設けられた薄膜トランジス
タと、該薄膜トランジスタに接続された画素電極よりな
るアクティブマトリクス基板の製造方法において、 該基板にシリコンを堆積してチャンネル領域を形成す
る工程と、前記基板の全面にゲート絶縁膜を形成する工
程と、前記複数のゲート配線及び前記複数のソース配線
のうちの一方の配線及び該一方の配線との交差部が切断
されている他方の配線を前記ゲート絶縁膜の上に同じ材
質により同時に形成する工程と、形成された前記複数の
ゲート配線及び前記複数のソース配線及び前記薄膜トラ
ンジスタの上に該基板の全面に絶縁膜を形成する工程
と、前記他方の配線の切断端部上及び該薄膜トランジス
タの前記ソース領域上及び前記ドレイン領域上から前記
絶縁膜を介してコンタクトホールを形成する工程と、該
コンタクトホールを介して該他方の配線を架橋する架橋
配線及び該他方の配線と該ソース領域とを接続するため
のソース電極及び該画素電極と前記ドレイン領域とを接
続するドレイン電極及び該画素電極とを同時に同じ材質
で形成する工程とを有することを特徴とする。
以下、本発明について、実施例に基づき詳細に説明す
る。
る。
実施例１ 第１図は本発明によるアクティブマトリクス基板の一
例の上視図である。103の架橋配線により、ソース配線1
02とゲート配線101の交差部を架橋しているのが特徴で
ある。第２図に第１図のAA′における断面図を示した。
例の上視図である。103の架橋配線により、ソース配線1
02とゲート配線101の交差部を架橋しているのが特徴で
ある。第２図に第１図のAA′における断面図を示した。
本発明の、実施例を第５図の、上視図（ａ）〜
（ｄ）、断面図（ａ′）〜（ｄ′）を用いて、工程順
に、さらに詳しく説明する。まず、（ａ）、（ａ′）の
如く、ガラス、石英、サファイア等の絶縁性基板上に、
二酸化硅素、窒化硅素等から成る清浄な下地絶縁膜511
を形成する。その上に1500Å〜3000Å程度のドナー、あ
るいはアクセプタとなる不純物を含む、多結晶シリコン
膜、若しくは非晶質シリコン膜を所定の形状に形成す
る。さらにその上に100Å〜500Å程度の該不純物を含ま
ない多結晶シリコン、又は非晶質シリコンからなる薄膜
を、所定の形状に形成する。この工程により薄膜トラン
ジスタのチャンネル領域505、ソース領域506、ドレイン
領域507が形成される。その上に500Å〜3000Å程度の二
酸化硅素、窒化硅素等の絶縁膜を形成し、ゲート絶縁膜
509とする。
（ｄ）、断面図（ａ′）〜（ｄ′）を用いて、工程順
に、さらに詳しく説明する。まず、（ａ）、（ａ′）の
如く、ガラス、石英、サファイア等の絶縁性基板上に、
二酸化硅素、窒化硅素等から成る清浄な下地絶縁膜511
を形成する。その上に1500Å〜3000Å程度のドナー、あ
るいはアクセプタとなる不純物を含む、多結晶シリコン
膜、若しくは非晶質シリコン膜を所定の形状に形成す
る。さらにその上に100Å〜500Å程度の該不純物を含ま
ない多結晶シリコン、又は非晶質シリコンからなる薄膜
を、所定の形状に形成する。この工程により薄膜トラン
ジスタのチャンネル領域505、ソース領域506、ドレイン
領域507が形成される。その上に500Å〜3000Å程度の二
酸化硅素、窒化硅素等の絶縁膜を形成し、ゲート絶縁膜
509とする。
次に、（ｂ）、（ｂ′）に示す様にアルミニウム、モ
リブデン、タングステン、タンタル、ニオブ、チタンお
よびその硅化物、各種合金、超電導物質等の低抵抗材料
を用いて1000Å〜7000Å程度の薄膜を所定の形状に形成
し、ゲート配線501およびソース配線502とする。ここで
注目すべきことは、該ゲート配線と該ソース配線の交差
部においては、ソース配線が形成されていないことであ
る。この構造を採用することによって、ゲート配線とソ
ース配線の大部分を同時に形成することが可能となる。
リブデン、タングステン、タンタル、ニオブ、チタンお
よびその硅化物、各種合金、超電導物質等の低抵抗材料
を用いて1000Å〜7000Å程度の薄膜を所定の形状に形成
し、ゲート配線501およびソース配線502とする。ここで
注目すべきことは、該ゲート配線と該ソース配線の交差
部においては、ソース配線が形成されていないことであ
る。この構造を採用することによって、ゲート配線とソ
ース配線の大部分を同時に形成することが可能となる。
次に（ｃ）、（ｃ′）に示されるようにソース配線と
ゲート配線を絶縁する絶縁膜と薄膜トランジスタを保護
するパッシベーション膜をかねた二酸化硅素、窒化硅素
等からなる絶縁膜510を3000Å〜10000Å程度形成し、図
に示した様に所定の形状にコンタクトホール508を形成
する。
ゲート配線を絶縁する絶縁膜と薄膜トランジスタを保護
するパッシベーション膜をかねた二酸化硅素、窒化硅素
等からなる絶縁膜510を3000Å〜10000Å程度形成し、図
に示した様に所定の形状にコンタクトホール508を形成
する。
次に（ｄ）、（ｄ′）に示される様にITO膜を所定の
形状に形成し、画素透明電極504、および該ゲート配線
とソース配線の交差部においてソース配線を架橋する50
3の架橋配線を得る。又、この工程によりソース配線501
とソース領域506、画素電極504とドレイン領域507のコ
ンタクトがとられる。
形状に形成し、画素透明電極504、および該ゲート配線
とソース配線の交差部においてソース配線を架橋する50
3の架橋配線を得る。又、この工程によりソース配線501
とソース領域506、画素電極504とドレイン領域507のコ
ンタクトがとられる。
以上の工程を経て、本発明によるアクティブマトリク
スの１例が製造される。
スの１例が製造される。
実施例２ 前実施例では、ソース配線を架橋したが、ゲート配線
を、架橋することも可能であり、第６図（ａ）〜（ｃ）
に示した。
を、架橋することも可能であり、第６図（ａ）〜（ｃ）
に示した。
薄膜トランジスタの、チャンネル領域605、ソース領
域606、ドレイン領域607を形成した後、絶縁膜を形成
し、前実施例と同様な低抵抗材料を用いてソース配線60
2とゲート配線601の大部分を形成する。この時、該ソー
ス配線とゲート配線の交差部のゲート配線を形成せず、
絶縁膜を形成し、コンタクトホール608を形成した後
で、この交差部のゲート配線603を画素電極604及び薄膜
トランジスタのソース領域606とソース配線602を結ぶ配
線613と同時に形成する。
域606、ドレイン領域607を形成した後、絶縁膜を形成
し、前実施例と同様な低抵抗材料を用いてソース配線60
2とゲート配線601の大部分を形成する。この時、該ソー
ス配線とゲート配線の交差部のゲート配線を形成せず、
絶縁膜を形成し、コンタクトホール608を形成した後
で、この交差部のゲート配線603を画素電極604及び薄膜
トランジスタのソース領域606とソース配線602を結ぶ配
線613と同時に形成する。
以上に述べたように本発明によれば、従来より工程数
をまったく増やすことなく、ゲート配線、ソース配線の
低抵抗化が可能となる。これにより以下のような効果が
得られる。
をまったく増やすことなく、ゲート配線、ソース配線の
低抵抗化が可能となる。これにより以下のような効果が
得られる。
a.ゲート配線の低抵抗化により、薄膜トランジスタのス
イッチング時間を短縮できるため、画素数を増やすこと
ができ、画面の大型化が可能となる。
イッチング時間を短縮できるため、画素数を増やすこと
ができ、画面の大型化が可能となる。
b.ソース配線の低抵抗化により、画素に対する書き込み
時間を短縮できるため、ａと同様な効果がある。
時間を短縮できるため、ａと同様な効果がある。
c.配線を細くすることが可能となるために、ゲート配線
とソース配線の間の容量等の寄生容量を小さくできる。
これらの寄生容量はトランジスタのスイッチング速度を
低下させる原因の１つであるため、本発明によって該寄
生容量を小さくすることが可能となると、トランジスタ
の高速化が可能となり、その結果ａと同様な効果があ
る。
とソース配線の間の容量等の寄生容量を小さくできる。
これらの寄生容量はトランジスタのスイッチング速度を
低下させる原因の１つであるため、本発明によって該寄
生容量を小さくすることが可能となると、トランジスタ
の高速化が可能となり、その結果ａと同様な効果があ
る。
d.配線を細くすることが可能となるために、画素の開口
率を大きくすることができ、より明るい画像が得られ
る。
率を大きくすることができ、より明るい画像が得られ
る。
e.単純に配線を金属等の、低抵抗材料にすると、膜形成
工程、フォトエッチング工程が、それぞれ１回増え、信
頼性および歩留りの低下を招くが、本発明の工程数は従
来の技術の工程数とかわりないため、これを回避するこ
とが可能である。
工程、フォトエッチング工程が、それぞれ１回増え、信
頼性および歩留りの低下を招くが、本発明の工程数は従
来の技術の工程数とかわりないため、これを回避するこ
とが可能である。
したがって本発明によれば、信頼性および歩留りの低
下を招くことなく、アクティブマトリクス基板の大型化
および高精細化、高開口率化による高画像品質化が可能
となる。
下を招くことなく、アクティブマトリクス基板の大型化
および高精細化、高開口率化による高画像品質化が可能
となる。
第１図は、本発明の実施例の上視図である。第２図は、
第１図のAA′の断面図である。第３図（ａ）は従来のア
クティブマトリクス基板の１例の上視図、（ｂ）はBB′
の断面図である。第４図（ａ）〜（ｈ）は従来例の製造
工程を示したもので（ａ）、（ｃ）、（ｅ）、（ｇ）は
上視図、（ｂ）、（ｄ）、（ｆ）、（ｈ）は断面図であ
る。第５図（ａ）〜（ｈ）は、本発明の実施例１の製造
工程を示したもので（ａ）、（ｃ）、（ｅ）、（ｇ）は
上視図（ｂ）、（ｄ）、（ｆ）は断面図である。第６図
（ａ）〜（ｃ）は実施例の製造工程を示した上視図であ
る。 101、201、301、401、501、601……ゲート配線 102、202、302、402、502、602……ソース配線 103、203、503、603……架橋配線 104、404、504、604……画素電極 105、405、505、605……チャンネル領域 106、406、506、606……ソース領域 107、407、507、607……ドレイン領域 108、408、508、608……コンタクトホール 209、309、409、509……ゲート絶縁膜 210、310、410、510……ソース配線、ゲート配線間絶縁
膜 211、311、411、511……下地絶縁膜 412、312、412、512……絶縁性基板 613……ソース領域、ソース配線間配線
第１図のAA′の断面図である。第３図（ａ）は従来のア
クティブマトリクス基板の１例の上視図、（ｂ）はBB′
の断面図である。第４図（ａ）〜（ｈ）は従来例の製造
工程を示したもので（ａ）、（ｃ）、（ｅ）、（ｇ）は
上視図、（ｂ）、（ｄ）、（ｆ）、（ｈ）は断面図であ
る。第５図（ａ）〜（ｈ）は、本発明の実施例１の製造
工程を示したもので（ａ）、（ｃ）、（ｅ）、（ｇ）は
上視図（ｂ）、（ｄ）、（ｆ）は断面図である。第６図
（ａ）〜（ｃ）は実施例の製造工程を示した上視図であ
る。 101、201、301、401、501、601……ゲート配線 102、202、302、402、502、602……ソース配線 103、203、503、603……架橋配線 104、404、504、604……画素電極 105、405、505、605……チャンネル領域 106、406、506、606……ソース領域 107、407、507、607……ドレイン領域 108、408、508、608……コンタクトホール 209、309、409、509……ゲート絶縁膜 210、310、410、510……ソース配線、ゲート配線間絶縁
膜 211、311、411、511……下地絶縁膜 412、312、412、512……絶縁性基板 613……ソース領域、ソース配線間配線
Claims (1)
- 【請求項１】複数のゲート配線と、該複数のゲート配線
に交差する複数のソース配線と、該複数のゲート配線と
該複数のソース配線の交点に設けられた薄膜トランジス
タと、該薄膜トランジスタに接続された画素電極よりな
るアクティブマトリクス基板の製造方法において、 該基板にシリコンを堆積してチャンネル領域を形成する
工程と、前記基板の全面にゲート絶縁膜を形成する工程
と、前記複数のゲート配線及び前記複数のソース配線の
うちの一方の配線及び該一方の配線との交差部が切断さ
れている他方の配線を前記ゲート絶縁膜の上に同じ材質
により同時に形成する工程と、形成された前記複数のゲ
ート配線及び前記複数のソース配線及び前記薄膜トラン
ジスタの上に該基板の全面に絶縁膜を形成する工程と、
前記他方の配線の切断端部上及び該薄膜トランジスタの
前記ソース領域上及び前記ドレイン領域上から前記絶縁
膜を介してコンタクトホールを形成する工程と、該コン
タクトホールを介して該他方の配線を架橋する架橋配線
及び該他方の配線と該ソース領域とを接続するためのソ
ース電極及び該画素電極と前記ドレイン領域とを接続す
るドレイン電極及び該画素電極とを同時に同じ材質で形
成する工程とを有することを特徴とするアクティブマト
リクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25885487A JPH0812354B2 (ja) | 1987-10-14 | 1987-10-14 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25885487A JPH0812354B2 (ja) | 1987-10-14 | 1987-10-14 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101519A JPH01101519A (ja) | 1989-04-19 |
| JPH0812354B2 true JPH0812354B2 (ja) | 1996-02-07 |
Family
ID=17325959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25885487A Expired - Lifetime JPH0812354B2 (ja) | 1987-10-14 | 1987-10-14 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812354B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2952984B2 (ja) * | 1990-07-24 | 1999-09-27 | 旭硝子株式会社 | アクティブマトリックス基板及び表示装置 |
| KR940015576A (ko) * | 1992-12-10 | 1994-07-21 | 이헌조 | 액정표시장치 제조방법 |
| JPH08106108A (ja) * | 1994-10-05 | 1996-04-23 | Fujitsu Ltd | 薄膜トランジスタマトリクス及びその製造方法 |
| JP2001051303A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 液晶表示装置及びその製造方法 |
| KR20020062275A (ko) * | 1999-09-08 | 2002-07-25 | 마쯔시다덴기산교 가부시키가이샤 | 전기회로기판 및 이것을 이용한 ｔｆｔ 어레이기판 그리고액정표시장치 |
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| JP4485078B2 (ja) * | 2000-01-26 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7023021B2 (en) * | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
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| US7633471B2 (en) | 2000-05-12 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electric appliance |
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| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
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