JP3222762B2 - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
として薄膜トランジスタ等の非線形素子がマトリクス状
に形成されたアクティブマトリクス基板およびその製造
方法に関する。
として薄膜トランジスタ等の非線形素子がマトリクス状
に形成されたアクティブマトリクス基板およびその製造
方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置
は、薄膜トランジスタ（以下、ＴＦＴと称する）等がマ
トリクス状に形成されたアクティブマトリクス基板に、
対向基板を対向配設させ、両基板間に光学的変調素子と
して液晶組成物等を挟持した構成のものである。
は、薄膜トランジスタ（以下、ＴＦＴと称する）等がマ
トリクス状に形成されたアクティブマトリクス基板に、
対向基板を対向配設させ、両基板間に光学的変調素子と
して液晶組成物等を挟持した構成のものである。
【０００３】上記のようなアクティブマトリクス基板に
おいては従来より、信号線（以下、ソース配線と称す
る）の断線防止及びソース配線の低抵抗化を図るため、
ソース配線下に、アモルファスシリコン（以下、ａ−Ｓ
ｉと称する）、非晶質シリコン（以下、ｐ−Ｓｉと称す
る）、微結晶シリコン（以下、μＣ−Ｓｉと称する）等
からなるｎ型半導体層による配線が形成されたものが知
られている。
おいては従来より、信号線（以下、ソース配線と称す
る）の断線防止及びソース配線の低抵抗化を図るため、
ソース配線下に、アモルファスシリコン（以下、ａ−Ｓ
ｉと称する）、非晶質シリコン（以下、ｐ−Ｓｉと称す
る）、微結晶シリコン（以下、μＣ−Ｓｉと称する）等
からなるｎ型半導体層による配線が形成されたものが知
られている。
【０００４】以下、上記従来のアクティブマトリクス基
板の構成を図面に基づいて説明する。
板の構成を図面に基づいて説明する。
【０００５】図４は、従来のアクティブマトリクス基板
の一絵素の構成を示す平面図である。また、図５は図４
のＢ−Ｂ’断面図である。
の一絵素の構成を示す平面図である。また、図５は図４
のＢ−Ｂ’断面図である。
【０００６】図４において、アクティブマトリクス基板
は、ガラス基板上にタンタル（Ｔａ）等の金属からなる
走査線（以下、ゲート配線と称する）１０２ａとチタン
（Ｔｉ）またはＴａ等の金属からなるソース配線１１２
ａおよびソース配線１１２ａに接続されたＴＦＴが各絵
素に形成されている。
は、ガラス基板上にタンタル（Ｔａ）等の金属からなる
走査線（以下、ゲート配線と称する）１０２ａとチタン
（Ｔｉ）またはＴａ等の金属からなるソース配線１１２
ａおよびソース配線１１２ａに接続されたＴＦＴが各絵
素に形成されている。
【０００７】さらに、図４および図５のＴＦＴ部分おい
て、ガラス基板１０１上に配設されたＴａ等の金属から
なるゲート配線１０２ａおよびゲート電極１０２ｂを覆
って、ゲート配線１０２ａおよびゲート電極１０２ｂに
使用した金属を陽極酸化することにより第１のゲート絶
縁膜１０３が形成されている。第１のゲート絶縁膜１０
３上全面を覆って、窒化シリコン（ＳｉＮｘ）からなる
第２のゲート絶縁膜１０４が形成されており、この上に
は、ゲート電極１０２ｂの形成位置と一部重なるよう
に、真性アモルファスシリコン（以下、ａ−Ｓｉ（ｉ）
と称する）からなる半導体層１０５が形成されている。
半導体層１０５の中央部には、ＳｉＮｘからなるエッチ
ングストッパー層１０６が形成されている。半導体層１
０５のエッチングストッパー層１０６を挟んで両端部お
よび半導体層１０５の一部を覆い、エッチングストッパ
ー層１０６上で分断された状態で、ｎ+型シリコンから
なるドレイン電極側コンタクト層１０７およびソース電
極側コンタクト層１０８が形成されている。さらに、ソ
ース配線１０２ａの低抵抗化および断線防止のため、同
工程において、同材料からなるｎ+配線１０９が形成さ
れている。このソース電極側コンタクト層１０８とソー
ス配線１１２ａの断線防止のためのｎ+配線１０９とが
接続された状態でパターニングされている。また、ドレ
イン電極側コンタクト層１０７、ソース電極側コンタク
ト層１０８およびｎ+配線１０９の上には絵素電極１１
０が形成されている。ドレイン電極側コンタクト層１０
７上の絵素電極１１０を覆って、ＴｉまたはＴａ等の金
属からなるドレイン電極１１１が形成されており、他
方、ソース電極側コンタクト層１０８上の絵素電極１１
０を覆ってＴｉまたはＴａ等の金属からなるソース配線
１１２ａおよびソース電極１１２ｂが形成されている。
ＴＦＴ、ゲート配線１０２ａ、ソース配線１１２ａ、絵
素開口部を覆って窒化シリコンからなる保護膜１１３が
形成されている。
て、ガラス基板１０１上に配設されたＴａ等の金属から
なるゲート配線１０２ａおよびゲート電極１０２ｂを覆
って、ゲート配線１０２ａおよびゲート電極１０２ｂに
使用した金属を陽極酸化することにより第１のゲート絶
縁膜１０３が形成されている。第１のゲート絶縁膜１０
３上全面を覆って、窒化シリコン（ＳｉＮｘ）からなる
第２のゲート絶縁膜１０４が形成されており、この上に
は、ゲート電極１０２ｂの形成位置と一部重なるよう
に、真性アモルファスシリコン（以下、ａ−Ｓｉ（ｉ）
と称する）からなる半導体層１０５が形成されている。
半導体層１０５の中央部には、ＳｉＮｘからなるエッチ
ングストッパー層１０６が形成されている。半導体層１
０５のエッチングストッパー層１０６を挟んで両端部お
よび半導体層１０５の一部を覆い、エッチングストッパ
ー層１０６上で分断された状態で、ｎ+型シリコンから
なるドレイン電極側コンタクト層１０７およびソース電
極側コンタクト層１０８が形成されている。さらに、ソ
ース配線１０２ａの低抵抗化および断線防止のため、同
工程において、同材料からなるｎ+配線１０９が形成さ
れている。このソース電極側コンタクト層１０８とソー
ス配線１１２ａの断線防止のためのｎ+配線１０９とが
接続された状態でパターニングされている。また、ドレ
イン電極側コンタクト層１０７、ソース電極側コンタク
ト層１０８およびｎ+配線１０９の上には絵素電極１１
０が形成されている。ドレイン電極側コンタクト層１０
７上の絵素電極１１０を覆って、ＴｉまたはＴａ等の金
属からなるドレイン電極１１１が形成されており、他
方、ソース電極側コンタクト層１０８上の絵素電極１１
０を覆ってＴｉまたはＴａ等の金属からなるソース配線
１１２ａおよびソース電極１１２ｂが形成されている。
ＴＦＴ、ゲート配線１０２ａ、ソース配線１１２ａ、絵
素開口部を覆って窒化シリコンからなる保護膜１１３が
形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成を有するアクティブマトリクス基板において
は、基板作成工程、例えばドライエッチングなどのドラ
イプロセスで発生する静電気により、ｎ+配線１０９に
過度の電荷が蓄積されると、配線部またはＴＦＴにおい
て静電破壊を招くことがある。静電破壊の発生により、
ＴＦＴの誤動作による絵素欠陥、すなわち点欠陥が生
じ、これがソース配線１１２ａ方向に連結して、線欠陥
を生じることとなる。すなわち、アクティブマトリクス
基板の製造工程においては、ソース配線１１２ａを、基
板の端部に絵素部を囲うように設けられた金属線（ショ
ートリング）と短絡させることにより、静電破壊の発生
を防止しているが、ｎ+配線１０９においては一般にこ
のような配慮はなされていない。
来の構成を有するアクティブマトリクス基板において
は、基板作成工程、例えばドライエッチングなどのドラ
イプロセスで発生する静電気により、ｎ+配線１０９に
過度の電荷が蓄積されると、配線部またはＴＦＴにおい
て静電破壊を招くことがある。静電破壊の発生により、
ＴＦＴの誤動作による絵素欠陥、すなわち点欠陥が生
じ、これがソース配線１１２ａ方向に連結して、線欠陥
を生じることとなる。すなわち、アクティブマトリクス
基板の製造工程においては、ソース配線１１２ａを、基
板の端部に絵素部を囲うように設けられた金属線（ショ
ートリング）と短絡させることにより、静電破壊の発生
を防止しているが、ｎ+配線１０９においては一般にこ
のような配慮はなされていない。
【０００９】このため、過度の電荷がｎ+配線１０９に
蓄積された場合、ｎ+配線１０９と接続されているソー
ス電極側コンタクト層１０８を介してＴＦＴに過度の電
荷が蓄積され、ＴＦＴにおける特性不良、すなわち点欠
陥が生じる。この点欠陥はソース配線１１２ａ方向に複
数個連なり、線欠陥を発生させることとなる。これらに
起因する不良が機種により数値は異なるものの５〜１５
％程度発生しており、良品率を著しく低下させていた。
蓄積された場合、ｎ+配線１０９と接続されているソー
ス電極側コンタクト層１０８を介してＴＦＴに過度の電
荷が蓄積され、ＴＦＴにおける特性不良、すなわち点欠
陥が生じる。この点欠陥はソース配線１１２ａ方向に複
数個連なり、線欠陥を発生させることとなる。これらに
起因する不良が機種により数値は異なるものの５〜１５
％程度発生しており、良品率を著しく低下させていた。
【００１０】本発明は上記のような課題を解決するため
になされたものであり、その目的とするところは、例え
ばドライエッチング工程などで発生する静電気による静
電破壊、これに起因するＴＦＴの特性不良による点欠陥
および線欠陥の発生のないアクティブマトリクス基板お
よびその製造方法を提供することにある。
になされたものであり、その目的とするところは、例え
ばドライエッチング工程などで発生する静電気による静
電破壊、これに起因するＴＦＴの特性不良による点欠陥
および線欠陥の発生のないアクティブマトリクス基板お
よびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、複数のゲート配線及びソース配線が交差
して形成され、該ゲート配線及びソース配線の交差部近
傍にスイッチング素子が形成され、少なくとも前記二本
のゲート配線及び二本のソース配線によって囲まれた領
域に絵素電極が形成され、前記スイッチング素子のコン
タクト層と、前記ソース配線下かつ長手方向に前記ソー
ス配線と並走する配線とが、共にｎ＋型半導体で形成さ
れているアクティブマトリクス基板において、前記コン
タクト層と、前記ソース配線と並走する配線とが、分離
して設けられていることを特徴とし、そのことにより上
記目的が達成される。
リクス基板は、複数のゲート配線及びソース配線が交差
して形成され、該ゲート配線及びソース配線の交差部近
傍にスイッチング素子が形成され、少なくとも前記二本
のゲート配線及び二本のソース配線によって囲まれた領
域に絵素電極が形成され、前記スイッチング素子のコン
タクト層と、前記ソース配線下かつ長手方向に前記ソー
ス配線と並走する配線とが、共にｎ＋型半導体で形成さ
れているアクティブマトリクス基板において、前記コン
タクト層と、前記ソース配線と並走する配線とが、分離
して設けられていることを特徴とし、そのことにより上
記目的が達成される。
【００１２】本発明のアクティブマトリクス基板の製造
方法は、複数のゲート配線及びソース配線が交差して形
成され、該ゲート配線及びソース配線の交差部近傍にス
イッチング素子が形成され、少なくとも前記二本のゲー
ト配線及び二本のソース配線によって囲まれた領域に絵
素電極が形成されてなるアクティブマトリクス基板の製
造方法において、前記スイッチング素子のコンタクト層
をｎ+型半導体で形成する工程と、前記ソース配線の下
層としての配線を、前記コンタクト層と同一材料で、該
コンタクト層とは分離して形成する工程とを含むことを
特徴とし、そのことにより上記目的が達成される。
方法は、複数のゲート配線及びソース配線が交差して形
成され、該ゲート配線及びソース配線の交差部近傍にス
イッチング素子が形成され、少なくとも前記二本のゲー
ト配線及び二本のソース配線によって囲まれた領域に絵
素電極が形成されてなるアクティブマトリクス基板の製
造方法において、前記スイッチング素子のコンタクト層
をｎ+型半導体で形成する工程と、前記ソース配線の下
層としての配線を、前記コンタクト層と同一材料で、該
コンタクト層とは分離して形成する工程とを含むことを
特徴とし、そのことにより上記目的が達成される。
【００１３】以下、上記構成による作用を説明する。
【００１４】本発明請求項１記載の発明によれば、ｎ+
型配線からなるコンタクト層と、ソース配線と並走する
配線とが分離して設けられているので、例えばドライエ
ッチング工程などで発生した静電気がソース配線を介し
てＴＦＴに伝搬され、ＴＦＴに過度の電荷が付加される
ことがない。
型配線からなるコンタクト層と、ソース配線と並走する
配線とが分離して設けられているので、例えばドライエ
ッチング工程などで発生した静電気がソース配線を介し
てＴＦＴに伝搬され、ＴＦＴに過度の電荷が付加される
ことがない。
【００１５】本発明請求項２記載の発明によれば、スイ
ッチング素子のコンタクト層をｎ+型半導体で形成する
工程と、ソース配線の下層としての配線を、コンタクト
層と同一材料で、コンタクト層とは分離して形成する工
程を含むので、基板製造過程、例えばドライエッチング
などのドライプロセスで生じやすい静電気によりＴＦＴ
での静電破壊が発生し、特性不良を生じることがない。
さらに、ＴＦＴの特性不良がソース配線方向に連なって
線欠陥を生じることもない。特に、ドライエッチング
は、ウェットエッチングに比べ、加工形状を制御しやす
いという長所を有することから、アクティブマトリクス
基板の製造に汎用されているものである。
ッチング素子のコンタクト層をｎ+型半導体で形成する
工程と、ソース配線の下層としての配線を、コンタクト
層と同一材料で、コンタクト層とは分離して形成する工
程を含むので、基板製造過程、例えばドライエッチング
などのドライプロセスで生じやすい静電気によりＴＦＴ
での静電破壊が発生し、特性不良を生じることがない。
さらに、ＴＦＴの特性不良がソース配線方向に連なって
線欠陥を生じることもない。特に、ドライエッチング
は、ウェットエッチングに比べ、加工形状を制御しやす
いという長所を有することから、アクティブマトリクス
基板の製造に汎用されているものである。
【００１６】
【発明の実施の形態】本発明の実施の形態について以下
に説明を行う。なお、ｎ+型半導体層として、ａ−Ｓｉ
を用いた例について説明を行うが、μＣ−Ｓｉ、ｐ−Ｓ
ｉについても同様の効果を得ることができる。
に説明を行う。なお、ｎ+型半導体層として、ａ−Ｓｉ
を用いた例について説明を行うが、μＣ−Ｓｉ、ｐ−Ｓ
ｉについても同様の効果を得ることができる。
【００１７】（実施の形態１）本発明の実施の形態につ
いて、図面に基づき以下に説明を行う。
いて、図面に基づき以下に説明を行う。
【００１８】図１は本実施の形態１におけるアクティブ
マトリクス基板の平面図である。図２は図１のＡ−Ａ’
断面図である。
マトリクス基板の平面図である。図２は図１のＡ−Ａ’
断面図である。
【００１９】図１および図２のアクティブマトリクス基
板において、ガラス基板１上に配設されたＴａ等の金属
からなるゲート配線２ａおよびゲート配線２ａから枝状
に分岐したゲート電極２ｂを覆って、ゲート配線２ａお
よびゲート電極２ｂに使用した金属を陽極酸化すること
により第１のゲート絶縁膜３が形成されている。第１の
ゲート絶縁膜３上部全面を覆って、窒化シリコン（Ｓｉ
Ｎｘ）からなる第２のゲート絶縁膜４が形成されてお
り、この上には、ゲート電極２ｂの形成位置と一部重な
るように、ａ−Ｓｉ（ｉ）からなる半導体層５が形成さ
れている。半導体層５の中央部には、ＳｉＮｘからなる
エッチングストッパー層６が形成されている。半導体層
５のエッチングストッパー層６を挟んで両端部および半
導体層５の一部を覆い、エッチングストッパー層６上で
分断された状態で、ｎ+型ａ−Ｓｉ（以下、ａ−Ｓｉ
（ｎ+）と称する）からなるドレイン電極側コンタクト
層７およびソース電極側コンタクト層８が形成されてい
る。さらに、ソース配線１２ａの断線防止および低抵抗
化のため、ａ−Ｓｉ（ｎ+）からなるａ−Ｓｉ（ｎ+）配
線９が、ソース配線１２ａの長手方向下部にソース配線
１２ａと並走するよう形成されている。また、ドレイン
電極側コンタクト層７、ソース電極側コンタクト層８お
よびａ−Ｓｉ（ｎ+）配線９の上には絵素電極１０が形
成されている。ドレイン電極側コンタクト層７上の絵素
電極１０を覆って、ＴｉまたはＴａ等の金属からなるド
レイン電極１１が形成されており、他方、ソース電極側
コンタクト層８上の絵素電極１０を覆ってＴｉまたはＴ
ａ等の金属からなるソース電極１２ｂが形成されてい
る。ａ−Ｓｉ（ｎ+）配線９上の絵素電極１０の上に
は、ソース配線１２ａが形成されている。さらに、ＴＦ
Ｔ、ゲート配線２ａ、ソース配線１２ａ、絵素開口部を
覆って窒化シリコンからなる保護膜１３が形成されてい
る。
板において、ガラス基板１上に配設されたＴａ等の金属
からなるゲート配線２ａおよびゲート配線２ａから枝状
に分岐したゲート電極２ｂを覆って、ゲート配線２ａお
よびゲート電極２ｂに使用した金属を陽極酸化すること
により第１のゲート絶縁膜３が形成されている。第１の
ゲート絶縁膜３上部全面を覆って、窒化シリコン（Ｓｉ
Ｎｘ）からなる第２のゲート絶縁膜４が形成されてお
り、この上には、ゲート電極２ｂの形成位置と一部重な
るように、ａ−Ｓｉ（ｉ）からなる半導体層５が形成さ
れている。半導体層５の中央部には、ＳｉＮｘからなる
エッチングストッパー層６が形成されている。半導体層
５のエッチングストッパー層６を挟んで両端部および半
導体層５の一部を覆い、エッチングストッパー層６上で
分断された状態で、ｎ+型ａ−Ｓｉ（以下、ａ−Ｓｉ
（ｎ+）と称する）からなるドレイン電極側コンタクト
層７およびソース電極側コンタクト層８が形成されてい
る。さらに、ソース配線１２ａの断線防止および低抵抗
化のため、ａ−Ｓｉ（ｎ+）からなるａ−Ｓｉ（ｎ+）配
線９が、ソース配線１２ａの長手方向下部にソース配線
１２ａと並走するよう形成されている。また、ドレイン
電極側コンタクト層７、ソース電極側コンタクト層８お
よびａ−Ｓｉ（ｎ+）配線９の上には絵素電極１０が形
成されている。ドレイン電極側コンタクト層７上の絵素
電極１０を覆って、ＴｉまたはＴａ等の金属からなるド
レイン電極１１が形成されており、他方、ソース電極側
コンタクト層８上の絵素電極１０を覆ってＴｉまたはＴ
ａ等の金属からなるソース電極１２ｂが形成されてい
る。ａ−Ｓｉ（ｎ+）配線９上の絵素電極１０の上に
は、ソース配線１２ａが形成されている。さらに、ＴＦ
Ｔ、ゲート配線２ａ、ソース配線１２ａ、絵素開口部を
覆って窒化シリコンからなる保護膜１３が形成されてい
る。
【００２０】本発明のアクティブマトリクス基板におい
ては、ソース配線１２ａの断線防止および低抵抗化のた
めにソース配線１２ａ下に設けられたａ−Ｓｉ（ｎ+）
配線９と、ソース電極１２ｂ下のソース電極側コンタク
ト層８とが分離して設けられる。後述するように、これ
らａ−Ｓｉ（ｎ+）配線９及びソース電極側コンタクト
層８は、フォトリソグラフィおよびエッチングによりパ
ターニングされ、各々分離されるわけであるが、現在の
フォトリソグラフィーの分離能を考慮すると、ａ−Ｓｉ
（ｎ+）配線９及びソース電極側コンタクト層８それぞ
れのマスクパターンは設計段階で１μｍ以上、好ましく
は３μｍ以上の間隔を設けなければならない。すなわ
ち、この間隔を１μｍ未満に設計すると、ａ−Ｓｉ（ｎ
+）配線９とソース電極側コンタクト層８とが十分に分
離できず、両者が接続されるためである。一方、本実施
の形態１で用いたＴＦＴの構成において、上記のマスク
パターンの間隔を離し過ぎるとＴＦＴが大型化されて開
口率が低下するため、マスクパターン設計間隔を４μｍ
以下とする。
ては、ソース配線１２ａの断線防止および低抵抗化のた
めにソース配線１２ａ下に設けられたａ−Ｓｉ（ｎ+）
配線９と、ソース電極１２ｂ下のソース電極側コンタク
ト層８とが分離して設けられる。後述するように、これ
らａ−Ｓｉ（ｎ+）配線９及びソース電極側コンタクト
層８は、フォトリソグラフィおよびエッチングによりパ
ターニングされ、各々分離されるわけであるが、現在の
フォトリソグラフィーの分離能を考慮すると、ａ−Ｓｉ
（ｎ+）配線９及びソース電極側コンタクト層８それぞ
れのマスクパターンは設計段階で１μｍ以上、好ましく
は３μｍ以上の間隔を設けなければならない。すなわ
ち、この間隔を１μｍ未満に設計すると、ａ−Ｓｉ（ｎ
+）配線９とソース電極側コンタクト層８とが十分に分
離できず、両者が接続されるためである。一方、本実施
の形態１で用いたＴＦＴの構成において、上記のマスク
パターンの間隔を離し過ぎるとＴＦＴが大型化されて開
口率が低下するため、マスクパターン設計間隔を４μｍ
以下とする。
【００２１】上記構造を有するアクティブマトリクス基
板の製造方法を、図１および図２を用いて、以下に説明
を行う。
板の製造方法を、図１および図２を用いて、以下に説明
を行う。
【００２２】まず、透明な絶縁性ガラス基板１上に、ス
パッタリング法を用いてＴａを膜厚５０００Åで被着
し、フォトリソグラフィによりパターン形成した後、エ
ッチングによりゲート配線２ａおよび各絵素ごとにゲー
ト配線２ａから枝状に分岐するゲート電極２ｂを形成し
た。本実施の形態１では、Ｔａの膜厚を５０００Åとし
たが、５００〜１００００Åの範囲内ならば構わない。
また、本実施の形態１では、Ｔａ膜のエッチングには、
ドライエッチング法を採用し、ＣＦ4とＯ2の混合ガスを
プラズマ化した雰囲気中で処理を行った。このようなド
ライプロセス以外にも、フッ酸と硝酸との混合液をエッ
チング液とし、ウェットプロセスにより処理するウェッ
トエッチング法を採用することもできる。ウェットエッ
チング法を用いる場合には、ガラス基板１とＴａ膜との
間に膜厚が好ましくは１０００〜１００００ÅのＴａ2
Ｏ5をベースコート層（図示せず）として予め形成して
おき、ガラス基板１がエッチングされないようにするの
が望ましい。
パッタリング法を用いてＴａを膜厚５０００Åで被着
し、フォトリソグラフィによりパターン形成した後、エ
ッチングによりゲート配線２ａおよび各絵素ごとにゲー
ト配線２ａから枝状に分岐するゲート電極２ｂを形成し
た。本実施の形態１では、Ｔａの膜厚を５０００Åとし
たが、５００〜１００００Åの範囲内ならば構わない。
また、本実施の形態１では、Ｔａ膜のエッチングには、
ドライエッチング法を採用し、ＣＦ4とＯ2の混合ガスを
プラズマ化した雰囲気中で処理を行った。このようなド
ライプロセス以外にも、フッ酸と硝酸との混合液をエッ
チング液とし、ウェットプロセスにより処理するウェッ
トエッチング法を採用することもできる。ウェットエッ
チング法を用いる場合には、ガラス基板１とＴａ膜との
間に膜厚が好ましくは１０００〜１００００ÅのＴａ2
Ｏ5をベースコート層（図示せず）として予め形成して
おき、ガラス基板１がエッチングされないようにするの
が望ましい。
【００２３】次に、ゲート電極２ｂの上の表面を陽極酸
化して、厚み３０００ÅのＴａＯ5からなる第１のゲー
ト絶縁膜３を形成した。ゲート絶縁膜３の厚みは、３０
００Åに限らず、膜厚５００〜５０００Åの範囲内であ
れば構わない。
化して、厚み３０００ÅのＴａＯ5からなる第１のゲー
ト絶縁膜３を形成した。ゲート絶縁膜３の厚みは、３０
００Åに限らず、膜厚５００〜５０００Åの範囲内であ
れば構わない。
【００２４】次に、プラズマＣＶＤ法により、第２のゲ
ート絶縁膜４となるＳｉＮｘを厚み３０００Åで、続い
て、半導体層５となるａ−Ｓｉ（ｉ）を厚み３００Å
で、さらに、エッチングストッパー６となるＳｉＮｘを
厚み３０００Åで成膜した。尚、本実施の形態１ではゲ
ート絶縁膜を二層設けたが、必ずしもこれに限定される
ものではなく、一層のみでもよい。また、下層のＳｉＮ
ｘ、ａ−Ｓｉ（ｉ）、上層のＳｉＮｘはそれぞれ上記の
厚みに限らず、それぞれ、好ましくは５００〜６０００
Å、３００〜１０００Å、５００〜６０００Åの範囲内
であればよい。
ート絶縁膜４となるＳｉＮｘを厚み３０００Åで、続い
て、半導体層５となるａ−Ｓｉ（ｉ）を厚み３００Å
で、さらに、エッチングストッパー６となるＳｉＮｘを
厚み３０００Åで成膜した。尚、本実施の形態１ではゲ
ート絶縁膜を二層設けたが、必ずしもこれに限定される
ものではなく、一層のみでもよい。また、下層のＳｉＮ
ｘ、ａ−Ｓｉ（ｉ）、上層のＳｉＮｘはそれぞれ上記の
厚みに限らず、それぞれ、好ましくは５００〜６０００
Å、３００〜１０００Å、５００〜６０００Åの範囲内
であればよい。
【００２５】この後、最上のＳｉＮｘをＢＨＦ液（フッ
酸＋フッ化アンモニウム）を用いて、所望とするパター
ンとなるようエッチングし、エッチングストッパー層６
を形成した。
酸＋フッ化アンモニウム）を用いて、所望とするパター
ンとなるようエッチングし、エッチングストッパー層６
を形成した。
【００２６】次に、プラズマＣＶＤ法によりａ−Ｓｉ
（ｎ+）を５００Åの厚みでで成膜した後、このａ−Ｓ
ｉ（ｎ+）と、先に成膜したａ−Ｓｉ（ｉ）とを、フォ
トリソグラフィおよびエッチングにより、同時に島状に
パターニングし、ドレイン電極側コンタクト層７、ソー
ス電極側コンタクト層８および半導体層５、ａ−Ｓｉ
（ｎ+）配線９とした。尚、本実施の形態１において
は、ａ−Ｓｉ（ｎ+）の厚みを５００Åとして成膜した
が、これに限定されるものではなく、２００〜２０００
Åの範囲内であればよい。また、本工程において、ａ−
Ｓｉ（ｎ+）配線９とソース電極側コンタクト層８間を
確実に分離して形成するので、フォトリソグラフィーで
用いるマスクパターンの設計間隔は、上述の理由により
１〜４μｍ、好ましくは３〜４μｍとする。このような
マスクを用いてフォトリソグラフィを行い、エッチング
を施すことにより、ソース電極側コンタクト層８とａ−
Ｓｉ（ｎ+）配線９が確実に分離され、かつ、開口率を
低下することがない。さらに、露光装置としては、従来
のアクティブマトリクス基板のように、ソース電極１２
ｂ下のソース電極側コンタクト層８とソース配線１２ａ
の断線を防止するａ−Ｓｉ（ｎ+）配線９とが接触して
パターニングされないよう、露光精度が２μｍ以上、好
ましくは１μｍ以上の露光装置を用いることが望まし
い。このような条件にて本工程を行うことにより、点欠
陥および線欠陥が発生しないアクティブマトリクス基板
を得ることが可能となる。本実施の形態１では、ａ−Ｓ
ｉ（ｎ+）配線９とソース電極側コンタクト層８の間隔
を３μｍとして形成した。
（ｎ+）を５００Åの厚みでで成膜した後、このａ−Ｓ
ｉ（ｎ+）と、先に成膜したａ−Ｓｉ（ｉ）とを、フォ
トリソグラフィおよびエッチングにより、同時に島状に
パターニングし、ドレイン電極側コンタクト層７、ソー
ス電極側コンタクト層８および半導体層５、ａ−Ｓｉ
（ｎ+）配線９とした。尚、本実施の形態１において
は、ａ−Ｓｉ（ｎ+）の厚みを５００Åとして成膜した
が、これに限定されるものではなく、２００〜２０００
Åの範囲内であればよい。また、本工程において、ａ−
Ｓｉ（ｎ+）配線９とソース電極側コンタクト層８間を
確実に分離して形成するので、フォトリソグラフィーで
用いるマスクパターンの設計間隔は、上述の理由により
１〜４μｍ、好ましくは３〜４μｍとする。このような
マスクを用いてフォトリソグラフィを行い、エッチング
を施すことにより、ソース電極側コンタクト層８とａ−
Ｓｉ（ｎ+）配線９が確実に分離され、かつ、開口率を
低下することがない。さらに、露光装置としては、従来
のアクティブマトリクス基板のように、ソース電極１２
ｂ下のソース電極側コンタクト層８とソース配線１２ａ
の断線を防止するａ−Ｓｉ（ｎ+）配線９とが接触して
パターニングされないよう、露光精度が２μｍ以上、好
ましくは１μｍ以上の露光装置を用いることが望まし
い。このような条件にて本工程を行うことにより、点欠
陥および線欠陥が発生しないアクティブマトリクス基板
を得ることが可能となる。本実施の形態１では、ａ−Ｓ
ｉ（ｎ+）配線９とソース電極側コンタクト層８の間隔
を３μｍとして形成した。
【００２７】この後、スパッタリング法によりＩＴＯ、
ＳｎＯ2、ＩｎＯ3の何れかからなる単層または多層膜
を、厚み１５００Åとなるよう被着して、絵素電極を形
成した。尚、絵素電極の厚みは上記のものに限らず、３
００〜３０００Åの範囲内であれば構わない。
ＳｎＯ2、ＩｎＯ3の何れかからなる単層または多層膜
を、厚み１５００Åとなるよう被着して、絵素電極を形
成した。尚、絵素電極の厚みは上記のものに限らず、３
００〜３０００Åの範囲内であれば構わない。
【００２８】さらに、スパッタリング法により、Ｔｉま
たはＴａを厚み３０００Åとなるよう成膜し、これをフ
ォトリソグラフィおよびエッチングにより所望の形状と
なるようパターニングし、ドレイン電極１１、ソース配
線１２ａおよびソース電極１２ｂとした。これに限定さ
れず、両者の厚みは５００〜５０００Åの範囲内であれ
ばよい。
たはＴａを厚み３０００Åとなるよう成膜し、これをフ
ォトリソグラフィおよびエッチングにより所望の形状と
なるようパターニングし、ドレイン電極１１、ソース配
線１２ａおよびソース電極１２ｂとした。これに限定さ
れず、両者の厚みは５００〜５０００Åの範囲内であれ
ばよい。
【００２９】次に、プラズマＣＶＤ法によりＳｉＮｘを
厚み３０００Åで形成し、保護膜１３とした。保護膜１
３の厚みはこれに限定されず、５００〜６０００Åの範
囲内であればよい。
厚み３０００Åで形成し、保護膜１３とした。保護膜１
３の厚みはこれに限定されず、５００〜６０００Åの範
囲内であればよい。
【００３０】以上の製造工程により、本発明のアクティ
ブマトリクス基板が完成する。
ブマトリクス基板が完成する。
【００３１】本実施の形態１によるアクティブマトリク
ス基板において、それぞれ絵素数の異なる基板を数機
種、製造した。表１に、本発明のアクティブマトリクス
基板と、従来のアクティブマトリクス基板を製造した時
の機種別の不良品発生率（ａ−Ｓｉ（ｎ+）配線での静
電気起因の点欠陥および線欠陥の発生率）を示す。
ス基板において、それぞれ絵素数の異なる基板を数機
種、製造した。表１に、本発明のアクティブマトリクス
基板と、従来のアクティブマトリクス基板を製造した時
の機種別の不良品発生率（ａ−Ｓｉ（ｎ+）配線での静
電気起因の点欠陥および線欠陥の発生率）を示す。
【００３２】
【表１】
【００３３】ここで、それぞれの機種の絵素数を説明す
ると、ＶＧＡは６４０×４８０、Ｓ−ＶＧＡは８００×
６００、ＸＧＡは１０２４×７６８（いずれも×ＲＧ
Ｂ）である。表１に示すように、従来、７〜１２％あっ
た不良品発生率が本発明によって０％となった。すなわ
ち、ａ−Ｓｉ（ｎ+）配線での過剰な電荷蓄積によるＴ
ＦＴの特性不良、これによる点欠陥、さらに点欠陥がソ
ース配線を介して連なる線欠陥が生じなくなり、本発明
による効果が著しく現れた。
ると、ＶＧＡは６４０×４８０、Ｓ−ＶＧＡは８００×
６００、ＸＧＡは１０２４×７６８（いずれも×ＲＧ
Ｂ）である。表１に示すように、従来、７〜１２％あっ
た不良品発生率が本発明によって０％となった。すなわ
ち、ａ−Ｓｉ（ｎ+）配線での過剰な電荷蓄積によるＴ
ＦＴの特性不良、これによる点欠陥、さらに点欠陥がソ
ース配線を介して連なる線欠陥が生じなくなり、本発明
による効果が著しく現れた。
【００３４】（実施の形態２）本発明の別の実施の形態
について、以下に図面に基づいて説明を行う。
について、以下に図面に基づいて説明を行う。
【００３５】図３は、実施の形態２における本発明のア
クティブマトリクス基板の一絵素部の平面図である。
クティブマトリクス基板の一絵素部の平面図である。
【００３６】本実施の形態２のアクティブマトリクス基
板の構成を簡単に説明する。図３において、ゲート配線
５２ａとソース配線６２ａの交差部付近にＴＦＴが設け
られている。本実施の形態２のＴＦＴは、前記実施の形
態１のようにゲート配線から枝状に分岐したような状態
ではなく、ソース配線６２ａから枝状に分岐されたソー
ス電極６２ｂを延長して、ＴＦＴが直接、ゲート配線５
２ａ上に配置されたものである。本実施の形態２のアク
ティブマトリクス基板は、パターンに関しては上記実施
の形態１と異なるが、それ以外の薄膜形成条件や部材構
成に関しては同様のものとした。尚、本実施の形態２に
おいても、ａ−Ｓｉ（ｎ+）配線５９とソース電極側コ
ンタクト層５８間を分離するためのフォトリソグラフィ
ーで用いるマスクパターンの設計間隔の下限は、上述の
理由により１μｍ以上、好ましくは３μｍ以上とする。
尚、本実施の形態２による構成のＴＦＴは、絵素内のゲ
ート配線５２ａ上であればどこに形成されても開口率は
変わらないので、マスクパターンの間隔の上限は、絵素
の大きさを考慮して決定するのがよい。さらに、露光装
置としては、従来のアクティブマトリクス基板のよう
に、ソース電極側コンタクト層５８とａ−Ｓｉ（ｎ+）
配線５９とが接触してパターニングされないよう、露光
精度が２μｍ以上の露光装置を用いる。本実施の形態２
では、設計間隔が３μｍのマスクパターンを用いてフォ
トリソグラフィを行い、続いてエッチングを施すことに
より、ソース電極側コンタクト層５８とａ−Ｓｉ
（ｎ+）配線５９の間隔が３μｍとなり、各々分離され
たので、点欠陥および線欠陥が発生しなかった。
板の構成を簡単に説明する。図３において、ゲート配線
５２ａとソース配線６２ａの交差部付近にＴＦＴが設け
られている。本実施の形態２のＴＦＴは、前記実施の形
態１のようにゲート配線から枝状に分岐したような状態
ではなく、ソース配線６２ａから枝状に分岐されたソー
ス電極６２ｂを延長して、ＴＦＴが直接、ゲート配線５
２ａ上に配置されたものである。本実施の形態２のアク
ティブマトリクス基板は、パターンに関しては上記実施
の形態１と異なるが、それ以外の薄膜形成条件や部材構
成に関しては同様のものとした。尚、本実施の形態２に
おいても、ａ−Ｓｉ（ｎ+）配線５９とソース電極側コ
ンタクト層５８間を分離するためのフォトリソグラフィ
ーで用いるマスクパターンの設計間隔の下限は、上述の
理由により１μｍ以上、好ましくは３μｍ以上とする。
尚、本実施の形態２による構成のＴＦＴは、絵素内のゲ
ート配線５２ａ上であればどこに形成されても開口率は
変わらないので、マスクパターンの間隔の上限は、絵素
の大きさを考慮して決定するのがよい。さらに、露光装
置としては、従来のアクティブマトリクス基板のよう
に、ソース電極側コンタクト層５８とａ−Ｓｉ（ｎ+）
配線５９とが接触してパターニングされないよう、露光
精度が２μｍ以上の露光装置を用いる。本実施の形態２
では、設計間隔が３μｍのマスクパターンを用いてフォ
トリソグラフィを行い、続いてエッチングを施すことに
より、ソース電極側コンタクト層５８とａ−Ｓｉ
（ｎ+）配線５９の間隔が３μｍとなり、各々分離され
たので、点欠陥および線欠陥が発生しなかった。
【００３７】以上のように、上記実施の形態１と同様、
ソース配線の下とＴＦＴのコンタクト層を分離して形成
することにより、特に、ドライエッチング時に発生する
静電気による、ＴＦＴでの過剰な電荷蓄積が発生しなく
なった。これにより、ＴＦＴで特性不良が起こらず、良
品率が著しく向上した。
ソース配線の下とＴＦＴのコンタクト層を分離して形成
することにより、特に、ドライエッチング時に発生する
静電気による、ＴＦＴでの過剰な電荷蓄積が発生しなく
なった。これにより、ＴＦＴで特性不良が起こらず、良
品率が著しく向上した。
【００３８】
【発明の効果】本発明請求項１記載の発明によれば、コ
ンタクト層と、ソース配線と並走する配線とが分離して
設けられているので、例えばドライエッチング工程など
のドライプロセスで発生しやすい静電気に起因する、ソ
ース配線下の半導体配線での過剰な電荷蓄積が、ＴＦＴ
の特性不良を招くことがない。これと共に、点欠陥、さ
らにこれがソース配線を介して複数個連なってなる線欠
陥の発生を防止できる。これにより、良品率を向上する
事が可能となる。
ンタクト層と、ソース配線と並走する配線とが分離して
設けられているので、例えばドライエッチング工程など
のドライプロセスで発生しやすい静電気に起因する、ソ
ース配線下の半導体配線での過剰な電荷蓄積が、ＴＦＴ
の特性不良を招くことがない。これと共に、点欠陥、さ
らにこれがソース配線を介して複数個連なってなる線欠
陥の発生を防止できる。これにより、良品率を向上する
事が可能となる。
【００３９】本発明請求項２記載の発明によれば、スイ
ッチング素子のコンタクト層をｎ+型半導体で形成する
工程と、ソース配線の下層としての配線を、コンタクト
層と同一材料で、コンタクト層とは分離して形成する工
程とを含むので、基板製造過程、例えばドライエッチン
グなどのドライプロセスで生じた静電気によりＴＦＴが
特性不良を生じることがない。さらに、ＴＦＴの特性不
良がソース配線方向に連なって線欠陥を生じることもな
い。この結果、良品率が著しく向上する。特に、ドライ
エッチングは、ウェットエッチングに比べ、加工形状を
制御しやすいという長所を有することから、アクティブ
マトリクス基板の製造に汎用されているものであるの
で、本発明は極めて有用なものであるといえる。
ッチング素子のコンタクト層をｎ+型半導体で形成する
工程と、ソース配線の下層としての配線を、コンタクト
層と同一材料で、コンタクト層とは分離して形成する工
程とを含むので、基板製造過程、例えばドライエッチン
グなどのドライプロセスで生じた静電気によりＴＦＴが
特性不良を生じることがない。さらに、ＴＦＴの特性不
良がソース配線方向に連なって線欠陥を生じることもな
い。この結果、良品率が著しく向上する。特に、ドライ
エッチングは、ウェットエッチングに比べ、加工形状を
制御しやすいという長所を有することから、アクティブ
マトリクス基板の製造に汎用されているものであるの
で、本発明は極めて有用なものであるといえる。
【図１】本発明の実施の形態１のアクティブマトリクス
基板の一絵素部分の構成を示す平面図である。
基板の一絵素部分の構成を示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】本発明の実施の形態２のアクティブマトリクス
基板の一絵素部分の構成を示す平面図である。
基板の一絵素部分の構成を示す平面図である。
【図４】従来のアクティブマトリクス基板の一絵素部分
の構成を示す平面図である。
の構成を示す平面図である。
【図５】図４のＢ−Ｂ’断面図である。
１、１０１ ガラス基板 ２ａ、５２ａ、１０２ａ ゲート配線 ２ｂ、１０２ｂ ゲート電極 ３、１０３ 第１のゲート絶縁膜 ４、１０４ 第２のゲート絶縁膜 ５、１０５ 半導体層 ６、１０６ エッチングストッパー層 ７、１０７ ドレイン電極側コンタクト層 ８、５８、１０８ ソース電極側コンタクト層 ９、５９ ａ−Ｓｉ（ｎ+）配線 １０、１１０ 絵素電極 １１、１１１ ドレイン電極 １２ａ、６２ａ、１１２ａ ソース配線 １２ｂ、６２ｂ、１１２ｂ ソース電極 １３、１１３ 保護膜 １０９ ｎ+配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 500 G02F 1/1343 H01L 29/78
Claims (2)
- 【請求項１】 複数の走査線及び信号線が交差して形成
され、該走査線及び信号線の交差部近傍にスイッチング
素子が形成され、少なくとも前記二本の走査線及び二本
の信号線によって囲まれた領域に絵素電極が形成され、
前記信号線長手方向下部に前記信号線と並走する配線が
設けられ、前記スイッチング素子のコンタクト層と前記
配線とが、共にｎ+型半導体で形成されているアクティ
ブマトリクス基板において、 前記コンタクト層と、前記信号線と並走する配線とが、
分離して設けられていることを特徴とするアクティブマ
トリクス基板。 - 【請求項２】 複数の走査線及び信号線が交差して形成
され、該走査線及び信号線の交差部近傍にスイッチング
素子が形成され、少なくとも前記二本の走査線及び二本
の信号線によって囲まれた領域に絵素電極が形成されて
なるアクティブマトリクス基板の製造方法において、 前記スイッチング素子のコンタクト層をｎ+型半導体で
形成する工程と、前記信号線の下層としての配線を、前
記コンタクト層と同一材料で、該コンタクト層とは分離
して形成する工程とを含むことを特徴とするアクティブ
マトリクス基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10723996A JP3222762B2 (ja) | 1996-04-26 | 1996-04-26 | アクティブマトリクス基板およびその製造方法 |
| US08/810,385 US5818549A (en) | 1996-04-26 | 1997-03-03 | Active matrix substrate and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10723996A JP3222762B2 (ja) | 1996-04-26 | 1996-04-26 | アクティブマトリクス基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09292629A JPH09292629A (ja) | 1997-11-11 |
| JP3222762B2 true JP3222762B2 (ja) | 2001-10-29 |
Family
ID=14454017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10723996A Expired - Fee Related JP3222762B2 (ja) | 1996-04-26 | 1996-04-26 | アクティブマトリクス基板およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5818549A (ja) |
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| US6940566B1 (en) * | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
| CN1148600C (zh) | 1996-11-26 | 2004-05-05 | 三星电子株式会社 | 薄膜晶体管基片及其制造方法 |
| JP3036513B2 (ja) * | 1998-06-10 | 2000-04-24 | 日本電気株式会社 | 液晶表示装置 |
| US6086777A (en) * | 1998-07-02 | 2000-07-11 | Advanced Micro Devices, Inc. | Tantalum barrier metal removal by using CF4 /o2 plasma dry etch |
| JP2001119029A (ja) * | 1999-10-18 | 2001-04-27 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置 |
| KR100654158B1 (ko) * | 1999-10-25 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
| KR20010063291A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 박막 트랜지스터 액정표시소자 |
| JP4661076B2 (ja) * | 2004-04-16 | 2011-03-30 | 三菱電機株式会社 | Ｔｆｔアレイ基板、液晶表示パネル及び液晶表示装置 |
| US7952099B2 (en) | 2006-04-21 | 2011-05-31 | Beijing Boe Optoelectronics Technology Co., Ltd. | Thin film transistor liquid crystal display array substrate |
| JP2009080376A (ja) * | 2007-09-27 | 2009-04-16 | Hitachi Displays Ltd | 液晶表示装置 |
| US9041202B2 (en) | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US20100224878A1 (en) | 2009-03-05 | 2010-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8461582B2 (en) | 2009-03-05 | 2013-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2011021451A (ja) * | 2009-07-15 | 2011-02-03 | Kanazawa Seisakusho:Kk | フロアパネル及びフロアパネルアセンブリ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2220792B (en) * | 1988-07-13 | 1991-12-18 | Seikosha Kk | Silicon thin film transistor and method for producing the same |
| JPH03243925A (ja) * | 1990-02-13 | 1991-10-30 | Ind Technol Res Inst | 液晶ディスプレイ及び製造方法 |
| JP3226223B2 (ja) * | 1990-07-12 | 2001-11-05 | 株式会社東芝 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| JP3143996B2 (ja) * | 1991-10-08 | 2001-03-07 | ソニー株式会社 | 液晶表示装置 |
| JPH05249478A (ja) * | 1991-12-25 | 1993-09-28 | Toshiba Corp | 液晶表示装置 |
| US5539551A (en) * | 1992-12-28 | 1996-07-23 | Casio Computer Co., Ltd. | LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making |
| US5668650A (en) * | 1993-09-06 | 1997-09-16 | Casio Computer Co., Ltd. | Thin film transistor panel having an extended source electrode |
-
1996
- 1996-04-26 JP JP10723996A patent/JP3222762B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-03 US US08/810,385 patent/US5818549A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09292629A (ja) | 1997-11-11 |
| US5818549A (en) | 1998-10-06 |
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