JP3143996B2 - 液晶表示装置 - Google Patents
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Description
グ素子を有している複数の画素がマトリックス状に配列
されているアクティブマトリックス型の液晶表示装置に
関するものである。
の液晶表示装置の一従来例を示している。この従来例で
は、画素(液晶セル)を構成する透明な画素電極11と
画素を駆動するためのスイッチング素子である薄膜トラ
ンジスタ12とがマトリックス状に配列されている。
選択する選択信号を供給するためのゲートライン13が
配置されている。薄膜トランジスタ12の活性層14上
のゲート絶縁膜15上をゲートライン13の分枝部が延
在しており、この分枝部が薄膜トランジスタ12のゲー
ト電極16になっている。また、各画素電極11の列間
には、画像信号を供給するための信号ライン17が配置
されている。
て薄膜トランジスタ12の一方のソース/ドレイン22
aにコンタクトしている。この一方のソース/ドレイン
22aの延長部上をゲートライン13と略平行に蓄積容
量ライン23が延在しており、この蓄積容量ライン23
とソース/ドレイン22aとがゲート絶縁膜15を介し
て蓄積容量を形成している。信号ライン17は、コンタ
クト孔24を介して薄膜トランジスタ12の他方のソー
ス/ドレイン22bにコンタクトしている。
分を、全面一体の遮光層25が覆っている。遮光層25
は、遮光性の高い金属層から成っており、画素間の空き
スペース、薄膜トランジスタ12、ゲートライン13、
信号ライン17及び蓄積容量ライン23等の画素部以外
の部分に入射する光を遮光し、画素部に入射する光のみ
を透過させて、表示のコントラストを高めるためのもの
である。
は、絶縁基板26上に形成されている。絶縁基板26に
絶縁基板27が対向しており、この絶縁基板27の絶縁
基板26側には、対向電極31が全面に形成されてい
る。そして、ツイストネマチック液晶層等である液晶層
32が、絶縁基板26、27の間に保持されている。
成る導電性の遮光層25が全面一体であるので、この遮
光層25と画素電極11等との間で絶縁性を確保する必
要がある。もし、これらの間でリークが発生すれば、遮
光層25を介したショートが多発したり、大きな負荷容
量が追加されたりするからである。一方、画素電極11
は、遮光層25よりも上層にあり、この遮光層25との
絶縁性を確保しつつ、遮光層25よりも下層にある薄膜
トランジスタ12のソース/ドレイン22aとコンタク
ト孔21を介してコンタクトする必要がある。
十分に離間していれば、画素電極11と遮光層25との
間のリークの危険性は低い。しかし、遮光層25がコン
タクト孔21から離間し過ぎていると、このコンタクト
孔21近傍での漏光が多くなり、表示のコントラストが
低下する。しかも、画素がより微細化されると、遮光層
25をコンタクト孔21へより近接させる必要があるの
で、画素電極11と遮光層25との間のリークの危険性
が高くなる。
素電極11とソース/ドレイン22aとを確実にコンタ
クトさせることができる。しかし、画素がより微細化さ
れると、コンタクト孔21も小さくする必要があるの
で、画素電極11とソース/ドレイン22aとを確実に
コンタクトさせることが難しい。この結果、画素電極1
1に電圧を印加することができなかったり、印加電圧が
不足したりする。
25による十分な遮光を確保すると共に画素電極11と
遮光層25との絶縁性を確保しつつ画素電極11とソー
ス/ドレイン22aとを確実に接続することが難しく、
画素の点欠陥、線欠陥や表示のコントラスト低下等を生
じて、歩留りが低かった。
この遮光層25と画素電極11との間の絶縁性を考慮す
る必要がなくなるが、今度は遮光層25と薄膜トランジ
スタ12等との間の絶縁性が問題になる。また、液晶層
32を駆動するために最上層が画素電極11である必要
があるので、遮光層25を画素電極11よりも上層に配
置することもできない。
では、スイッチング素子12上の第1の絶縁膜33、3
5に設けられている第1のコンタクト孔21、36を介
して前記スイッチング素子12の一つの電極22aと導
電性遮光層25とが接続されており、この導電性遮光層
25上の第2の絶縁膜37に設けられている第2のコン
タクト孔41を介して前記導電性遮光層25と画素電極
11とが接続されており、前記導電性遮光層25が画素
毎に分割されており、前記画素の開口以外の領域のうち
で前記導電性遮光層25に覆われていない部分が信号ラ
イン17のみで前記導電性遮光層25に対して相補的に
遮光されている。
ジスタ12上の第1の絶縁膜33、35に設けられてい
る第1のコンタクト孔21、36を介して前記薄膜トラ
ンジスタ12の一方のソース/ドレイン22aと導電性
遮光層25とが接続されており、この導電性遮光層25
上の第2の絶縁膜37に設けられている第2のコンタク
ト孔41を介して前記導電性遮光層25と画素電極11
とが接続されており、前記導電性遮光層25が画素毎に
分割されており、前記画素の開口以外の領域のう ちで前
記導電性遮光層25に覆われていない部分が信号ライン
17のみで前記導電性遮光層25に対して相補的に遮光
されている。
層25がスイッチング素子12の一つの電極22aまた
は薄膜トランジスタ12の一方のソース/ドレイン22
aのコンタクト層を兼ねており、画素電極11は導電性
遮光層25とコンタクトしていればよい。
極11がスイッチング素子12の一つの電極22aまた
は薄膜トランジスタ12の一方のソース/ドレイン22
aに直接にコンタクトしている場合に比べて、画素電極
11のためのコンタクト孔41を大きく且つ浅くするこ
とができる。
兼ねているので、画素電極11のためのコンタクト孔4
1から導電性遮光層25を離間させる必要がなく、導電
性遮光層25でコンタクト孔41の底面を完全に閉塞す
ることができる。このため、コンタクト孔41近傍での
漏光がない。更に、画素電極11は導電性遮光層25と
コンタクトしていればよいので、導電性遮光層25のパ
ターンが画素電極11のパターンから制約を受けにく
い。
素電極11と導電性遮光層25との絶縁性を考慮する必
要がないばかりでなく、画素電極11とスイッチング素
子12の一つの電極22aまたは薄膜トランジスタ12
の一方のソース/ドレイン22aとを確実に接続するこ
とができ、しかも導電性遮光層25で確実に遮光するこ
とができるので、画素の点欠陥、線欠陥や表示のコント
ラスト低下等を生じることがなく、更に導電性遮光層2
5のパターン上の制約が少ない。
7のみで遮光が行われているので、遮 光が簡便に行われ
製造時の合わせ精度も必要ない。また、導電性遮光層2
5及び信号ライン17の何れもが電気的に浮遊状態では
なくそれらの電位が安定しているので、余分な寄生容量
やチャージアップ等が極めて少ない。
になっているアクティブマトリックス型の液晶表示装置
に適用した本願の発明の第1〜第5参考例及び一実施例
を、図1〜6を参照しながら説明する。なお、図7、8
に示した一従来例と対応する構成部分には、同一の符号
を付してある。
の第1参考例では、絶縁基板26がガラスまたは石英ガ
ラスから成っており、この絶縁基板26上に減圧CVD
法で500Å程度の膜厚に堆積されパターニングされた
多結晶Si膜が薄膜トランジスタ12の活性層14にな
っている。そして、SiO2 膜から成るゲート絶縁膜1
5が活性層14上でパターニングされている。活性層1
4の材料としては、多結晶Siの他に、非晶質Si等を
用いてもよい。また、ゲート絶縁膜15の材料として
は、SiO2 の他に、SiNや酸化タンタル等を用いて
もよい。
ゲート絶縁膜15上のゲート電極16及び蓄積容量ライ
ン23は、減圧CVD法で3500Å程度の膜厚に堆積
され不純物をドープされた多結晶Si膜がパターニング
されて形成されている。これらのゲートライン13、ゲ
ート電極16及び蓄積容量ライン23の材料としては、
多結晶Siの他に、シリサイド、ポリサイドやTa、A
l、Cr等の金属を用いてもよい。
電極16から成る薄膜トランジスタ12は、図1から明
らかな様にこの第1参考例ではプレーナ型であるが、正
スタガ型や逆スタガ型であってもよい。
000Å程度の膜厚に堆積されたPSG膜から成る層間
絶縁膜33に覆われており、この層間絶縁膜33には、
薄膜トランジスタ12のソース/ドレイン22a、22
bに達するコンタクト孔21、24が開孔されている。
で6000Å程度の膜厚に堆積されパターニングされた
Al膜によって、導電膜34と信号ライン17とが形成
されており、これらの導電膜34と信号ライン17とが
コンタクト孔21、24を介してソース/ドレイン22
a、22bにコンタクトしている。信号ライン17及び
導電膜34の材料としては、Alの他に、Ta、Cr、
MoやNi等を用いてもよい。
VD法で4000Å程度の膜厚に堆積されたPSG膜か
ら成る層間絶縁膜35に覆われており、この層間絶縁膜
35には、導電膜34に達するコンタクト孔36が開孔
されている。層間絶縁膜35上には、スパッタリング法
で2000Å程度の膜厚に堆積されパターニングされた
Ti膜によって遮光層25が形成されており、この遮光
層25は、コンタクト孔36を介して導電膜34にコン
タクトしている。
に絶縁されているが、画素部と信号ライン17とを除
く、薄膜トランジスタ12、ゲートライン13及び蓄積
容量ライン23の殆ど全部の領域を覆っている。このた
め、各画素の互いに対向する一対の辺は信号ライン17
によって規定されており、他の一対の辺は遮光層25に
よって規定されている。
タクト性とが得られる段差被覆性の良好な膜であればよ
い。遮光性は、400〜700nmの可視光領域で透過
率1%以下、好ましくは0.1%以下であればよい。遮
光層25の材料としては、Tiの他に、Cr、Ni、T
a、W、Al、Cu、Mo、Pt、Pd等の金属、及び
これらの合金やシリサイド等を用いてもよい。遮光層2
5の膜厚は、各々の材料によって上述の遮光性を満足す
る厚さであればよく、一般に、500Å以上あればよ
い。
程度の膜厚に堆積されたPSG膜から成る層間絶縁膜3
7に覆われており、この層間絶縁膜37には、遮光層2
5に達するコンタクト孔41が開孔されている。層間絶
縁膜33、35、37の材料としては、透明性がよい絶
縁性のものであればよく、PSGの他に、SiO2 、B
SG、BPSG、SiN、プラズマSiN等や、ポリイ
ミドの様な有機物を用いてもよい。
で1500Å程度の膜厚に堆積されパターニングされた
透明導電膜であるITO膜によって、画素電極11が形
成されている。画素電極11上で且つ信号ライン17と
遮光層25との何れにも覆われていない部分には、有機
物から成る絶縁性の遮光層42が設けられている。
が分散されたアクリル系ポリマを光重合させることによ
って、フォトリソグラフィで形成したものである。遮光
層42の材料としては、上述のポリマの他に、PVAや
ポリイミド等を用いてもよく、ゼラチン、カゼイン、P
VA、アクリル等を染色したものを用いてもよい。
成されている絶縁基板27が絶縁基板26に対向してお
り、ツイストネマチック液晶層等である液晶層32が絶
縁基板26、27の間に保持されている。
が遮光層25と導電膜34とを介してソース/ドレイン
22aに接続しており、遮光層25及び導電膜34がソ
ース/ドレイン22aのコンタクト層を兼ねている。こ
のため、図1からも明らかな様に、画素電極11のため
のコンタクト孔41が大きく且つ浅い。なお、導電膜3
4は必ずしも必要ではなく、遮光層25がソース/ドレ
イン22aに直接にコンタクトしていてもよい。
7と遮光層25との間のリークの危険を回避するため
に、図1、2から明らかな様に、これらを互いに重畳さ
せず、逆にこれらを離間させている。しかし、この離間
部も遮光層42に覆われているので、表示のコントラス
トが高い。なお、信号ライン17と遮光層25とが平面
的に見て完全に離間していれば、層間絶縁膜35は必ず
しも必要ではない。
いる。遮光層25の平面的なパターンは、図2に示した
第1参考例のものに限られず、遮光層25が各画素毎に
切り離されており、且つ、各画素の辺の少なくとも一部
を遮光層25の辺の一部が規定する様に形成されていれ
ばよい。また、薄膜トランジスタ12のソース/ドレイ
ン22aに接続されていない部分が遮光層25に存在し
ていてもよい。
うちでゲートライン13及びゲート電極16上の部分が
画素電極11に接続されていない様にして、画素電極1
1とゲートライン13及びゲート電極16との容量結合
を回避するために、各画素の遮光層25が2分割されて
いる。
7付近の液晶配向の乱れを隠すために、図3に示した第
2参考例の遮光層25の他に、信号ライン17よりも一
回り幅が広いパターンの遮光層25が信号ライン17上
に配置されている。
の第1〜第3参考例では遮光層42が絶縁基板26側に
設けられているが、この第4参考例では遮光層42が絶
縁基板27側に設けられている。但し、絶縁基板27側
の遮光層42は絶縁性のものに限られず導電性のもので
もよい。なお、遮光層42のパターンは信号ライン17
及び遮光層25のパターンに対して相補的であるので、
画素の開口は遮光層25等で殆ど決定され、絶縁基板2
7側に遮光層42を設けてもこの遮光層42が画素の開
口を狭めることはない。
では、信号ライン17及び遮光層25のみで遮光をする
ためにこれらが端部同士で重畳しており、遮光層42は
設けられていない。なお、この様に信号ライン17と遮
光層25とが重畳しているので、これらの間の層間絶縁
が第1参考例等に比べて更に完全に行われている。
5参考例は、層間絶縁膜37と画素電極11との間にカ
ラーフィルタ43が設けられていることを除いて、図
1、2に示した第1参考例と実質的に同様の構成を有し
ている。この場合、カラーフィルタ43が層間絶縁膜3
7の代わりになるので、この層間絶縁膜37は必ずしも
必要ではない。
例の何れにおいても薄膜トランジスタ12がスイッチン
グ素子になっているが、薄膜トランジスタ等の3端子素
子以外に、ダイオード、バリスタ及び金属−絶縁物−金
属(MIM)素子等の2端子素子をスイッチング素子と
して用いることもできる。2端子素子を用いる場合は、
マトリックス状の複数の画素電極及び2端子素子と第1
の電極群とを一方の絶縁基板上に設け、第1の電極群と
交差する第2の電極群を他方の絶縁基板上に設ける。
性遮光層を用いても、画素電極と導電性遮光層との絶縁
性を考慮する必要がないばかりでなく、画素電極とスイ
ッチング素子の一つの電極または薄膜トランジスタの一
方のソース/ドレインとを確実に接続することができ、
しかも導電性遮光層で確実に遮光することができるの
で、画素の点欠陥、線欠陥や表示のコントラスト低下等
を生じることがなく、更に導電性遮光層のパターン上の
制約が少なくて、歩留りが高い。
精度も必要ないので、このことによっても歩留りが高
い。また、余分な寄生容量やチャージアップ等が極めて
少ないので、画像の表示品質が高い。
I−I線に沿う側断面図である。
II−VII線に沿う側断面図である。
Claims (2)
- 【請求項1】 スイッチング素子とこのスイッチング素
子の一つの電極に接続されている画素電極とがマトリッ
クス状に配列されている第1の基板と、 この第1の基板に対向している第2の基板と、 これら第1及び第2の基板間に保持されている液晶層と
を有する液晶表示装置において、 前記スイッチング素子上の第1の絶縁膜に設けられてい
る第1のコンタクト孔を介して前記スイッチング素子の
一つの電極と導電性遮光層とが接続されており、この導
電性遮光層上の第2の絶縁膜に設けられている第2のコ
ンタクト孔を介して前記導電性遮光層と前記画素電極と
が接続されており、 前記導電性遮光層が画素毎に分割されており、 前記画素の開口以外の領域のうちで前記導電性遮光層に
覆われていない部分が信号ラインのみで前記導電性遮光
層に対して相補的に遮光されて いることを特徴とする液
晶表示装置。 - 【請求項2】 一対の基板間に液晶層が保持されてお
り、 前記基板には信号ラインとゲートラインとが互いにマト
リックス状に配列されており、 これら信号ライン及びゲートラインの各交点には薄膜ト
ランジスタと液晶駆動用の画素電極とが配されている液
晶表示装置において、 前記薄膜トランジスタ上の第1の絶縁膜に設けられてい
る第1のコンタクト孔を介して前記薄膜トランジスタの
一方のソース/ドレインと導電性遮光層とが接続されて
おり、 この導電性遮光層上の第2の絶縁膜に設けられている第
2のコンタクト孔を介して前記導電性遮光層と前記画素
電極とが接続されており、 前記導電性遮光層が画素毎に分割されており、 前記画素の開口以外の領域のうちで前記導電性遮光層に
覆われていない部分が前記信号ラインのみで前記導電性
遮光層に対して相補的に遮光されて いることを特徴とす
る液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP28909191A JP3143996B2 (ja) | 1991-10-08 | 1991-10-08 | 液晶表示装置 |
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ID=17738692
Family Applications (1)
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Cited By (1)
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Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3307150B2 (ja) * | 1995-03-20 | 2002-07-24 | ソニー株式会社 | アクティブマトリクス型表示装置 |
JP2809130B2 (ja) * | 1995-04-24 | 1998-10-08 | 日本電気株式会社 | 液晶表示装置 |
JP3222762B2 (ja) * | 1996-04-26 | 2001-10-29 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
JPH10104663A (ja) | 1996-09-27 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 電気光学装置およびその作製方法 |
JP4053136B2 (ja) | 1998-06-17 | 2008-02-27 | 株式会社半導体エネルギー研究所 | 反射型半導体表示装置 |
JP3141860B2 (ja) * | 1998-10-28 | 2001-03-07 | ソニー株式会社 | 液晶表示装置の製造方法 |
JP4758868B2 (ja) * | 1998-11-26 | 2011-08-31 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
TW514757B (en) | 1998-11-26 | 2002-12-21 | Seiko Epson Corp | Electro-optical device and production method thereof and electronic equipment |
JP4684170B2 (ja) * | 2000-06-28 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
TW504846B (en) | 2000-06-28 | 2002-10-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
US6509616B2 (en) * | 2000-09-29 | 2003-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
JP4187027B2 (ja) * | 2006-09-13 | 2008-11-26 | ソニー株式会社 | 表示装置 |
JP6403478B2 (ja) * | 2014-07-29 | 2018-10-10 | 京セラディスプレイ株式会社 | 液晶表示装置 |
-
1991
- 1991-10-08 JP JP28909191A patent/JP3143996B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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