JP4684170B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP4684170B2
JP4684170B2 JP2006151187A JP2006151187A JP4684170B2 JP 4684170 B2 JP4684170 B2 JP 4684170B2 JP 2006151187 A JP2006151187 A JP 2006151187A JP 2006151187 A JP2006151187 A JP 2006151187A JP 4684170 B2 JP4684170 B2 JP 4684170B2
Authority
JP
Japan
Prior art keywords
film
formed
insulating film
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006151187A
Other languages
English (en)
Other versions
JP2006309253A (ja
Inventor
潤 小山
舜平 山崎
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000194222 priority Critical
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to JP2006151187A priority patent/JP4684170B2/ja
Publication of JP2006309253A publication Critical patent/JP2006309253A/ja
Application granted granted Critical
Publication of JP4684170B2 publication Critical patent/JP4684170B2/ja
Application status is Expired - Fee Related legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は半導体素子(半導体膜を用いた素子)を用いた半導体装置、中でも特に液晶ディスプレイに関する。また液晶ディスプレイを表示部に用いた電子機器に関する。

近年、絶縁表面を有する基板上に形成された半導体膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタはICや半導体装置のような電子デバイスに広く応用され、特に液晶ディスプレイのスイッチング素子として開発が急がれている。

アクティブマトリクス型の液晶ディスプレイは、画素部が有する複数の画素にそれぞれTFT(画素TFT)と、液晶セルとを有している。液晶セルは、画素電極と、対向電極と、画素電極と対向電極の間に設けられた液晶とを有している。そして画素電極にかかる電圧を画素TFTによって制御することで、画素部に画像が表示される。

活性層に結晶構造を有する半導体膜を用いたTFT(結晶質TFT)は高移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を行う液晶ディスプレイを実現することが可能である。

本明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平7−130652号公報、特開平8−78329号公報、特開平10−135468号公報、または特開平10−135469号公報で開示された半導体を含んでいる。

アクティブマトリクス型液晶ディスプレイを構成するためには、画素部だけでも100〜200万個の結晶質TFTが必要となり、さらに周辺に設けられる機能回路を付加するとそれ以上の結晶質TFTが必要であった。液晶ディスプレイに要求される仕様は厳しく、画像表示を安定して行うためには、個々の結晶質TFTの信頼性を確保することが必要であった。

TFTの特性はオン状態とオフ状態の2つの状態に分けて考えることができる。オン状態の特性からは、オン電流、移動度、S値、しきい値などの特性を知ることができ、オフ状態の特性ではオフ電流が重視されている。

この薄膜トランジスタ(TFT)を用いた液晶ディスプレイは、液晶プロジェクタ等のライトバルブとして頻繁に用いられる。

プロジェクタに用いられる投射光は、一般的に100万ルクス程度の強さを有している。投射光の大部分は画素電極に照射されるが、投射光の一部は、アクティブマトリクス基板上に設けられたTFTの活性層に入射する。特に投射光が活性層のチャネル形成領域に入射すると、この領域において光電効果により光電流が発生してしまい、TFTのオフ電流が増加してしまう。

そこでTFTの活性層に外部からの光が入射しないように、遮光性を有する遮蔽膜(ブラックマトリクス)の配置が不可欠である。一般的に遮蔽膜は、対向基板上に設ける場合と、アクティブマトリクス基板上に設ける場合とがある。

しかし対向基板上に遮蔽膜を設ける場合、現状の貼り合わせ技術のままでは、対向基板側に遮蔽膜を設けた場合に位置合わせのマージンが大きすぎ、開口率の低下を抑えることができない。そのため今後進められる半導体素子の微細化に対応できない恐れが示唆されている。

一方、遮蔽膜をアクティブマトリクス基板上に設ける場合、一般的に遮蔽膜は、可視光を透過させる必要のないトランジスタや配線の上方に、層間絶縁膜を介して形成される。上記構成により、遮蔽膜を形成する際の位置合わせマージンを抑えることが可能であり、開口率を向上させることができる。

しかし、液晶ディスプレイに投射光が通過する際の、アクティブマトリクス基板の表面からの反射光や、さらにカラー表示させるために複数の液晶ディスプレイを用いた場合に他の液晶ディスプレイを通過した光などが、アクティブマトリクス基板側からTFTの活性層に入射することがある。この場合、上述した形態の遮蔽膜では、TFTのオフ電流を抑えることが難しい。

上述したことに鑑み、本発明は、アクティブマトリクス基板側からの光の入射によってTFTのオフ電流が増加するのを抑える、遮蔽膜を有する半導体装置を提供する。

本発明者らは、アクティブマトリクス基板側からの光がTFTの活性層に入射するのを防ぐために、アクティブマトリクス基板とTFTの活性層との間に遮蔽膜を形成することを考えた。そして遮蔽膜を絶縁膜で覆い、該絶縁膜上にTFTの活性層を形成することを考えた。

しかし遮蔽膜の影響により絶縁膜の表面に凹凸が存在していると、凹凸によってTFTの活性層も歪んでしまい、該絶縁膜上に形成されるTFTの特性を劣化させてしまう。具体的にはモビリティが高くなってしまう。

絶縁膜の厚さを増加させれば絶縁膜の表面をより平坦化させることが可能であるが、膜厚の大きい絶縁膜を形成するのは時間がかかってしまい、液晶ディスプレイのプロセス全体にかかる時間を抑えることが難しくなる。また、膜厚を増加させていくと絶縁膜の応力によって基板が反ってしまったり、絶縁膜自体が基板から剥離してしまう危険性を高めてしまう。

そこで本発明者らは、アクティブマトリクス基板上に遮蔽膜を形成し、該遮蔽膜を覆うように絶縁膜を形成した後、CMP法(Chemical-Mechanical Polishing)、いわゆる化学的・機械的ポリッシング法を用いて該絶縁膜を研磨することを考えた。

CMP法は、被研磨物の表面を基準にし、それにならって表面を化学的または機械的に平坦化する手法である。一般的に定盤(Platen or Polishing Plate)の上に研磨布または研磨パッド(本明細書では、以下総称してパッド(Pad)と呼ぶ)を貼り付け、被研磨物とパッドとの間にスラリーを供給しながら定盤と被研磨物とを各々回転または揺動させて被研磨物の表面を化学・機械の複合作用により研磨する方法である。

上記構成によって、絶縁膜の表面を平坦化することができ、絶縁膜上に形成されるTFTの特性が劣化するのを抑えることができる。また絶縁膜の応力による基板の反りも、CMP法で研磨することによりある程度解消することが可能になる。

またアクティブマトリクス基板側からTFTのチャネル形成領域に照射される光を遮蔽膜により遮ることができるので、光によってTFTのオフ電流が増加するのを防ぐことができる。そしてアクティブマトリクス基板側に遮蔽膜を形成しているので遮蔽膜を形成する際の位置合わせマージンを抑えることが可能であり、開口率を向上させることができる。

なお、TFTの活性層と基板との間に遮蔽膜を設ける本発明の構成に加えて、TFTや配線の上方に層間絶縁膜を介して遮蔽膜を形成することで、活性層の特にチャネル形成領域に光が入射するのを防ぐことがより確実になる。

またアクティブマトリクス基板とTFTの活性層との間の遮蔽膜を形成する際に、該遮蔽膜と同時に配線を形成しても良い。配線と遮蔽膜とが同じ材料で形成されており、なおかつ該配線がゲート信号線またはソース信号線の場合、画素間において液晶材料の配向性が乱れることによる画像の乱れ(ディスクリネーション)が観測されるのを防止することができる。

なお本発明において、遮蔽膜を覆って形成される絶縁膜は無機物でも有機物でも良い。ただし、CMP法を用いて研磨することが可能である材料を用いることが肝要である。なお絶縁膜は2層以上であっても良く、1層目の絶縁膜をCMP法を用いて研磨し、研磨した1層目の絶縁膜上に2層目以降の絶縁膜を積層するようにしても良い。また、何層か絶縁膜を積層してからCMP法を用いて研磨するようにしても良い。

以下に本発明の構成を示す。

本発明によって、絶縁表面上に形成された遮蔽膜と、前記遮蔽膜を覆って前記絶縁表面上に形成された平坦化絶縁膜と、前記平坦化絶縁膜に接して形成された半導体層と、を有する半導体装置であって、前記遮蔽膜は前記平坦化絶縁膜を間に挟んで前記半導体層と重なっており、前記平坦化絶縁膜は前記半導体層が形成される前にCMP法で研磨されていることを特徴とする半導体装置が提供される。

本発明によって、絶縁表面上に形成された遮蔽膜と、前記遮蔽膜を覆って前記絶縁表面上に形成された平坦化絶縁膜と、前記平坦化絶縁膜に接して形成された活性層を含む薄膜トランジスタと、を有する半導体装置であって、前記活性層はチャネル形成領域を有しており、前記遮蔽膜は前記平坦化絶縁膜を間に挟んで前記チャネル形成領域全体と重なっており、前記平坦化絶縁膜は前記活性層が形成される前にCMP法で研磨されていることを特徴とする半導体装置が提供される。

本発明によって、絶縁表面上に形成された下層容量配線と、前記下層容量配線を覆って前記絶縁表面上に形成された平坦化絶縁膜と、前記平坦化絶縁膜に接して形成された容量配線と、を有する半導体装置であって、前記下層容量配線は前記平坦化絶縁膜を間に挟んで前記容量配線と重なっており、前記平坦化絶縁膜は前記容量配線が形成される前にCMP法で研磨されていることを特徴とする半導体装置が提供される。

本発明によって、絶縁表面上に形成された遮蔽膜、下層容量配線及び下層配線と、前記遮蔽膜、前記下層容量配線及び前記下層配線を覆って前記絶縁表面上に形成された平坦化絶縁膜と、前記平坦化絶縁膜に接して形成された活性層を含む薄膜トランジスタと、前記平坦化絶縁膜に接して形成された容量配線とを有する半導体装置であって、前記活性層はチャネル形成領域を有しており、前記遮蔽膜は前記平坦化絶縁膜を間に挟んで前記チャネル形成領域全体と重なっており、前記下層容量配線は前記平坦化絶縁膜を間に挟んで前記容量配線と重なっており、前記薄膜トランジスタが有するゲート電極は前記下層配線と電気的に接続されており、前記平坦化絶縁膜は前記活性層が形成される前にCMP法で研磨されていることを特徴とする半導体装置が提供される。

本発明によって、絶縁表面に接する遮蔽膜を形成する工程と、前記遮蔽膜を覆って前記絶縁表面上に絶縁膜を形成する工程と、前記絶縁膜をCMP法により研磨し平坦化絶縁膜を形成する工程と、前記平坦化絶縁膜に接して半導体層を形成する工程と、を有する半導体装置の作製方法であって、前記遮蔽膜は前記平坦化絶縁膜を間に挟んで前記半導体層と重なっていることを特徴とする半導体装置の作製方法が提供される。

本発明によって、絶縁表面に接する遮蔽膜を形成する工程と、前記遮蔽膜を覆って前記絶縁表面上に絶縁膜を形成する工程と、前記絶縁膜をCMP法により研磨し平坦化絶縁膜を形成する工程と、前記平坦化絶縁膜に接して活性層を含む薄膜トランジスタを形成する複数の工程と、を有する半導体装置の作製方法であって、前記活性層はチャネル形成領域を有しており、前記遮蔽膜は前記平坦化絶縁膜を間に挟んで前記チャネル形成領域全体と重なっていることを特徴とする半導体装置の作製方法が提供される。

本発明によって、絶縁表面に接する下層容量配線を形成する工程と、前記下層容量配線を覆って前記絶縁表面上に絶縁膜を形成する工程と、前記絶縁膜をCMP法により研磨し平坦化絶縁膜を形成する工程と、前記平坦化絶縁膜に接して容量配線を形成する工程と、を有する半導体装置の作製方法であって、前記下層容量配線は前記平坦化絶縁膜を間に挟んで前記容量配線と重なっていることを特徴とする半導体装置の作製方法が提供される。

本発明によって、絶縁表面に接する遮蔽膜、下層容量配線及び下層配線を形成する工程と、前記遮蔽膜、前記下層容量配線及び前記下層配線を覆って前記絶縁表面上に絶縁膜を形成する工程と、前記絶縁膜をCMP法により研磨し平坦化絶縁膜を形成する工程と、前記平坦化絶縁膜上に容量配線と、活性層を含む薄膜トランジスタとを形成する複数の工程と、を有する半導体装置の作製方法であって、前記活性層はチャネル形成領域を有しており、前記遮蔽膜は前記平坦化絶縁膜を間に挟んで前記チャネル形成領域全体と重なっており、前記下層容量配線は前記平坦化絶縁膜を間に挟んで前記容量配線と重なっており、前記薄膜トランジスタが有するゲート電極は前記下層配線と電気的に接続されていることを特徴とする半導体装置の作製方法が提供される。

本発明において、前記遮蔽膜、前記下層容量配線及び前記下層配線の膜厚が0.1μm〜0.5μmであることを特徴としていても良い。

本発明において、前記遮蔽膜、前記下層容量配線または前記下層配線はエッジの部分がテーパー状に形成されていることを特徴としていても良い。

本発明において、前記平坦化絶縁膜の膜厚が0.5μm〜1.5μmであることを特徴としていても良い。

本発明は、前記半導体装置を有するデジタルカメラ、ビデオカメラ、ゴーグル型表示装置、音響再生装置、ノート型パーソナルコンピュータ、携帯情報端末またはDVD装置であっても良い。

本発明の構成によって、絶縁膜の表面を平坦化することができ、絶縁膜上に形成されるTFTの特性が劣化するのを抑えることができる。また絶縁膜の応力による基板の反りも、CMP法で研磨することによりある程度解消することが可能になる。

またアクティブマトリクス基板側からTFTの方に照射する光を遮蔽膜により遮ることができるので、光によってTFTのオフ電流が増加するのを防ぐことができる。そしてアクティブマトリクス基板側に遮蔽膜を形成しているので遮蔽膜を形成する際の位置合わせマージンを抑えることが可能であり、開口率を向上させることができる。

なお、TFTの活性層と基板との間に遮蔽膜を設ける本発明の構成に加えて、TFTや配線の上方に層間絶縁膜を介して遮蔽膜を形成することで、活性層の特にチャネル形成領域に光が入射するのを防ぐことがより確実になる。

またアクティブマトリクス基板とTFTの活性層との間の遮蔽膜を形成する際に、該遮蔽膜と同時に配線を形成しても良い。配線と遮蔽膜とが同じ材料で形成されており、なおかつ該配線がゲート信号線またはソース信号線の場合、画素間において液晶材料の配向性が乱れることによる画像の乱れ(ディスクリネーション)が観測されるのを防止することができる。

なお本発明の構成に加えて、対向基板側に遮蔽膜を有する構成を加えても良い。

図1を用いて本発明の構成について説明する。まず基板101上に同じ材料からなる遮蔽膜102a、下層容量配線102b、下層配線102cを形成する。
基板101には、石英、ガラス等を用いる。

遮蔽膜102a、下層容量配線102b及び下層配線102cは、遮光性を有していることが必要であり、W、WSix、Cu、Al等を用いることが可能である。また上述した材料の他にも、遮光性と導電性を有し、なおかつ後のプロセスにおける加熱処理の温度に耐えうるものであれば、いかなる材料も用いることができる。

また図1では遮蔽膜102a、下層容量配線102b及び下層配線102cを形成する構成を示しているが、本発明はこの構成に限定されない。遮蔽膜102a、下層容量配線102b及び下層配線102cのいずれか1つまたは2つだけ形成するようにしても良い。特に遮蔽膜102aのみ形成する場合、導電性を有していなくとも遮光性を有するもので、なおかつ後のプロセスにおける加熱処理の温度に耐えうるものあれば、遮蔽膜の材料として用いることができる。例えば、珪素、酸化珪素、酸化窒化珪素などに黒色の顔料を混入したものを遮蔽膜の材料として用いることが可能である。

遮蔽膜102a、下層容量配線102b及び下層配線102cは、1層の膜をパターニングすることで形成しても良いし、メタルマスクを用いてパターニングなしに形成することも可能である。

次に、遮蔽膜102a、下層容量配線102b及び下層配線102cを覆って、基板101上に絶縁膜103aを形成する。絶縁膜103aとして、絶縁性を有し、なおかつ後のプロセスにおける加熱処理の温度に耐えうるものを用いることができる。(図1(A))

なお、遮蔽膜102a、下層容量配線102b及び下層配線102cのエッジの部分をテーパー状に形成しても良い。テーパー状に形成することで、後に形成される絶縁膜の凹凸を小さくし、CMP法による研磨工程の時間を短くすることが可能である。

次に絶縁膜103aをCMP法によって研磨する。CMP法に用いるスラリー、パッド及びCMP装置などは、公知のものを用いることができ、また研磨の方法も公知の方法を用いて行うことができる。

CMP法の研磨により、絶縁膜103aの表面の凹凸(図1(A)において点線で囲んだ部分)が平坦化される。平坦化された後の絶縁膜103aを平坦化絶縁膜103bと呼ぶ。(図1(B))

次に平坦化絶縁膜103bの表面を洗浄した後、下層容量配線102b上において平坦化絶縁膜103bに接するように、珪素から形成される容量配線104を形成する。下層容量配線102bと、平坦化絶縁膜103bと容量配線104とで、コンデンサ105が形成される。

また遮蔽膜102a上において平坦化絶縁膜103bに接するように、TFT106の活性層107を形成する。活性層107はチャネル形成領域108を有しており、チャネル形成領域108全体は平坦化絶縁膜103bを介して遮蔽膜102aに重なっている。

容量配線104及び活性層107を覆うように、平坦化絶縁膜103b上にゲート絶縁膜109が形成されている。

なお、平坦化絶縁膜103bが形成された後のプロセスにおいて、TFT106はどのようなプロセスで形成されても良い。また、本実施の形態ではトップゲート型のTFTについて示したが、ボトムゲート型のTFTであっても良い。

また本実施例では平坦化絶縁膜103b上に形成された半導体層をTFT106の活性層107として用いているが、本発明はこれに限定されない。半導体層をその他の半導体素子に用いても良い。例えば平坦化絶縁膜上にダイオードを形成し、基板と反対側から入射される光のみが該ダイオードに入射するように、遮蔽膜と半導体層を平坦化絶縁膜を間に挟んで重ね合わせても良い。

本発明は上記構成によって、TFT106のチャネル形成領域108に基板101側から光が入射するのを防ぐことができる。なおかつ平坦化絶縁膜103bの表面は平坦化しているので、遮蔽膜102a、下層容量配線102b、下層配線102cを覆っている絶縁膜の厚さを増加させることなく、上に形成されるTFT106の活性層107、容量配線104の段切れを防ぐことができ、またTFT106のモビリティが高くなることを防ぐことができる。

以下に、本発明の実施例について説明する。

図2に本発明の遮蔽膜を有する液晶ディスプレイの画素について、その一例を上面図で示す。

201はソース信号線、202はゲート信号線である。203は下層容量配線でありゲート信号線202と並行に設けられている。

205は画素TFTであり、ソース信号線201に入力されたビデオ信号の画素電極208への入力を制御している。画素TFT205は活性層206とゲート電極207とを有しており、ゲート電極207と活性層206とが重なっている領域にチャネル形成領域が設けられている。活性層206の下には遮蔽膜204が形成されており、チャネル形成領域全体と重なっている。

本実施例において、ゲート信号線202が図1における下層配線102cに相当する。ゲート信号線202と、下層容量配線203と、遮蔽膜204との上に接して平坦化絶縁膜(図示せず)が形成されている。

ゲート電極207はゲート信号線202と電気的に接続されている。また活性層206のソース領域またはドレイン領域は、一方は接続配線209を介してソース信号線201に、またもう一方は画素電極208に接続されている。

210は活性層206と同時に形成される容量配線であり、容量配線210と下層容量配線203とが重なる領域にコンデンサが形成される。また、211は上層容量配線であり、ゲート絶縁膜(図示せず)を介して容量配線210と重なっており、コンタクトホールを介して下層容量配線203と電気的に接続されている。容量配線210と上層容量配線211とが重なっている領域にもコンデンサが形成される。

本実施例において2つのコンデンサが重なっているので、開口率の減少を抑えつつ、コンデンサの容量値を大きくすることができる。また画素TFT205のチャネル形成領域にアクティブマトリクス基板側から光が入射するのを防ぐことができる。なおかつ平坦化絶縁膜(図示せず)の表面は平坦化しているので、遮蔽膜204、ゲート信号線202、下層容量配線203を覆っている絶縁膜の厚さを増加させることなく、絶縁膜上に形成される画素TFT205の活性層206、容量配線210の段切れを防ぐことができ、また画素TFT205のモビリティが高くなることを防ぐことができる。

なお本発明は上述した画素構造に限定されない。

本実施例では同一基板上に画素部と、画素部の周辺に設ける駆動回路のTFT(nチャネル型TFT及びpチャネル型TFT)を同時に作製する方法について詳細に説明する。

まず、図3(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス、または石英から成るアクティブマトリクス基板(以下基板)300上に遮蔽膜301a、ゲート信号線301b、下層容量配線301cを形成する。

遮蔽膜301a、ゲート信号線301b、下層容量配線301cは同時に形成される。具体的にはWを0.1μm〜0.5μmの厚さ(本実施例では0.3μm)に形成した後、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。

なお本実施例では遮蔽膜301a、ゲート信号線301b及び下層容量配線301cはWを用いて形成したが、本発明はこの構成に限定されない。Wのほかに、WSix、Cu、Al等を用いることが可能である。また上述した材料の他にも、遮光性と導電性を有し、なおかつ後のプロセスにおける処理温度に耐えうるものであれば、いかなる材料も用いることができる。

次に遮蔽膜301a、ゲート信号線301b及び下層容量配線301cを覆うように、基板300上に酸化珪素からなる絶縁膜を形成する。絶縁膜は、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜を用いることができる。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化珪素膜を250〜800nm(好ましくは300〜500nm)、同様にSiH4、N2Oから作製される酸化窒化水素化珪素膜を250〜800nm(好ましくは300〜500nm)の厚さに積層して形成しても良い。ここでは酸化珪素からなる絶縁膜を単層構造とし1.0μm、(好ましくは0.5〜1.5μm)の厚さに形成した。なお絶縁膜の材料は酸化珪素に限定されない。

次にCMP法で該絶縁膜を研磨することで平坦化絶縁膜302が形成される。CMP法は公知の方法で行うことが可能である。酸化膜の研磨では、一般的に100〜1000nmφの研磨剤を、pH調整剤等の試薬を含む水溶液に分散させた固液分散系のスラリーが用いられる。本実施例では、水酸化カリウムが添加された水溶液に、塩化珪素ガスを熱分解して得られるフュームドシリカ粒子を20wt%分散したシリカスラリー(pH=10〜11)を用いる。

平坦化絶縁膜302形成後、TFTの活性層または容量配線となる半導体層303〜307を形成する。半導体層303〜307は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体層303〜307の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素またはシリコンゲルマニウム(SiGe)合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択可能であるが、エキシマレーザーを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とすると良い。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数30〜300kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を50〜98%として行う。

次いで、半導体層303〜307を覆うゲート絶縁膜308を形成する。ゲート絶縁膜308はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとして珪素を含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化珪素膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化珪素膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。

そして、ゲート絶縁膜308上にゲート電極を形成するための第1の導電膜309aと第2の導電膜309bとを形成する。本実施例では、第1の導電膜309aをTaで50〜100nmの厚さに形成し、第2の導電膜309bをWで100〜300nmの厚さに形成する。(図3(B))

Ta膜はスパッタ法で形成し、TaのターゲットをArでスパッタする。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。

W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999%または純度99.99%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。

なお、本実施例では、第1の導電膜309aをTa、第2の導電膜309bをWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第1の導電膜309aを窒化タンタル(TaN)で形成し、第2の導電膜309bをWとする組み合わせ、第1の導電膜309aを窒化タンタル(TaN)で形成し、第2の導電膜309bをAlとする組み合わせ、第1の導電膜309aを窒化タンタル(TaN)で形成し、第2の導電膜309bをCuとする組み合わせで形成することが好ましい。

次に、レジストによるマスク310〜315を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化珪素膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層316〜321(第1の導電層316a〜321aと第2の導電層316b〜321b)を形成する。322はゲート絶縁膜であり、第1の形状の導電層316〜321で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。

そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。(図3(C))ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60〜100keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層316〜320がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域323〜327が形成される。第1の不純物領域323〜327には1×1020〜1×1021atomic/cm3の濃度範囲でn型を付与する不純物元素を添加する。

次に、図4(A)に示すように第2のエッチング処理を行う。同様にICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力(13.56MHz)を供給し、プラズマを生成して行う。基板側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりW膜を異方性エッチングし、かつ、それより遅いエッチング速度で第1の導電層であるTaを異方性エッチングして第2の形状の導電層333〜338(第1の導電層333a〜338aと第2の導電層333b〜338b)を形成する。332はゲート絶縁膜であり、第2の形状の導電層333〜338で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域が形成される。

W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜が共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。

そして、図4(B)に示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013/cm2のドーズ量で行い、図3(C)で半導体層に形成された第1の不純物領域の内側に新な不純物領域を形成する。ドーピングは、第2の形状の導電層333〜337を不純物元素に対するマスクとして用い、第2の導電層333a〜337aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第2の導電層333a〜337aと重なる第3の不純物領域341〜345と、第1の不純物領域と第3の不純物領域との間の第2の不純物領域346〜350とを形成する。n型を付与する不純物元素は、第2の不純物領域で1×1017〜1×1019atoms/cm3の濃度となるようにし、第3の不純物領域で1×1016〜1×1018atoms/cm3の濃度となるようにする。

そして、図4(C)に示すように、pチャネル型TFTを形成する半導体層304に一導電型とは逆の導電型の第4の不純物領域354〜356を形成する。第2の導電層334を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する半導体層303、305、306、307はレジストマスク351〜353で全面を被覆しておく。不純物領域354〜356にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B26)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を2×1020〜2×1021atoms/cm3となるようにする。

以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第2の導電層333〜336がゲート電極として機能する。また、337は上層容量配線、338はソース信号線として機能する。

こうして導電型の制御を目的として図5(A)に示すように、それぞれの半導体層に添加された不純物元素を活性化する。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。ただし、333〜338に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(珪素を主成分とする)を形成した後で活性化を行うことが好ましい。

さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)
を行っても良い。

次いで、第1の層間絶縁膜357は酸化窒化珪素膜から100〜200nmの厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜358を形成する。次いで、コンタクトホールを形成するためのエッチングを行う。

そして、駆動回路406において半導体層のソース領域とコンタクトを形成するソース配線359〜361、ドレイン領域とコンタクトを形成するドレイン配線362、363を形成する。また、画素部407においては、画素電極366、367、接続配線365を形成する(図5(B))。この接続配線365によりソース信号線338は、隣り合う画素TFT404と電気的に接続される。画素電極366は、画素TFT404の半導体層306から形成された活性層と、半導体層307から形成された容量配線と、それぞれ電気的に接続される。なお、画素電極367は隣り合う画素のものである。

また図示してはいないが、上層容量配線337と下層容量配線301cとは電気的に接続されている。下層容量配線301cと平坦化絶縁膜302と半導体層307から形成される容量配線とでコンデンサが形成される。また半導体層307から形成される容量配線と、ゲート絶縁膜332と上層容量配線337とでコンデンサが形成される。この2つのコンデンサを合わせて保持容量405とする。

以上の様にして、nチャネル型TFT401、pチャネル型TFT402、nチャネル型TFT403を有する駆動回路406と、画素TFT404、保持容量405とを有する画素部407を同一基板上に形成することができる。

駆動回路406のnチャネル型TFT401はチャネル形成領域368、ゲート電極を形成する第2の導電層333と重なる第3の不純物領域346(GOLD領域)、ゲート電極の外側に形成される第2の不純物領域341(LDD領域)とソース領域またはドレイン領域として機能する第1の不純物領域327を有している。pチャネル型TFT402にはチャネル形成領域369、ゲート電極を形成する第2の導電層334と重なる第4の不純物領域356、ゲート電極の外側に形成される第4の不純物領域355、ソース領域またはドレイン領域として機能する第4の不純物領域354を有している。nチャネル型TFT403にはチャネル形成領域370、ゲート電極を形成する第2の導電層335と重なる第3の不純物領域348(GOLD領域)、ゲート電極の外側に形成される第2の不純物領域343(LDD領域)とソース領域またはドレイン領域として機能する第1の不純物領域329を有している。

画素部407の画素TFT404にはチャネル形成領域371、ゲート電極を形成する第2の導電層336と重なる第3の不純物領域349(GOLD領域)、ゲート電極の外側に形成される第2の不純物領域344(LDD領域)とソース領域またはドレイン領域として機能する第1の不純物領域330を有している。また、保持容量405において、半導体層307から形成された容量配線において、331で示される領域には第1の不純物領域と同じ濃度で、345で示される領域には第3の不純物領域と同じ濃度で、350で示される領域には第2の不純物領域と同じ濃度で、それぞれn型を付与する不純物元素が添加されている。

遮蔽膜301aは平坦化絶縁膜302を介して、画素TFT404のチャネル形成領域371全体と重なっている。

実施例1で示した画素の上面図のA−A'における断面図が、図5(B)のA−A'に対応している。即ち、図5(B)で示すソース信号線338、接続配線365、ゲート電極336、遮蔽膜301a、画素電極366、ゲート信号線301b、下層容量配線301c、容量配線307、上層容量配線337は、図1における201、209、207、204、208、202、203、210、211にそれぞれ相当する。

本発明の画素構造は、画素電極間の隙間を遮光することができるように、画素電極の端部をゲート信号線と重なるように配置されている。

次に上述したアクティブマトリクス基板から、アクティブマトリクス型液晶ディスプレイを作製する工程を以下に説明する。説明には図6を用いる。

まず、図5(B)のアクティブマトリクス基板上に配向膜467を形成しラビング処理を行う。

一方、対向基板469を用意する。対向基板469にはカラーフィルター層470、オーバーコート層473を形成する。

また、接続配線365に合わせてカラーフィルター層470を形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので1〜3μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。オーバーコート層は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。

スペーサの配置は任意に決定すれば良いが、例えば接続配線上に位置が合うように対向基板に配置すると良い。また、駆動回路406のTFT上にその位置を合わせてスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。

オーバーコート層473を形成した後、対向電極476をパターニング形成し、配向膜474を形成した後ラビング処理を行う。

そして、画素部407と駆動回路406とが形成されたアクティブマトリクス基板と対向基板とをシール剤468で貼り合わせる。シール剤468にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤(図示せず)によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図6に示すアクティブマトリクス型液晶ディスプレイが完成する。

なお本発明は上述した作製方法に限定されない。また本実施例は実施例1と組み合わせて実施することが可能である

本実施例では、CMP法の研磨を行う際に用いるCMP装置の構造について説明する。

本実施例のCMP装置の側面図を図7(A)に、斜視図を図7(B)に示す。701は定盤であり、駆動軸(a)702によって矢印の方向、もしくはその逆の方向に回転する。駆動軸(a)702はアーム(a)703によって位置が固定されている。

定盤701上にパッド704が設けられているパッド704として公知の研磨布または研磨パッドを用いることができる。パッド704にスラリーを供給するスラリー供給ノズル705が設けられており、本実施例ではスラリーはスラリー供給ノズル705からパッド704のほぼ中心のスラリー供給位置710に供給されている。スラリーは公知の材料を用いることが可能である。

706はキャリアであり、アクティブマトリクス基板707を固定し、パッド704上において回転させる機能を有する。駆動軸(b)708によってキャリア706は矢印の方向もしくはその逆の方向に回転する。駆動軸(b)708はアーム(a)709によって位置が固定されている。

なおアクティブマトリクス基板707は平坦化膜となる絶縁膜が形成されている面をパッド704側に向けるように保持される。

なお本実施例では設けていないが、パッド704に研磨布を用いる場合、パッド加圧リングを設けることでアクティブマトリクス基板のエッジの部分の研磨布の変形を小さく抑えることができる。アクティブマトリクス基板707の研磨圧力の1.2倍〜1.6倍の圧力をパッド加圧リングに加えたとき、研磨布の表面プロファイルが変化して均一な研磨布の変形が得られる。

図8に図7で示したキャリア706の詳細な図を示す。キャリア706は、研磨ハウジング711とウェハチャック713とリテーナリング712とを有している。ウェハチャック713はアクティブマトリクス基板707を保持しており、リテーナリング712はアクティブマトリクス基板707が研磨中に外れることを防いでいる。研磨ハウジング711はウェハチャック713とリテーナリング712とを保持し、研磨圧力を加える機能を有している。

キャリア707には加圧と回転の機能が必要であるため、中心に回転軸を持ち、この軸に沿って荷重を加える方式が一般的である。中心軸荷重の場合には荷重のアクティブマトリクス基板面内分布が中心軸下でもっとも高く、周辺に行くにしたがって減少することは避けられない。そのために公知の補助負荷機構を研磨ハウジング内に組み込む構成にし、アクティブマトリクス基板を面内において均一に研磨するようにしても良い。

なお本実施例は実施例1または実施例2と組み合わせて実施することが可能である。

本発明の半導体装置の1つである液晶ディスプレイの作成方法の、実施例2とは異なる例について図9〜図12を用いて説明する。ここでは、画素部の画素TFTおよび保持容量と、画素部の周辺に設けられるソース信号線駆動回路及びゲート信号線駆動回路のTFTを同時に作製する方法について、工程に従って詳細に説明する。

図9(A)において、基板501にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板501のTFTを形成する位置に遮蔽膜502を形成する。

遮蔽膜502は、Wを0.1μm〜0.5μmの厚さ(本実施例では0.3μm)に形成した後、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。

なお本実施例では遮蔽膜502はWを用いて形成したが、本発明はこの構成に限定されない。Wのほかに、WSix、Cu、Al等の金属や、珪素、酸化珪素、酸化窒化珪素などに黒色の顔料を混入したものを用いることが可能である。また上述した材料の他にも、遮光性を有し、なおかつ後のプロセスにおける処理温度に耐えうるものであれば、いかなる材料も用いることができる。

次に遮蔽膜502を覆うように、基板501上に酸化珪素からなる絶縁膜を形成する。絶縁膜は、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜を用いることができる。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化珪素膜を250〜800nm(好ましくは300〜500nm)、同様にSiH4、N2Oから作製される酸化窒化水素化珪素膜を250〜800nm(好ましくは300〜500nm)の厚さに積層して形成しても良い。ここでは酸化珪素からなる絶縁膜を単層構造とし、0.5〜1.5μmの厚さに形成した。なお絶縁膜の材料は酸化珪素に限定されない。

次にCMP法で該絶縁膜を研磨することで平坦化絶縁膜503が形成される。CMP法は公知の方法で行うことが可能である。酸化膜の研磨では、一般的に100〜1000nmφの研磨剤を、pH調整剤等の試薬を含む水溶液に分散させた固液分散系のスラリーを用いられる。本実施例では、水酸化カリウムが添加された水溶液に、塩化珪素ガスを熱分解して得られるフュームドシリカ粒子を20wt%分散したシリカスラリー(pH=10〜11)を用いる。

平坦化絶縁膜502形成後、25〜80nm(好ましくは30〜60nm)の厚さで非晶質構造を有する非晶質半導体層を、プラズマCVD法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。その結果、平坦化絶縁膜503の表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。

そして、結晶化の工程を行い非晶質半導体層から結晶質半導体層504を作製する。その方法としてレーザーアニール法や熱アニール法(固相成長法)、またはラピットサーマルアニール法(RTA法)を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。RTA法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層504を形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、400〜500℃で1時間程度の熱処理を行い含有する水素量を5atom%以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。

また、プラズマCVD法で非晶質珪素膜の形成工程において、反応ガスにSiH4とアルゴン(Ar)を用い、成膜時の基板温度を400〜450℃として形成すると、非晶質珪素膜の含有水素濃度を5atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。

結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発振型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜500mJ/cm2(代表的には300〜400mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率(オーバーラップ率)を50〜98%として行う。このようにして図9(A)に示すように結晶質半導体層504を得ることができる。

そして、結晶質半導体層504上に第1のフォトマスク(PM1)を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図9(B)に示すように半導体層505〜508を形成する。結晶質珪素膜のドライエッチングにはCF4とO2の混合ガスを用いる。

このような半導体層に対し、TFTのしきい値電圧(Vth)を制御する目的でp型を付与する不純物元素を1×1016〜5×1017atoms/cm3程度の濃度で半導体層の全面に添加しても良い。半導体に対してp型を付与する不純物元素には、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)など周期律表第13族の元素が知られている。その方法として、イオン注入法やイオンドープ法(或いはイオンシャワードーピング法)を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン(B26)をソースガスとして用いホウ素(B)を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。

ゲート絶縁膜509はプラズマCVD法またはスパッタ法を用い、膜厚を40〜150nmとして珪素を含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化珪素膜から形成する。また、SiH4とN2OにO2を添加させて作製された酸化窒化珪素膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。また、SiH4とN2OとH2とから作製する酸化窒化珪素膜はゲート絶縁膜の界面欠陥密度を低減できるので好ましい。勿論、ゲート絶縁膜はこのような酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化珪素膜を用いる場合には、プラズマCVD法で、TEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製された酸化珪素膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。(図9(B))

そして、図9(C)に示すように、第1の形状のゲート絶縁膜509上にゲート電極を形成するための耐熱性導電層511を200〜400nm(好ましくは250〜350nm)の厚さで形成する。耐熱性導電層511は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはTa、Ti、Wから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やCVD法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては30ppm以下とすると良い。本実施例ではW膜を300nmの厚さで形成する。W膜はWをターゲットとしてスパッタ法で形成しても良いし、6フッ化タングステン(WF6)を用いて熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。

一方、耐熱性導電層511にTa膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ta膜はスパッタガスにArを用いる。また、スパッタ時のガス中に適量のXeやKrを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きであった。TaN膜はα相に近い結晶構造を持つので、Ta膜の下地にTaN膜を形成すればα相のTa膜が容易に得られる。また、図示しないが、耐熱性導電層511の下に2〜20nm程度の厚さでリン(P)をドープした珪素膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層511が微量に含有するアルカリ金属元素が第1の形状のゲート絶縁膜509に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層511は抵抗率を10〜50μΩcmの範囲ですることが好ましい。

次に、第2のフォトマスク(PM2)を用い、フォトリソグラフィーの技術を使用してレジストによるマスク512〜517を形成する。そして、第1のエッチング処理を行う。本実施例ではICPエッチング装置を用い、エッチング用ガスにCl2とCF4を用い、1Paの圧力で3.2W/cm2のRF(13.56MHz)電力を投入してプラズマを形成して行う。基板側(試料ステージ)にも224mW/cm2のRF(13.56MHz)電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でW膜のエッチング速度は約100nm/minである。第1のエッチング処理はこのエッチング速度を基にW膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を20%増加させた時間をエッチング時間とした。

第1のエッチング処理により第1のテーパー形状を有する導電層518〜523が形成される。導電層518〜523のテーパー部の角度は15〜30°となるように形成される。残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。W膜に対する酸化窒化珪素膜(第1の形状のゲート絶縁膜509)の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は20〜50nm程度エッチングされ第1のテーパー形状を有する導電層518〜523の端部近傍にテーパー形状が形成された第2の形状のゲート絶縁膜580が形成される。

そして、第1のドーピング処理を行い一導電型の不純物元素を半導体層に添加する。ここでは、n型を付与する不純物元素添加の工程を行う。第1の形状の導電層を形成したマスク512〜517をそのまま残し、第1のテーパー形状を有する導電層518〜523をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加する。n型を付与する不純物元素をゲート電極の端部におけるテーパー部と第2の形状のゲート絶縁膜580とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を80〜160keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いた。このようなイオンドープ法により第1の不純物領域524〜527には1×1020〜1×1021atomic/cm3の濃度範囲でn型を付与する不純物元素が添加され、テーパー部の下方に形成される第2の不純物領域(A)529〜532には同領域内で必ずしも均一ではないが1×1017〜1×1020atomic/cm3の濃度範囲でn型を付与する不純物元素が添加される。(図10(A))

この工程において、第2の不純物領域(A)529〜532において、少なくとも第1の形状の導電層518〜523と重なった部分に含まれるn型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第2の不純物領域(A)529〜532へ添加されるリン(P)の濃度は、第1の形状の導電層518〜523に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン(P)の濃度が変化するためである。

次に、図10(B)に示すように第2のエッチング処理を行う。エッチング処理も同様にICPエッチング装置により行い、エッチングガスにCF4とCl2の混合ガスを用い、RF電力3.2W/cm2(13.56MHz)、バイアス電力45mW/cm2(13.56MHz)、圧力1.0Paでエッチングを行う。この条件で形成される第2の形状を有する導電層540〜545が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第1のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は30〜60°となる。マスク512〜517はエッチングされて端部が削れ、マスク534〜539となる。また、第2の形状のゲート絶縁膜580の表面が40nm程度エッチングされ、新たに第3の形状のゲート絶縁膜570が形成される。

そして、第1のドーピング処理よりもドーズ量を下げ高加速電圧の条件でn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013/cm2のドーズ量で行い、第2の形状の導電層540〜545と重なる領域の不純物濃度を1×1016〜1×1018atoms/cm3となるようにする。このようにして、第2の不純物領域(B)546〜550を形成する。

そして、pチャネル型TFTを形成する半導体層505、507に一導電型とは逆の導電型の不純物領域556、557を形成する。この場合も第2の形状の導電層540、542をマスクとしてp型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する半導体層506、508は、第3のフォトマスク(PM3)を用いてレジストのマスク551〜553を形成し全面を被覆しておく。ここで形成される不純物領域556、557はジボラン(B26)を用いたイオンドープ法で形成する。不純物領域556、557のp型を付与する不純物元素の濃度は、2×1020〜2×1021atoms/cm3となるようにする。

しかしながら、この不純物領域556、557は詳細にはn型を付与する不純物元素を含有する3つの領域に分けて見ることができる。第3の不純物領域556a、557aは1×1020〜1×1021atoms/cm3の濃度でn型を付与する不純物元素を含み、第4の不純物領域(A)556b、557bは1×1017〜1×1020atoms/cm36の濃度でn型を付与する不純物元素を含み、第4の不純物領域(B)556c、557cは1×1016〜5×1018atoms/cm3の濃度でn型を付与する不純物元素を含んでいる。しかし、これらの不純物領域556b、556c、557b、557cのp型を付与する不純物元素の濃度を1×1019atoms/cm3以上となるようにし、第3の不純物領域556a、557aにおいては、p型を付与する不純物元素の濃度をn型を付与する不純物元素の濃度の1.5から3倍となるようにすることにより、第3の不純物領域でpチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第4の不純物領域(B)556c、557cは一部が第2のテーパー形状を有する導電層540または542と一部が重なって形成される。

その後、図11(A)に示すように、第2の形状を有する導電層540〜545およびゲート絶縁膜570上に第1の層間絶縁膜558を形成する。第1の層間絶縁膜558は酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第1の層間絶縁膜558は無機絶縁物材料から形成する。第1の層間絶縁膜558の膜厚は100〜200nmとする。第1の層間絶縁膜558として酸化珪素膜を用いる場合には、プラズマCVD法でTEOSとO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。また、第1の層間絶縁膜558として酸化窒化珪素膜を用いる場合には、プラズマCVD法でSiH4、N2O、NH3から作製される酸化窒化珪素膜、またはSiH4、N2Oから作製される酸化窒化珪素膜で形成すれば良い。この場合の作製条件は反応圧力20〜200Pa、基板温度300〜400℃とし、高周波(60MHz)電力密度0.1〜1.0W/cm2で形成することができる。また、第1の層間絶縁膜558としてSiH4、N2O、H2から作製される酸化窒化水素化珪素膜を適用しても良い。窒化珪素膜も同様にプラズマCVD法でSiH4、NH3から作製することが可能である。

そして、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では550℃で4時間の熱処理を行った。また、基板501に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。

活性化の工程に続いて、雰囲気ガスを変化させ、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層にある1016〜1018/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。いずれにしても、半導体層505〜508中の欠陥密度を1016/cm3以下とすることが望ましく、そのために水素を0.01〜0.1atomic%程度付与すれば良い。

そして、有機絶縁物材料からなる第2の層間絶縁膜559を1.0〜2.0μmの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで300℃で焼成して形成する。また、アクリルを用いる場合には、2液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで80℃で60秒の予備加熱を行い、さらにクリーンオーブンで250℃で60分焼成して形成することができる。

このように、第2の層間絶縁膜559を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第1の層間絶縁膜558として形成した酸化珪素膜、酸化窒化珪素膜、窒化珪素膜などと組み合わせて用いると良い。

その後、第4のフォトマスク(PM4)を用い、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにCF4、O2、Heの混合ガスを用い有機樹脂材料から成る第2の層間絶縁膜559をまずエッチングし、その後、続いてエッチングガスをCF4、O2として第1の層間絶縁膜558をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをCHF3に切り替えて第3の形状のゲート絶縁膜570をエッチングすることによりコンタクトホールを形成することができる。

そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第5のフォトマスク(PM5)によりレジストマスクパターンを形成し、エッチングによってソース配線560〜564とドレイン配線565〜568を形成する。画素電極569はドレイン配線と同時に形成される。画素電極571は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ti膜を50〜150nmの厚さで形成し、半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのTi膜上に重ねてアルミニウム(Al)を300〜400nmの厚さで形成し、さらにその上に透明導電膜を80〜120nmの厚さで形成した。透明導電膜には酸化インジウム酸化亜鉛合金(In23―ZnO)、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)などを好適に用いることができる。

こうして5枚のフォトマスクにより、同一の基板上に、駆動回路(ソース信号線駆動回路及びゲート信号線駆動回路)のTFTと、画素部の画素TFTとを有した基板を完成させることができる。駆動回路には第1のpチャネル型TFT600、第1のnチャネル型TFT601、第2のpチャネル型TFT602、第2のnチャネル型TFT603、画素部には画素TFT604、保持容量605が形成されている。

第1のpチャネル型TFT600には、第2のテーパー形状を有する導電層がゲート電極620としての機能を有し、半導体層505にチャネル形成領域606、ソース領域またはドレイン領域として機能する第3の不純物領域607a、ゲート電極620と重ならないLDD領域を形成する第4の不純物領域(A)607b、一部がゲート電極620と重なるLDD領域を形成する第4の不純物領域(B)607cを有する構造となっている。

第1のnチャネル型TFT601には、第2のテーパー形状を有する導電層がゲート電極621としての機能を有し、半導体層506にチャネル形成領域608、ソース領域またはドレイン領域として機能する第1の不純物領域609a、ゲート電極621と重ならないLDD領域を形成する第2の不純物領域(A)609b、一部がゲート電極621と重なるLDD領域を形成する第2の不純物領域(B)609cを有する構造となっている。チャネル長2〜7μmに対して、第2の不純物領域(B)609cがゲート電極621と重なる部分の長さは0.1〜0.3μmとする。このLovの長さはゲート電極621の厚さとテーパー部の角度から制御する。nチャネル型TFTにおいてこのようなLDD領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、TFTの劣化を防止することができる。

駆動回路の第2のpチャネル型TFT602は、第2のテーパー形状を有する導電層がゲート電極622としての機能を有し、半導体層507にチャネル形成領域610、ソース領域またはドレイン領域として機能する第3の不純物領域611a、ゲート電極622と重ならないLDD領域を形成する第4の不純物領域(A)611b、一部がゲート電極622と重なるLDD領域を形成する第4の不純物領域(B)611cを有する構造となっている。

駆動回路はシフトレジスタ、バッファ等のロジック回路やアナログスイッチで形成されるサンプリング回路などを有している。図11(B)ではこれらを形成するTFTを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。

画素TFT604には、第2のテーパー形状を有する導電層がゲート電極624としての機能を有し、半導体層508にチャネル形成領域614a、614b、ソース領域またはドレイン領域として機能する第1の不純物領域615a、617、ゲート電極624と重ならないLDD領域を形成する第2の不純物領域(A)615b、一部がゲート電極624と重なるLDD領域を形成する第2の不純物領域(B)615cを有する構造となっている。第2の不純物領域(B)615cがゲート電極624と重なる部分の長さは0.1〜0.3μmとする。また、第1の不純物領域617から延在し、第2の不純物領域(A)619b、第2の不純物領域(B)619c、導電型を決定する不純物元素が添加されていない領域618を有する半導体層と、第3の形状を有するゲート絶縁膜と同層で形成される絶縁層と、第2のテーパー形状を有する導電層から形成される上層容量配線625から保持容量605が形成されている。

また第2のテーパー形状を有する導電層537はソース信号線として機能し、ソース配線564により、画素TFT604のソース領域615cに接続されている。

なお画素TFT604のチャネル形成領域614a、614b全体は遮蔽膜502と重なっている。

画素TFT604のゲート電極624はゲート絶縁膜570を介してその下の半導体層508と交差し、さらに複数の半導体層に跨って延在してゲート信号線を兼ねている。保持容量605は、画素TFT604のドレイン領域617から延在する半導体層とゲート絶縁膜570を介して上層容量配線625が重なる領域で形成されている。この構成において、容量配線としての半導体層618には、価電子制御を目的とした不純物元素は添加されていない。

以上の様な構成は、画素TFTおよび駆動回路が要求する仕様に応じて各回路を構成するTFTの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりLDD領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるLDD領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてLDD領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。

TFTのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。

次に、図12(A)に示すように、図11(B)の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μmの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、JSR社製のNN700を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどを用いて、150〜200℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを1.2〜5μmとし、平均半径を5〜7μm、平均半径と底部の半径との比を1対1.5とする。このとき側面のテーパー角は±15°以下とする。

スペーサの配置は任意に決定すれば良いが、好ましくは、図12(A)で示すように、画素部においては画素電極569のコンタクト部631と重ねてその部分を覆うように柱状スペーサ656を形成すると良い。コンタクト部631は平坦性が損なわれこの部分では液晶の配向が乱れるので、このようにしてコンタクト部631にスペーサ用の樹脂を充填する形で柱状スペーサ656を形成することでディスクリネーションなどを防止することができる。また、駆動回路のTFT上にもスペーサ655a〜655dを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図12(A)で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。

その後、配向膜657を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ656の端部からラビング方向に対してラビングされない領域が2μm以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のTFT上に形成したスペーサ655a〜655dにより静電気からTFTを保護する効果を得ることができる。また図には示さないが、配向膜657を先に形成してから、スペーサ656、655a〜655dを形成した構成としても良い。

対向側の対向基板651には、透明導電膜653および配向膜654を形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤658で貼り合わせる。シール剤658にはフィラー(図示せず)が混入されていて、このフィラーとスペーサ656、655a〜655dによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料659を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、TN液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、V字型の電気光学応答特性を示すものもある。このようにして図12(B)に示すアクティブマトリクス型液晶ディスプレイが完成する。

本発明は本実施例において説明した作製方法に限定されない。本発明のアクティブマトリクス型液晶ディスプレイは公知の方法を用いて作成することが可能である。

なお本実施例は、実施例3と自由に組み合わせて実施することが可能である。

本実施例では、本発明の液晶ディスプレイの作製方法の一例について図16〜図18を用いて説明する。

まず、図16(A)において、本実施例ではコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板800を用いる。なお、基板800としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。

基板800のTFTを形成する表面に遮蔽膜801を形成する。遮蔽膜801は、Wを0.1μm〜0.5μmの厚さ(本実施例では0.2μm)に形成した後、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。

なお本実施例では遮蔽膜801はWを用いて形成したが、本発明はこの構成に限定されない。Wのほかに、WSix、Cu、Al等の金属や、珪素、酸化珪素、酸化窒化珪素などに黒色の顔料を混入したものを用いることが可能である。また上述した材料の他にも、遮光性を有し、なおかつ後のプロセスにおける処理温度に耐えうるものであれば、いかなる材料も用いることができる。

次に遮蔽膜801を覆うように、基板800上に酸化珪素からなる絶縁膜を形成する。絶縁膜は、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜を用いることができる。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化珪素膜を250〜800nm(好ましくは300〜500nm)、同様にSiH4、N2Oから作製される酸化窒化水素化珪素膜を250〜800nm(好ましくは300〜500nm)の厚さに積層して形成しても良い。ここでは酸化珪素からなる絶縁膜を単層構造とし、0.5〜1.5μmの厚さに形成した。なお絶縁膜の材料は酸化珪素に限定されない。

次にCMP法で該絶縁膜を研磨することで平坦化絶縁膜802が形成される。CMP法は公知の方法で行うことが可能である。酸化膜の研磨では、一般的に100〜1000nmφの研磨剤を、pH調整剤等の試薬を含む水溶液に分散させた固液分散系のスラリーが用いられる。本実施例では、水酸化カリウムが添加された水溶液に、塩化珪素ガスを熱分解して得られるフュームドシリカ粒子を20wt%分散したシリカスラリー(pH=10〜11)を用いる。

平坦化絶縁膜802形成後、平坦化絶縁膜802上に半導体層803〜806を形成する。半導体層803〜806は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層803〜806の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素またはシリコンゲルマニウム(SiXGe1-X(X=0.0001〜0.02))合金などで形成すると良い。本実施例では、プラズマCVD法を用い、55nmの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化(500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層803〜806を形成した。

また、半導体層803〜806を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。

また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数30〜300kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を50〜98%として行えばよい。

次いで、半導体層803〜806を覆うゲート絶縁膜807を形成する。ゲート絶縁膜807はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により110nmの厚さで酸化窒化珪素膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。

また、酸化珪素膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。

次いで、図16(A)に示すように、ゲート絶縁膜807上に膜厚20〜100nmの第1の導電膜808aと、膜厚100〜400nmの第2の導電膜808bとを積層して形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜808aと、膜厚370nmのW膜からなる第2の導電膜808bを積層形成した。TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、W膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができた。

なお、本実施例では、第1の導電膜808aをTaN、第2の導電膜808bをWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化チタン(TiN)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスク809を形成し、電極及び配線を形成するための第1のエッチング処理を行う(図16(B))。第1のエッチング処理では第1及び第2のエッチング条件で行う。本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業(株)製のICPを用いたドライエッチング装置(Model E645−□ICP)を用いた。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのWに対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/minであり、TaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、Wのテーパー角は、約26°となる。

この後、レジストからなるマスク809を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。

上記第1のエッチング処理では、レジストからなるマスク809の形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°とすればよい。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層810〜813(第1の導電層810a〜813aと第2の導電層810b〜813b)を形成する。814はゲート絶縁膜であり、第1の形状の導電層810〜813で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。

次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行う(図16(C))。ここでは、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第2のエッチング処理でのWに対するエッチング速度は124.62nm/min、TaNに対するエッチング速度は20.67nm/minであり、TaNに対するWの選択比は6.05である。従って、W膜が選択的にエッチングされる。この第2のエッチングによりWのテーパー角は70°となった。この第2のエッチング処理により第2の導電層816b〜819bを形成する。一方、第1の導電層810a〜813aは、ほとんどエッチングされず、第1の導電層816a〜819aが形成される。820はゲート絶縁膜であり、第1の形状の導電層816〜819で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。

第1の導電層816aと第2の導電層816bとで形成された電極は、後の工程で形成される駆動回路のnチャネル型TFTのゲート電極となり、第1の導電層817aと第2の導電層817bとで形成された電極は、後の工程で形成される駆動回路のpチャネル型TFTのゲート電極となる。同様に、第1の導電層818aと第2の導電層818bとで形成された電極は、後の工程で形成される画素部のnチャネル型TFTのゲート電極となり、第1の導電層819aと第2の導電層819bとで形成された電極は、後の工程で形成される画素部の保持容量の一方の電極(容量配線)となる。

次いで、第1のドーピング処理を行って図17(A)の状態を得る。ドーピングは第2の導電層816b〜819bを不純物元素に対するマスクとして用い、第1の導電層816a〜819aのテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてP(リン)を用い、ドーズ量3.5×1012、加速電圧90keVにてプラズマドーピングを行った。こうして第1の導電層と重ならない低濃度不純物領域822a〜825aと、第1の導電層と重なる低濃度不純物領域822b〜825bを自己整合的に形成する。低濃度不純物領域822b〜825bへ添加されたリン(P)の濃度は、1×1017〜1×1018atoms/cm3であり、且つ、第1の導電層816a〜819aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層816a〜819aのテーパー部と重なる半導体層において、第1の導電層816a〜819aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

そして、レジストからなるマスク826を形成し、第2のドーピング処理を行い、半導体層にn型を付与する不純物元素を添加する(図17(B))。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1015atoms/cm2とし、加速電圧を60〜100keVとして行う。本実施例ではドーズ量を1.5×1015atoms/cm2とし、加速電圧を80keVとして行った。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いた。この場合、導電層816〜819がn型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域827a〜830a、第1の導電層と重ならない低濃度不純物領域827b〜830b、第1の導電層と重なる低濃度不純物領域827c〜830cが形成される。高濃度不純物領域827a〜830aには1×1020〜1×1021atoms/cm3の濃度範囲でn型を付与する不純物元素を添加する。

なおpチャネル型のTFTが形成される半導体膜には、図17(B)に示した第2のドーピング処理によりn型の不純物をドーピングする必要はないため、マスク826を半導体層804、806全体を覆うように形成し、n型の不純物がドーピングされないようにしても良い。逆にマスク826を半導体層804、806上に設けず、第3のドーピング処理において半導体層の極性をp型に反転させても良い。

次いで、レジストからなるマスク826を除去した後、新たにレジストからなるマスク831を形成して第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型(n型)とは逆の導電型(p型)を付与する不純物元素が添加された不純物領域832〜833を形成する(図17(C))。第1の導電層817、819を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域832、833はジボラン(B26)を用いたイオンドープ法で形成する。なお、この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク831で覆われている。第1のドーピング処理及び第2のドーピング処理によって、不純物領域832b、832cにはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度が2×1020〜2×1021atoms/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。

以上までの工程でそれぞれの半導体層に不純物領域が形成される。

次いで、レジストからなるマスク831を除去して第1の層間絶縁膜835を形成する。この第1の層間絶縁膜835としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。
本実施例では、プラズマCVD法により膜厚150nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜835は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。

次いで、図18(A)に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。

なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域(827a、829a、832a、833a)にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。

また、第1の層間絶縁膜835を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。

さらに、3〜100%の水素を含む雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約3%の含む窒素雰囲気中で410℃、1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。

また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。

次いで、第1の層間絶縁膜835上に有機絶縁物材料から成る第2の層間絶縁膜836を形成する。本実施例では膜厚1.6μmのアクリル樹脂膜を形成した。次いで、各不純物領域827a、829a、832a、833aに達するコンタクトホールを形成するためのパターニングを行う。

そして、駆動回路905において、不純物領域827aまたは不純物領域832aとそれぞれ電気的に接続する電極840〜843を形成する。なお、これらの電極は、膜厚50nmのTi膜と、膜厚500nmの合金膜(AlとTiとの合金膜)との積層膜をパターニングして形成する。

また、画素部906においては、不純物領域829aと接する接続配線845、またはソース信号線844を形成し、不純物領域833aと接する接続配線846を形成する。

次いで、その上に透明導電膜を80〜120nmの厚さで形成し、パターニングすることによって画素電極847を形成する。(図18(B))透明導電膜には酸化インジウム酸化亜鉛合金(In23―ZnO)、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)
を添加した酸化亜鉛(ZnO:Ga)などを好適に用いることができる。

また、画素電極847は、接続配線845と接して重ねて形成することによって画素TFTのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層(不純物領域833a)と電気的な接続が形成される。

なお、ここでは、画素電極845として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の液晶ディスプレイを作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、AlまたはAgを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。

以上の様にして、nチャネル型TFT901及びpチャネル型TFT902を有する駆動回路905と、画素TFT903及び保持容量904とを有する画素部906を同一基板上に形成することができる。

駆動回路905のnチャネル型TFT901はチャネル形成領域850、ゲート電極の一部を構成する第1の導電層816aと重なる低濃度不純物領域827c(GOLD領域)、ゲート電極の外側に形成される低濃度不純物領域827b(LDD領域)とソース領域またはドレイン領域として機能する高濃度不純物領域827aを有している。pチャネル型TFT902にはチャネル形成領域851、ゲート電極の一部を構成する第1の導電層817aと重なる不純物領域832c、ゲート電極の外側に形成される不純物領域832b、ソース領域またはドレイン領域として機能する不純物領域832aを有している。

画素部906の画素TFT903にはチャネル形成領域852、ゲート電極を形成する第1の導電層818aと重なる低濃度不純物領域829c(GOLD領域)、ゲート電極の外側に形成される低濃度不純物領域829b(LDD領域)とソース領域またはドレイン領域として機能する高濃度不純物領域829aを有している。また、保持容量904の一方の電極である容量配線の一部である半導体層833a〜833cには、それぞれp型を付与する不純物元素が添加されている。保持容量904は、ゲート絶縁膜820を誘電体として、電極819と、半導体層833a〜833c、853とで形成している。

遮蔽膜801は画素TFT903のチャネル形成領域852全体と重なっている。

次に、配向膜855を形成しラビング処理を行う。なお、本実施例では配向膜855を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。

次いで、対向基板856を用意する。この対向基板には、着色層858が各画素に対応して配置されたカラーフィルタが設けられている。次にこのカラーフィルタを覆う平坦化膜859を設けた。次いで、平坦化膜859上に透明導電膜からなる対向電極857を画素部906に形成し、対向基板の全面に配向膜860を形成し、ラビング処理を施した。

そして、画素部906と駆動回路905が形成されたアクティブマトリクス基板と対向基板とをシール材861で貼り合わせる。シール材861にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料862を注入し、封止剤(図示せず)によって完全に封止する。液晶材料862には公知の液晶材料を用いれば良い。このようにして図19に示すアクティブマトリクス型液晶ディスプレイが完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてFPCを貼りつけた。

本実施例は実施例3と組み合わせて実施することが可能である。

本実施例では、本発明の構成を有する液晶ディスプレイの断面図の一例を示す。

図20に本発明の構成を有する液晶ディスプレイの断面図を示す。アクティブマトリクス基板6001上に酸化珪素と黒色顔料とを有する遮蔽膜148が形成されている。そしてアクティブマトリクス基板6001上に遮蔽膜148を覆って平坦化絶縁膜6002が形成されている。

平坦化絶縁膜6002上において、駆動回路6201ではpチャネル型TFT6101、第1のnチャネル型TFT6102、第2のnチャネル型TFT6103、画素部では画素TFT6104、保持容量6105が形成されている。

駆動回路のpチャネル型TFT6101には、半導体層6004にチャネル形成領域126、ソース領域127a、127b、ドレイン領域128a,128bを有している。第1のnチャネル型TFT6102には、半導体層6005にチャネル形成領域129、ゲート電極6071と重なるLDD領域130(このようなLDD領域をLovと記す)、ソース領域131、ドレイン領域132を有している。このLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.5μmとした。第2のnチャネル型TFT6103には、半導体層6006にチャネル形成領域133、LDD領域134、135、ソース領域136、ドレイン領域137を有している。このLDD領域はLov領域とゲート電極6072と重ならないLDD領域(このようなLDD領域をLoffと記す)とが形成され、このLoff領域のチャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。画素TFT6104には、半導体層6007にチャネル形成領域138、139、Loff領域140〜143、ソースまたはドレイン領域144〜146を有している。Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜2.5μmである。また、画素TFT6104のチャネル形成領域138、139と画素TFTのLDD領域であるLoff領域140〜143との間には、オフセット領域(図示せず)が形成されている。さらに、上層容量配線6074と、ゲート絶縁膜6020から成る絶縁膜と、画素TFT6104のドレイン領域146に接続し、n型を付与する不純物元素が添加された半導体層147(容量配線)とから保持容量6105が形成されている。図20では画素TFT6104をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。

遮蔽膜148は画素TFT6104のチャネル形成領域138、139全体と重なっている。

以上の構成によって、画素TFTおよびドライバが要求する仕様に応じて各回路を構成するTFTの構造を最適化し、液晶ディスプレイの動作性能と信頼性を向上させることを可能とすることができる。

6060は画素電極であり、画素TFT6104のドレイン領域146と電気的に接続されている。6061は配向膜である。また6062は対向基板、6063は対向電極、6064は配向膜、6065は液晶である。なお図20に示す液晶ディスプレイは反射型液晶ディスプレイである。

なお本実施例では、反射型液晶ディスプレイがTN(ツイスト)モードによって表示を行うようにした。そのため、偏光板(図示せず)が反射型液晶ディスプレイの上部に配置されている。

本実施例は、実施例3と組み合わせて実施することが可能である。

本発明を実施して形成された液晶ディスプレイは様々な電子機器の表示部に用いることができる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図13、図14及び図15に示す。

図13(A)はパーソナルコンピュータであり、本体7001、映像入力部7002、表示部7003、キーボード7004で構成される。本発明を映像入力部7002、表示部7003に適用することができる。

図13(B)はビデオカメラであり、本体7101、表示部7102、音声入力部7103、操作スイッチ7104、バッテリー7105、受像部7106で構成される。本発明は表示部7102に適用することができる。

図13(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体7201、カメラ部7202、受像部7203、操作スイッチ7204、表示部7205で構成される。本発明は表示部7205に適用できる。

図13(D)はゴーグル型ディスプレイであり、本体7301、表示部7302、アーム部7303で構成される。本発明は表示部7302に適用することができる。

図13(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体7401、表示部7402、スピーカ部7403、記録媒体7404、操作スイッチ7405で構成される。なお、この装置は記録媒体としてDVD(Digital Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部7402に適用することができる。

図13(F)はデジタルカメラであり、本体7501、表示部(A)7502、接眼部7503、操作スイッチ7504、表示部(B)7505、バッテリー7506を含む。本発明の電子機器は、表示部(A)7502、表示部(B)7505にて用いることが出来る。また、表示部(B)7505を、主に操作用パネルとして用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えることが出来る。

図14(A)はフロント型プロジェクターであり、光源光学系及び表示部7601、スクリーン7602で構成される。本発明は表示部7601に適用することができる。

図14(B)はリア型プロジェクターであり、本体7701、光源光学系及び表示部7702、ミラー7703、ミラー7704、スクリーン7705で構成される。本発明は表示部7702に適用することができる。

なお、図14(C)は、図14(A)及び図14(B)中における光源光学系及び表示部7601、7702の構造の一例を示した図である。光源光学系及び表示部7601、7702は、光源光学系7801、ミラー7802、7804〜7806、ダイクロイックミラー7803、光学系7807、表示部7808、位相差板7809、投射光学系7810で構成される。投射光学系7810は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示部7808を三つ使用しているため三板式と呼ばれている。また、図14(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等を設けてもよい。

また、図14(D)は、図14(C)中における光源光学系7801の構造の一例を示した図である。本実施例では、光源光学系7801は、リフレクター7811、光源7812、レンズアレイ7813、7814、偏光変換素子7815、集光レンズ7816で構成される。なお、図14(D)に示した光源光学系は一例であって、この構成に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等を設けてもよい。

図14(C)は三板式の例を示したが、図15(A)は単板式の一例を示した図である。図15(A)に示した光源光学系及び表示部は、光源光学系7901、表示部7902、投射光学系7903、位相差板7904で構成される。投射光学系7903は、投射レンズを備えた複数の光学レンズで構成される。図15(A)に示した光源光学系及び表示部は図14(A)及び図14(B)中における光源光学系及び表示部7601、7702に適用できる。また、光源光学系7901は図14(D)に示した光源光学系を用いればよい。なお、表示部7902にはカラーフィルター(図示しない)が設けられており、表示映像をカラー化している。

また、図15(B)に示した光源光学系及び表示部は、図15(A)の応用例であり、カラーフィルターを設ける代わりに、RGBの回転カラーフィルター円板7905を用いて表示映像をカラー化している。図15(B)に示した光源光学系及び表示部は図14(A)及び図14(B)中における光源光学系及び表示部7601、7702に適用できる。

また、図15(C)に示した光源光学系及び表示部は、カラーフィルターレス単板式と呼ばれている。この方式は、表示部7916にマイクロレンズアレイ7915を設け、ダイクロイックミラー(緑)7912、ダイクロイックミラー(赤)7913、ダイクロイックミラー(青)7914を用いて表示映像をカラー化している。投射光学系7917は、投射レンズを備えた複数の光学レンズで構成される。図15(C)に示した光源光学系及び表示部は図14(A)及び図14(B)中における光源光学系及び表示部7601、7702に適用できる。また、光源光学系7911としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜6のどのような組み合わせからなる構成を用いても実現することができる。

本発明のアクティブマトリクス基板の断面図。 本発明の画素上面図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 CMP装置の図。 キャリアの拡大図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイを用いた電子機器の図。 本発明の液晶ディスプレイを用いたプロジェクターの図。 本発明の液晶ディスプレイを用いたプロジェクターの図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの作製方法を示す図。 本発明の液晶ディスプレイの断面図。

Claims (5)

  1. 絶縁表面上に、遮蔽膜、下層容量配線及びゲート信号線を形成し、
    前記遮蔽膜、前記下層容量配線及び前記ゲート信号線を覆うように、絶縁膜を形成し、
    前記絶縁膜をCMP法により研磨して平坦化絶縁膜を形成し、
    前記平坦化絶縁膜上に、前記遮蔽膜と重なる第1の半導体層と、前記下層容量配線と重なる第2の半導体層を形成し、
    前記第1及び前記第2の半導体層上に、ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、第1の導電膜と、前記第1の導電膜よりも膜厚の厚い第2の導電膜を積層形成し、
    前記第2の導電膜上に、前記第1の半導体層と重なる第1のレジストマスクと、前記第2の半導体層と重なる第2のレジストマスクを形成し、
    前記第1及び前記第2のレジストマスクをマスクとして、前記第1及び前記第2の導電膜をエッチングして、端部にテーパー部を有する第1の形状のゲート電極及び上層容量配線を形成し、
    前記第1のレジストマスクと前記ゲート電極をマスクとして、前記第1の半導体層にn型不純物元素を添加して、前記第1の半導体層にソース領域及びドレイン領域を形成し、
    前記第1及び前記第2のレジストマスクをマスクとして、前記ゲート電極及び前記上層容量配線をエッチングして、前記第1の形状の端部を削ることにより、前記ゲート電極及び前記上層容量配線を、前記第1の導電膜のみからなる部分と前記第1の導電膜と前記第2の導電膜の積層からなる部分を有し、かつ、前記第1の導電膜の端部のテーパー部と前記第2の導電膜の端部のテーパー部とでテーパーの角度の異なる第2の形状に加工するとともに、前記ゲート電極及び前記上層容量配線に接しない前記ゲート絶縁膜の表面をエッチングし、
    前記第1のレジストマスクと前記ゲート電極をマスクとして、前記第1の半導体層にn型の不純物元素を添加して、前記第1の半導体層に、前記ゲート電極と重ならない第1のLDD領域と、前記ゲート電極の前記第1の導電膜のみからなる部分に重なる第2のLDD領域を形成し、
    前記ゲート電極及び前記上層容量配線上に、無機絶縁物材料を用いて第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に、有機絶縁物材料を用いて第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜上に、コンタクト部を介して前記第1の半導体層に接続され、且つ前記ゲート信号線の端部に重なる画素電極を形成することを特徴とする半導体装置の作製方法。
  2. 請求項において、
    前記遮蔽膜、前記下層容量配線及び前記ゲート信号線はそれぞれ、タングステン、銅、またはアルミニウムを用いて形成することを特徴とする半導体装置の作製方法。
  3. 請求項または請求項において、
    前記ゲート絶縁膜は、酸化窒化珪素膜または酸化珪素膜を用いて形成することを特徴とする半導体装置の作製方法。
  4. 請求項乃至請求項のいずれか一項において、
    前記第1及び前記第2の導電膜はそれぞれ、タンタル、タングステン、チタン、モリブデン、アルミニウム、及び銅から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いて形成することを特徴とする半導体装置の作製方法。
  5. 請求項乃至請求項のいずれか一項において、
    前記第1の導電膜は窒化タンタルを用いて形成し、
    前記第2の導電膜は銅又は銅を主成分とする合金を用いて形成することを特徴とする半導体装置の作製方法。
JP2006151187A 2000-06-28 2006-05-31 半導体装置の作製方法 Expired - Fee Related JP4684170B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000194222 2000-06-28
JP2006151187A JP4684170B2 (ja) 2000-06-28 2006-05-31 半導体装置の作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006151187A JP4684170B2 (ja) 2000-06-28 2006-05-31 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2001192141 Division

Publications (2)

Publication Number Publication Date
JP2006309253A JP2006309253A (ja) 2006-11-09
JP4684170B2 true JP4684170B2 (ja) 2011-05-18

Family

ID=37476113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006151187A Expired - Fee Related JP4684170B2 (ja) 2000-06-28 2006-05-31 半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4684170B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027252A (ja) * 2012-06-19 2014-02-06 Dainippon Screen Mfg Co Ltd 熱処理装置および熱処理方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05100250A (ja) * 1991-10-08 1993-04-23 Sony Corp 液晶表示装置
JPH09236825A (ja) * 1996-02-29 1997-09-09 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
JPH1031235A (ja) * 1996-07-15 1998-02-03 Semiconductor Energy Lab Co Ltd 液晶表示装置
JPH1187726A (ja) * 1997-09-11 1999-03-30 Seiko Epson Corp 液晶表示パネルの製造方法
JP2000010120A (ja) * 1998-06-23 2000-01-14 Seiko Epson Corp 液晶装置及び電子機器
JP2000047263A (ja) * 1998-07-31 2000-02-18 Fujitsu Ltd エッチング方法、薄膜トランジスタマトリックス基板、およびその製造方法
JP2000066233A (ja) * 1998-08-17 2000-03-03 Hitachi Ltd 液晶表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05100250A (ja) * 1991-10-08 1993-04-23 Sony Corp 液晶表示装置
JPH09236825A (ja) * 1996-02-29 1997-09-09 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
JPH1031235A (ja) * 1996-07-15 1998-02-03 Semiconductor Energy Lab Co Ltd 液晶表示装置
JPH1187726A (ja) * 1997-09-11 1999-03-30 Seiko Epson Corp 液晶表示パネルの製造方法
JP2000010120A (ja) * 1998-06-23 2000-01-14 Seiko Epson Corp 液晶装置及び電子機器
JP2000047263A (ja) * 1998-07-31 2000-02-18 Fujitsu Ltd エッチング方法、薄膜トランジスタマトリックス基板、およびその製造方法
JP2000066233A (ja) * 1998-08-17 2000-03-03 Hitachi Ltd 液晶表示装置

Also Published As

Publication number Publication date
JP2006309253A (ja) 2006-11-09

Similar Documents

Publication Publication Date Title
US6933184B2 (en) Method of manufacturing semiconductor device
JP5478566B2 (ja) 半導体装置及びその作製方法
JP5352554B2 (ja) 半導体装置及び電子機器
CN1213464C (zh) 半导体器件的制造方法
KR100814036B1 (ko) 표시장치
JP5674883B2 (ja) 表示装置
CN1197141C (zh) 半导体显示器件及其制作方法
JP4416901B2 (ja) レベルシフタ
US6639246B2 (en) Semiconductor device
JP5712273B2 (ja) 半導体装置、電子機器、及び携帯型情報端末
US7666718B2 (en) Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method
US7248320B2 (en) Liquid crystal display device
US20090322698A1 (en) Semiconductor device and method of fabricating the same
JP4798824B2 (ja) 半導体装置およびその作製方法
JP4663799B2 (ja) アクティブマトリクス型表示装置
CN1554974B (zh) 半导体装置及其制造方法
US7224028B2 (en) Semiconductor device that includes a gate insulating layer with three different thicknesses
US7569854B2 (en) Semiconductor device and fabrication method thereof
JP5600762B2 (ja) 半導体装置
US6624013B2 (en) Method for manufacturing a semiconductor device
US6998641B2 (en) Semiconductor device having an efficient gettering region
US6664145B1 (en) Semiconductor device and manufacturing method thereof
KR100965131B1 (ko) 반도체장치
CN100355013C (zh) 半导体器件及其制造方法
US7511303B2 (en) Semiconductor device and method of manufacturing same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100805

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110208

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees