JP2000066233A - 液晶表示装置 - Google Patents
液晶表示装置Info
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Abstract
(57)【要約】
【課題】しきい値特性の急峻な有機半導体を用いたＦＥ
Ｔ及び、そのＦＥＴを用いた低コストで低消費電力，高
画質の液晶表示装置を提供する。 【解決手段】基板１上に、ゲート電極２，半導体層３，
ドレイン電極４，ソース電極５を有するＦＥＴを用いた
液晶表示装置において、半導体層３にテトラチオテトラ
セン，テトラセレノテトラセン，テトラテルルテトラセ
ンあるいはそれらの化合物の誘導体を用いる。
Ｔ及び、そのＦＥＴを用いた低コストで低消費電力，高
画質の液晶表示装置を提供する。 【解決手段】基板１上に、ゲート電極２，半導体層３，
ドレイン電極４，ソース電極５を有するＦＥＴを用いた
液晶表示装置において、半導体層３にテトラチオテトラ
セン，テトラセレノテトラセン，テトラテルルテトラセ
ンあるいはそれらの化合物の誘導体を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体層に有機化
合物を用いた液晶表示装置に関する。
合物を用いた液晶表示装置に関する。
【０００２】
【従来の技術】従来の電界効果型トランジスタは、半導
体層としてシリコンや、ＧａＡｓ単結晶を用いたものが
知られており、実用に供されている。しかし、これらは
高価であるため、より安価な有機半導体、すなわち有機
物質であり、かつ電気的に半導体的特性を有するもの、
具体的にはポリアセチレンを使用した電界効果型トラン
ジスタ（ＦＥＴ）素子が報告されている（エビサワ他、
ジャーナル オブ アプライド フィジックス，第５４
巻，Ｎo.６，３２５５−３２６９頁，F. Ebisawaet a
l.：Journal of Applied Physics, Ｖol.５４，Ｎo.
６，pp．３２５５−３２６９）。
体層としてシリコンや、ＧａＡｓ単結晶を用いたものが
知られており、実用に供されている。しかし、これらは
高価であるため、より安価な有機半導体、すなわち有機
物質であり、かつ電気的に半導体的特性を有するもの、
具体的にはポリアセチレンを使用した電界効果型トラン
ジスタ（ＦＥＴ）素子が報告されている（エビサワ他、
ジャーナル オブ アプライド フィジックス，第５４
巻，Ｎo.６，３２５５−３２６９頁，F. Ebisawaet a
l.：Journal of Applied Physics, Ｖol.５４，Ｎo.
６，pp．３２５５−３２６９）。
【０００３】また、半導体膜にチオフェンオリゴマを用
いたＦＥＴ(特開平8−228035号）や、ペンタセンを用い
たＦＥＴ（Y-Y. Lin, D. J. Gundlach, S. F. Neison,
andT. N. Jackson, IEEE Transactions on Electron De
vice, Ｖol.４４，Ｎo.８pp．１３２５−１３３１（１
９８７））が報告されている。
いたＦＥＴ(特開平8−228035号）や、ペンタセンを用い
たＦＥＴ（Y-Y. Lin, D. J. Gundlach, S. F. Neison,
andT. N. Jackson, IEEE Transactions on Electron De
vice, Ｖol.４４，Ｎo.８pp．１３２５−１３３１（１
９８７））が報告されている。
【０００４】特に、半導体層にペンタセンを用いたＦＥ
Ｔでは電界効果移動度が１.５cm2／Ｖｓと、半導体層に
非晶質Ｓｉを用いたＦＥＴと比較しても高い値を示して
いる。
Ｔでは電界効果移動度が１.５cm2／Ｖｓと、半導体層に
非晶質Ｓｉを用いたＦＥＴと比較しても高い値を示して
いる。
【０００５】
【発明が解決しようとする課題】しかし、これらの半導
体層に有機物質を用いたＦＥＴでは、しきい値付近のス
イッチング特性の急峻性を示すＳ値(Subthreshhold Swi
ng）が大きいという欠点がある。１.５cm2／Ｖｓと高い
移動度を示すペンタセンを用いたＴＦＴのＳ値は１.５
７Ｖ／decであり、非晶質Ｓｉを用いたＦＥＴの標準的
な値（０.５−１.０Ｖ／dec）と比較しても大きくなっ
ている。
体層に有機物質を用いたＦＥＴでは、しきい値付近のス
イッチング特性の急峻性を示すＳ値(Subthreshhold Swi
ng）が大きいという欠点がある。１.５cm2／Ｖｓと高い
移動度を示すペンタセンを用いたＴＦＴのＳ値は１.５
７Ｖ／decであり、非晶質Ｓｉを用いたＦＥＴの標準的
な値（０.５−１.０Ｖ／dec）と比較しても大きくなっ
ている。
【０００６】このため、これらの有機ＦＥＴで十分なオ
ンオフ比を得ようとすると、ゲート電圧を大きく変化さ
せる必要が生じる。このため、ＦＥＴを駆動するため高
耐圧のドライバーが必要となり、例えば液晶ディスプレ
イに応用する際、コストが高くなる。また、ゲート電圧
の振幅を大きくとる必要があり、消費電力も大きくな
る。
ンオフ比を得ようとすると、ゲート電圧を大きく変化さ
せる必要が生じる。このため、ＦＥＴを駆動するため高
耐圧のドライバーが必要となり、例えば液晶ディスプレ
イに応用する際、コストが高くなる。また、ゲート電圧
の振幅を大きくとる必要があり、消費電力も大きくな
る。
【０００７】そこで本発明の目的は、Ｓ値が小さく移動
度の大きい半導体層に有機物質を用いたＦＥＴを提供す
ることにある。そして、本発明の他の目的は、有機ＦＥ
Ｔを用いた液晶表示装置を提供することにある。
度の大きい半導体層に有機物質を用いたＦＥＴを提供す
ることにある。そして、本発明の他の目的は、有機ＦＥ
Ｔを用いた液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
半導体層にテトラチオテトラセン（化２），
半導体層にテトラチオテトラセン（化２），
【０００９】
【化２】
【００１０】テトラセレノテトラセン（化３），
【００１１】
【化３】
【００１２】テトラテルルテトラセン（化４）
【００１３】
【化４】
【００１４】またはそれらの誘導体を適用した。これら
の化合物はペンタセンと同様に分子中に多数のベンゼン
環を有する。このため、ペンタセンと同様に縮合π共役
系となっている。このため、これらの化合物を半導体層
に用いることにより高い移動度を得ることができる。
の化合物はペンタセンと同様に分子中に多数のベンゼン
環を有する。このため、ペンタセンと同様に縮合π共役
系となっている。このため、これらの化合物を半導体層
に用いることにより高い移動度を得ることができる。
【００１５】また、これらの化合物は、ペンタセンと異
なり、Ｓ，ＳｅやＴｅを含有している。このためこれら
の化合物ではＨＯＭＯ（最高被占分子軌道）とＬＵＭＯ
（最低空分子軌道）の差が小さくなる。したがってＦＥ
Ｔの半導体層にこれらの有機化合物を用いると、ゲート
電圧印加によってキャリアを効率良く発生させることが
できる。このため、低いＳ値を示すＦＥＴを作製するこ
とが可能になる。
なり、Ｓ，ＳｅやＴｅを含有している。このためこれら
の化合物ではＨＯＭＯ（最高被占分子軌道）とＬＵＭＯ
（最低空分子軌道）の差が小さくなる。したがってＦＥ
Ｔの半導体層にこれらの有機化合物を用いると、ゲート
電圧印加によってキャリアを効率良く発生させることが
できる。このため、低いＳ値を示すＦＥＴを作製するこ
とが可能になる。
【００１６】このＦＥＴでは、ゲート電圧の振幅範囲を
小さくしても十分なオン／オフ比を得ることができる。
したがって、このＦＥＴを駆動するのに高耐圧のドライ
バーを適用する必要がなくなるため、このＦＥＴを用い
た液晶表示装置のコストを低減することが可能になる。
また、ゲート電圧の振幅範囲を小さくすることで、消費
電力の低減という効果が生まれる。このＦＥＴを液晶デ
ィスプレイに適用することにより、とびこみ電圧の防止
が実現でき、画質を向上させることができる消費電力を
低減することができ、バッテリなどで駆動する際、長時
間使用することが可能になる。
小さくしても十分なオン／オフ比を得ることができる。
したがって、このＦＥＴを駆動するのに高耐圧のドライ
バーを適用する必要がなくなるため、このＦＥＴを用い
た液晶表示装置のコストを低減することが可能になる。
また、ゲート電圧の振幅範囲を小さくすることで、消費
電力の低減という効果が生まれる。このＦＥＴを液晶デ
ィスプレイに適用することにより、とびこみ電圧の防止
が実現でき、画質を向上させることができる消費電力を
低減することができ、バッテリなどで駆動する際、長時
間使用することが可能になる。
【００１７】又、このＦＥＴは無機半導体とは異なり、
高温のプロセスを省略できるため、プラスチック基板上
に形成することも可能であり、軽量のＬＣＤやメモリカ
ードＥＬ素子等の他の半導体素子に形成できる。
高温のプロセスを省略できるため、プラスチック基板上
に形成することも可能であり、軽量のＬＣＤやメモリカ
ードＥＬ素子等の他の半導体素子に形成できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、後述する実施例の図面（図１〜図５）を参照して説
明する。本発明の実施の形態は、以下の構成によって実
現される。絶縁性基板１上にゲート電極２を形成する。
ゲート電極としてはＣｒ，Ａｌ，Ｔａ，Ｍｏ，Ｎｂ，Ｃ
ｕ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｉｎ，Ｎｉ，Ｎｄやそれ
らの金属を用いた合金，ポリシリコン，非晶質シリコ
ン，錫酸化物，酸化インジウム，インジウム・錫酸化物
（ＩＴＯ；Indium Tin Oxide）などが挙げられる。ま
た、酸化膜や窒化膜等で２層以上の膜を積層してもよ
い。蒸着やスパッタリング法などで成膜したあとホトリ
ソグラフィー工程，エッチング工程でゲート電極形状に
加工する。
て、後述する実施例の図面（図１〜図５）を参照して説
明する。本発明の実施の形態は、以下の構成によって実
現される。絶縁性基板１上にゲート電極２を形成する。
ゲート電極としてはＣｒ，Ａｌ，Ｔａ，Ｍｏ，Ｎｂ，Ｃ
ｕ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｉｎ，Ｎｉ，Ｎｄやそれ
らの金属を用いた合金，ポリシリコン，非晶質シリコ
ン，錫酸化物，酸化インジウム，インジウム・錫酸化物
（ＩＴＯ；Indium Tin Oxide）などが挙げられる。ま
た、酸化膜や窒化膜等で２層以上の膜を積層してもよ
い。蒸着やスパッタリング法などで成膜したあとホトリ
ソグラフィー工程，エッチング工程でゲート電極形状に
加工する。
【００１９】ついで、ゲート絶縁層３を形成する。ゲー
ト絶縁層３としてはＳｉＯ2,ＳｉＮ、Ａｌ2Ｏ3などの無
機材料やポリクロロピレン，ポリエチレンテレフタレー
ト，ポリオキシメチレン，ポリビニルクロライド，ポリ
フッ化ビニリデン，シアノエチルプルラン，ポリメチル
メタクリレート，ポリサルフォン，ポリカーボネート，
ポリイミドなどの有機材料がが挙げられる。また、２層
以上の膜を積層してもよい。
ト絶縁層３としてはＳｉＯ2,ＳｉＮ、Ａｌ2Ｏ3などの無
機材料やポリクロロピレン，ポリエチレンテレフタレー
ト，ポリオキシメチレン，ポリビニルクロライド，ポリ
フッ化ビニリデン，シアノエチルプルラン，ポリメチル
メタクリレート，ポリサルフォン，ポリカーボネート，
ポリイミドなどの有機材料がが挙げられる。また、２層
以上の膜を積層してもよい。
【００２０】この上にドレイン電極４，ソース電極５を
形成加工する。ドレイン電極，ソース電極の材料として
はＣｒ，Ａｌ，Ｔａ，Ｍｏ，Ｎｂ，Ｃｕ，Ａｇ，Ａｕ，
Ｐｔ，Ｐｄ，Ｉｎ，Ｎｉ，Ｎｄやそれらの金属を用いた
合金，ポリシリコン，非晶質シリコン，錫酸化物，酸化
インジウム，インジウム・錫酸化物（ＩＴＯ；IndiumTi
n Oxide)などが挙げられる。また、酸化膜や窒化膜等で
２層以上の膜を積層してもよい。蒸着やスパッタリング
法などで成膜したあとホトリソグラフィー工程，エッチ
ング工程でドレイン電極およびソース電極形状に加工す
る。
形成加工する。ドレイン電極，ソース電極の材料として
はＣｒ，Ａｌ，Ｔａ，Ｍｏ，Ｎｂ，Ｃｕ，Ａｇ，Ａｕ，
Ｐｔ，Ｐｄ，Ｉｎ，Ｎｉ，Ｎｄやそれらの金属を用いた
合金，ポリシリコン，非晶質シリコン，錫酸化物，酸化
インジウム，インジウム・錫酸化物（ＩＴＯ；IndiumTi
n Oxide)などが挙げられる。また、酸化膜や窒化膜等で
２層以上の膜を積層してもよい。蒸着やスパッタリング
法などで成膜したあとホトリソグラフィー工程，エッチ
ング工程でドレイン電極およびソース電極形状に加工す
る。
【００２１】液晶ディスプレイを作製する際は、画素電
極を形成する必要がある。画素電極として透過型液晶デ
ィスプレイでは錫酸化物，酸化インジウム，ＩＴＯなど
の透明導電膜を用いる。また、反射型ディスプレイで
は、Ａｌ，Ａｇなどの金属を用いる。画素電極にソース
電極と同じ材料を使用する場合、画素電極をソース電極
と同時に形成加工することができる。また、異なる材料
を使用する場合は、ソース電極を形成加工する前あるい
は後に画素電極を形成加工する。
極を形成する必要がある。画素電極として透過型液晶デ
ィスプレイでは錫酸化物，酸化インジウム，ＩＴＯなど
の透明導電膜を用いる。また、反射型ディスプレイで
は、Ａｌ，Ａｇなどの金属を用いる。画素電極にソース
電極と同じ材料を使用する場合、画素電極をソース電極
と同時に形成加工することができる。また、異なる材料
を使用する場合は、ソース電極を形成加工する前あるい
は後に画素電極を形成加工する。
【００２２】ついで半導体層を形成する。本発明ではこ
の半導体層にテトラチオテトラセン，テトラセレノテト
ラセン，テトラテルルテトラセンやそれらの化合物の誘
導体を用いた。これらの化合物を蒸着法や塗布法で形成
する。この際マスク蒸着を用いて半導体層をパターニン
グする方法がある。または、膜形成後ホトリソグラフィ
ー工程，エッチング工程で半導体層の形状を加工する方
法もある。
の半導体層にテトラチオテトラセン，テトラセレノテト
ラセン，テトラテルルテトラセンやそれらの化合物の誘
導体を用いた。これらの化合物を蒸着法や塗布法で形成
する。この際マスク蒸着を用いて半導体層をパターニン
グする方法がある。または、膜形成後ホトリソグラフィ
ー工程，エッチング工程で半導体層の形状を加工する方
法もある。
【００２３】さらにこの上に、保護層として有機絶縁膜
やＳＯＧ(Spin On Glass）などを塗布法などで形成す
る。もちろん保護層の材料はこれらに限定されるわけで
はない。また、２層以上の膜を積層してもよい。ゲート
電極，ドレイン電極の端子部、あるいは画素電極を露出
するためには保護膜にスルーホールを形成する必要があ
る。スルーホールを加工するためには、保護層をホトリ
ソグラフィー工程，エッチング工程でエッチングする方
法や、保護層に感光性の有機絶縁膜やＳＯＧを用いる方
法がある。
やＳＯＧ(Spin On Glass）などを塗布法などで形成す
る。もちろん保護層の材料はこれらに限定されるわけで
はない。また、２層以上の膜を積層してもよい。ゲート
電極，ドレイン電極の端子部、あるいは画素電極を露出
するためには保護膜にスルーホールを形成する必要があ
る。スルーホールを加工するためには、保護層をホトリ
ソグラフィー工程，エッチング工程でエッチングする方
法や、保護層に感光性の有機絶縁膜やＳＯＧを用いる方
法がある。
【００２４】以上の工程により本発明のＦＥＴを作製す
ることができ、液晶ディスプレイを作製するためには、
この上に配向膜を形成し配向処理をした後対向基板と張
合せ液晶を封入する。
ることができ、液晶ディスプレイを作製するためには、
この上に配向膜を形成し配向処理をした後対向基板と張
合せ液晶を封入する。
【００２５】（実施例）以下、本発明による実施例につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２６】「実施例１」図１に本発明による一実施例
のＦＥＴの断面図を示す。この図面を用いて第１実施例
について説明する。
のＦＥＴの断面図を示す。この図面を用いて第１実施例
について説明する。
【００２７】絶縁性基板１上に厚さ１５０ｎｍのＣｒ膜
をスパッタリング法により形成した。ついで、ホトリソ
グラフィー工程，エッチング工程によりゲート電極２に
加工した。その上にゲート絶縁層３としてＳｉＨ4 ＋Ｎ
2Ｏ を原料ガスとしたプラズマＣＶＤ法で厚さ２００ｎ
ｍのＳｉＯ2 膜を成膜した。ついで、ホトリソグラフィ
ー工程，エッチング工程により電極端子部のスルーホー
ルを形成した。その上に厚さ１００ｎｍのＣｒ膜をスパ
ッタリング法により成膜し、ホトリソグラフィー工程，
エッチング工程によりドレイン電極およびソース電極の
形状に加工した。さらに厚さ５０ｎｍのＡｕを蒸着法に
より成膜し、Ｃｒ膜と同様にホトリソグラフィー工程，
エッチング工程によりドレイン電極４およびソース電極
５に加工した。
をスパッタリング法により形成した。ついで、ホトリソ
グラフィー工程，エッチング工程によりゲート電極２に
加工した。その上にゲート絶縁層３としてＳｉＨ4 ＋Ｎ
2Ｏ を原料ガスとしたプラズマＣＶＤ法で厚さ２００ｎ
ｍのＳｉＯ2 膜を成膜した。ついで、ホトリソグラフィ
ー工程，エッチング工程により電極端子部のスルーホー
ルを形成した。その上に厚さ１００ｎｍのＣｒ膜をスパ
ッタリング法により成膜し、ホトリソグラフィー工程，
エッチング工程によりドレイン電極およびソース電極の
形状に加工した。さらに厚さ５０ｎｍのＡｕを蒸着法に
より成膜し、Ｃｒ膜と同様にホトリソグラフィー工程，
エッチング工程によりドレイン電極４およびソース電極
５に加工した。
【００２８】この上に半導体層として厚さ１００ｎｍの
テトラチオテトラセンを蒸着法により成膜した。この
際、半導体層を島状に形成するためにマスク蒸着法を用
いた。以上の工程によりＦＥＴを作製することができ
た。作製したＦＥＴの移動度は１cm2／Ｖｓと良好な値
を示した。また、Ｓ値は０.７Ｖ／decとａ−Ｓｉ ＦＥ
Ｔとほぼ同等の値を持つことがわかった。
テトラチオテトラセンを蒸着法により成膜した。この
際、半導体層を島状に形成するためにマスク蒸着法を用
いた。以上の工程によりＦＥＴを作製することができ
た。作製したＦＥＴの移動度は１cm2／Ｖｓと良好な値
を示した。また、Ｓ値は０.７Ｖ／decとａ−Ｓｉ ＦＥ
Ｔとほぼ同等の値を持つことがわかった。
【００２９】「実施例２」図１を用いて第２実施例につ
いて説明する。
いて説明する。
【００３０】実施例１と同様の方法で絶縁基板１上にゲ
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍのテトラセレノテトラセンを蒸着法により成膜し
た。この際、半導体層を島状に形成するためにマスク蒸
着法を用いた。以上の工程によりＦＥＴを作製すること
ができた。作製したＦＥＴの移動度は１.５cm2／Ｖｓと
良好な値を示した。また、Ｓ値は０.８Ｖ／dec とａ−
Ｓｉ ＦＥＴとほぼ同等の値を持つことがわかった。
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍのテトラセレノテトラセンを蒸着法により成膜し
た。この際、半導体層を島状に形成するためにマスク蒸
着法を用いた。以上の工程によりＦＥＴを作製すること
ができた。作製したＦＥＴの移動度は１.５cm2／Ｖｓと
良好な値を示した。また、Ｓ値は０.８Ｖ／dec とａ−
Ｓｉ ＦＥＴとほぼ同等の値を持つことがわかった。
【００３１】「実施例３」図１を用いて第３実施例につ
いて説明する。
いて説明する。
【００３２】実施例１と同様の方法で絶縁基板１上にゲ
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍのテトラテルルテトラセンを蒸着法により成膜し
た。この際、半導体層を島状に形成するためにマスク蒸
着法を用いた。以上の工程によりＦＥＴを作製すること
ができた。作製したＦＥＴの移動度は２cm2 ／Ｖｓと良
好な値を示した。また、Ｓ値は０.７Ｖ／dec とａ−Ｓ
ｉ ＦＥＴとほぼ同等の値を持つことがわかった。
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍのテトラテルルテトラセンを蒸着法により成膜し
た。この際、半導体層を島状に形成するためにマスク蒸
着法を用いた。以上の工程によりＦＥＴを作製すること
ができた。作製したＦＥＴの移動度は２cm2 ／Ｖｓと良
好な値を示した。また、Ｓ値は０.７Ｖ／dec とａ−Ｓ
ｉ ＦＥＴとほぼ同等の値を持つことがわかった。
【００３３】「実施例４」図１を用いて第４実施例につ
いて説明する。
いて説明する。
【００３４】実施例１と同様の方法で絶縁基板１上にゲ
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍの下図の化合物（化５）を蒸着法により成膜し
た。
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍの下図の化合物（化５）を蒸着法により成膜し
た。
【００３５】
【化５】
【００３６】この際、半導体層を島状に形成するために
マスク蒸着法を用いた。以上の工程によりＦＥＴを作製
することができた。作製したＦＥＴの移動度は３cm2 ／
Ｖｓと良好な値を示した。また、Ｓ値は０.６Ｖ／dec
とａ−Ｓｉ ＦＥＴとほぼ同等の値を持つことがわかっ
た。
マスク蒸着法を用いた。以上の工程によりＦＥＴを作製
することができた。作製したＦＥＴの移動度は３cm2 ／
Ｖｓと良好な値を示した。また、Ｓ値は０.６Ｖ／dec
とａ−Ｓｉ ＦＥＴとほぼ同等の値を持つことがわかっ
た。
【００３７】「実施例５」図１を用いて第５実施例につ
いて説明する。
いて説明する。
【００３８】実施例１と同様の方法で絶縁基板１上にゲ
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍの下図の化合物（化６）を蒸着法により成膜し
た。
ート電極２，ゲート絶縁層３，ドレイン電極４，ソース
電極５を形成した。この上に半導体層６として厚さ１０
０ｎｍの下図の化合物（化６）を蒸着法により成膜し
た。
【００３９】
【化６】
【００４０】この際、半導体層を島状に形成するために
マスク蒸着法を用いた。以上の工程によりＦＥＴを作製
することができた。作製したＦＥＴの移動度は３cm2 ／
Ｖｓと良好な値を示した。また、Ｓ値は０.６Ｖ／dec
とａ−Ｓｉ ＦＥＴとほぼ同等の値を持つことがわかっ
た。
マスク蒸着法を用いた。以上の工程によりＦＥＴを作製
することができた。作製したＦＥＴの移動度は３cm2 ／
Ｖｓと良好な値を示した。また、Ｓ値は０.６Ｖ／dec
とａ−Ｓｉ ＦＥＴとほぼ同等の値を持つことがわかっ
た。
【００４１】「実施例６」図２に本発明による一実施例
のアクティブマトリックス基板の画素部の平面図、図３
に要部断面図（Ａ−Ａ′断面）を示す。また、図４に液
晶ディスプレイの断面図を示す。これらの図面を用いて
第６実施例について説明する。
のアクティブマトリックス基板の画素部の平面図、図３
に要部断面図（Ａ−Ａ′断面）を示す。また、図４に液
晶ディスプレイの断面図を示す。これらの図面を用いて
第６実施例について説明する。
【００４２】絶縁性基板１上に厚さ１５０ｎｍのＣｒ膜
をスパッタリング法により形成した。ついで、ホトリソ
グラフィー工程，エッチング工程によりゲート配線７に
加工した。その上に、ゲート絶縁層３としてＳｉＨ4 ＋
Ｎ2Ｏ を原料ガスとしたプラズマＣＶＤ法で厚さ２００
ｎｍのＳｉＯ2 膜を成膜した。ついで、ホトリソグラフ
ィー工程，エッチング工程により電極端子部のスルーホ
ールを形成した。その上に透明導電膜として厚さ１４０
ｎｍのＩＴＯをスパッタリング法で成膜した。ついで、
ホトリソグラフィー工程，エッチング工程により画素電
極８および電極端子部の被覆層を形成した。その上に厚
さ１００ｎｍのＣｒ膜をスパッタリング法により成膜
し、ホトリソグラフィー工程，エッチング工程によりド
レイン配線およびソース電極形状に加工した。さらに厚
さ５０ｎｍのＡｕを蒸着法により成膜し、Ｃｒ膜と同様
にホトリソグラフィー工程，エッチング工程によりドレ
イン配線９およびソース電極５に加工した。
をスパッタリング法により形成した。ついで、ホトリソ
グラフィー工程，エッチング工程によりゲート配線７に
加工した。その上に、ゲート絶縁層３としてＳｉＨ4 ＋
Ｎ2Ｏ を原料ガスとしたプラズマＣＶＤ法で厚さ２００
ｎｍのＳｉＯ2 膜を成膜した。ついで、ホトリソグラフ
ィー工程，エッチング工程により電極端子部のスルーホ
ールを形成した。その上に透明導電膜として厚さ１４０
ｎｍのＩＴＯをスパッタリング法で成膜した。ついで、
ホトリソグラフィー工程，エッチング工程により画素電
極８および電極端子部の被覆層を形成した。その上に厚
さ１００ｎｍのＣｒ膜をスパッタリング法により成膜
し、ホトリソグラフィー工程，エッチング工程によりド
レイン配線およびソース電極形状に加工した。さらに厚
さ５０ｎｍのＡｕを蒸着法により成膜し、Ｃｒ膜と同様
にホトリソグラフィー工程，エッチング工程によりドレ
イン配線９およびソース電極５に加工した。
【００４３】この上に半導体層６として厚さ１００ｎｍ
のテトラチオテトラセンを蒸着法により成膜した。つい
で、ホトリソグラフィー工程，エッチング工程により島
状に半導体層を形成した。この際、ホトリソグラフィー
工程のレジスト１０として感光性のベンゾシクロブテン
（ＢＣＢ）を用い、エッチング工程後も除去せずに半導
体層上に残した。これにより、有機半導体膜のレジスト
除去時のダメージを低減できる。さらに、保護層１１と
してＢＣＢを３００ｎｍの厚さに形成しホトリソグラフ
ィーにより端子部および画素電極上のスルーホールを形
成した。以上の工程によりアクティブマトリックス基板
を作製した。
のテトラチオテトラセンを蒸着法により成膜した。つい
で、ホトリソグラフィー工程，エッチング工程により島
状に半導体層を形成した。この際、ホトリソグラフィー
工程のレジスト１０として感光性のベンゾシクロブテン
（ＢＣＢ）を用い、エッチング工程後も除去せずに半導
体層上に残した。これにより、有機半導体膜のレジスト
除去時のダメージを低減できる。さらに、保護層１１と
してＢＣＢを３００ｎｍの厚さに形成しホトリソグラフ
ィーにより端子部および画素電極上のスルーホールを形
成した。以上の工程によりアクティブマトリックス基板
を作製した。
【００４４】ついでアクティブマトリックス基板１２上
に厚さ２００ｎｍの配向膜１３をスピンコート法で形成
し配向処理した後、直径５μｍスペーサビーズ１４を散
布し対向基板１５と張合せた。液晶１６を封入した後、
パネルの両面に偏向板１７を貼合せ液晶パネルを作製し
た。端子部に駆動用のドライバーチップ１８を実装しバ
ックライト１９を装着して液晶ディスプレイを作製し
た。この液晶ディスプレイはゲート駆動電圧−１０Ｖ，
＋２０Ｖ とａ−Ｓｉ ＦＥＴを用いた液晶パネルと同等
である。この条件でコントラス１００以上と良好な画質
を得ることができた。
に厚さ２００ｎｍの配向膜１３をスピンコート法で形成
し配向処理した後、直径５μｍスペーサビーズ１４を散
布し対向基板１５と張合せた。液晶１６を封入した後、
パネルの両面に偏向板１７を貼合せ液晶パネルを作製し
た。端子部に駆動用のドライバーチップ１８を実装しバ
ックライト１９を装着して液晶ディスプレイを作製し
た。この液晶ディスプレイはゲート駆動電圧−１０Ｖ，
＋２０Ｖ とａ−Ｓｉ ＦＥＴを用いた液晶パネルと同等
である。この条件でコントラス１００以上と良好な画質
を得ることができた。
【００４５】「実施例７」図５に本発明による一実施例
のアクティブマトリックス基板の画素部の平面図、図６
に要部断面図（Ｂ−Ｂ′断面）を示す。また、図７に液
晶ディスプレイの断面図を示す。これらの図面を用いて
第７実施例について説明する。
のアクティブマトリックス基板の画素部の平面図、図６
に要部断面図（Ｂ−Ｂ′断面）を示す。また、図７に液
晶ディスプレイの断面図を示す。これらの図面を用いて
第７実施例について説明する。
【００４６】絶縁性基板１上に厚さ１５０ｎｍのＣｒ膜
をスパッタリング法により形成した。ついで、ホトリソ
グラフィー工程，エッチング工程によりゲート配線７に
加工した。その上に、ゲート絶縁層３としてＳｉＨ4 ＋
Ｎ2Ｏ を原料ガスとしたプラズマＣＶＤ法で厚さ２００
ｎｍのＳｉＯ2 膜を成膜した。ついで、ホトリソグラフ
ィー工程，エッチング工程により電極端子部のスルーホ
ールを形成した。その上に厚さ１００ｎｍのＣｒ膜をス
パッタリング法により成膜し、ホトリソグラフィー工
程，エッチング工程によりドレイン配線およびソース電
極形状に加工した。さらに厚さ５０ｎｍのＡｕを蒸着法
により成膜し、Ｃｒ膜と同様にホトリソグラフィー工
程，エッチング工程によりドレイン配線９およびソース
電極５に加工した。その上に厚さ１００ｎｍのＡｌをス
パッタリング法で成膜した。ついで、ホトリソグラフィ
ー工程，エッチング工程により画素電極８を形成した。
をスパッタリング法により形成した。ついで、ホトリソ
グラフィー工程，エッチング工程によりゲート配線７に
加工した。その上に、ゲート絶縁層３としてＳｉＨ4 ＋
Ｎ2Ｏ を原料ガスとしたプラズマＣＶＤ法で厚さ２００
ｎｍのＳｉＯ2 膜を成膜した。ついで、ホトリソグラフ
ィー工程，エッチング工程により電極端子部のスルーホ
ールを形成した。その上に厚さ１００ｎｍのＣｒ膜をス
パッタリング法により成膜し、ホトリソグラフィー工
程，エッチング工程によりドレイン配線およびソース電
極形状に加工した。さらに厚さ５０ｎｍのＡｕを蒸着法
により成膜し、Ｃｒ膜と同様にホトリソグラフィー工
程，エッチング工程によりドレイン配線９およびソース
電極５に加工した。その上に厚さ１００ｎｍのＡｌをス
パッタリング法で成膜した。ついで、ホトリソグラフィ
ー工程，エッチング工程により画素電極８を形成した。
【００４７】この上に半導体層６として厚さ１００ｎｍ
のテトラチオテトラセンを蒸着法により成膜した。つい
で、ホトリソグラフィー工程，エッチング工程により島
状に半導体層を形成した。この際、ホトリソグラフィー
工程のレジスト１０として感光性のＢＣＢを用い、エッ
チング工程後も除去せずに半導体層上に残した。これに
より、有機半導体膜のレジスト除去時のダメージを低減
できる。さらに、保護層１１としてＢＣＢを３００ｎｍ
の厚さに形成しホトリソグラフィーにより端子部のスル
ーホールを形成した。以上の工程によりアクティブマト
リックス基板を作製した。
のテトラチオテトラセンを蒸着法により成膜した。つい
で、ホトリソグラフィー工程，エッチング工程により島
状に半導体層を形成した。この際、ホトリソグラフィー
工程のレジスト１０として感光性のＢＣＢを用い、エッ
チング工程後も除去せずに半導体層上に残した。これに
より、有機半導体膜のレジスト除去時のダメージを低減
できる。さらに、保護層１１としてＢＣＢを３００ｎｍ
の厚さに形成しホトリソグラフィーにより端子部のスル
ーホールを形成した。以上の工程によりアクティブマト
リックス基板を作製した。
【００４８】ついでアクティブマトリックス基板１２上
に厚さ２００ｎｍの配向膜１３をスピンコート法で形成
し配向処理した後、直径４μｍスペーサビーズ１４を散
布し対向基板１５と張合せた。液晶１６を封入した後、
パネルの表面に偏向板１７を貼合せ液晶パネルを作製し
た。端子部に駆動用のドライバーチップ１８を実装して
反射型液晶ディスプレイを作製した。この液晶ディスプ
レイはゲート駆動電圧−１０Ｖ，＋２０Ｖ とａ−Ｓｉ
ＦＥＴを用いた液晶パネルと同等である。この条件でコ
ントラス１０以上と良好な画質を得ることができた。
に厚さ２００ｎｍの配向膜１３をスピンコート法で形成
し配向処理した後、直径４μｍスペーサビーズ１４を散
布し対向基板１５と張合せた。液晶１６を封入した後、
パネルの表面に偏向板１７を貼合せ液晶パネルを作製し
た。端子部に駆動用のドライバーチップ１８を実装して
反射型液晶ディスプレイを作製した。この液晶ディスプ
レイはゲート駆動電圧−１０Ｖ，＋２０Ｖ とａ−Ｓｉ
ＦＥＴを用いた液晶パネルと同等である。この条件でコ
ントラス１０以上と良好な画質を得ることができた。
【００４９】
【発明の効果】上記発明によれば、しきい値特性の良好
な有機半導体を用いたＦＥＴ作製できる。このＦＥＴを
適用することにより低コストで低消費電力で高画質の液
晶表示装置を提供することが可能になる。
な有機半導体を用いたＦＥＴ作製できる。このＦＥＴを
適用することにより低コストで低消費電力で高画質の液
晶表示装置を提供することが可能になる。
【図１】本発明による実施例のＦＥＴの断面図である。
【図２】第６実施例のアクティブマトリックス基板の画
素部平面図である。
素部平面図である。
【図３】第６実施例のアクティブマトリックス基板の要
部断面図（Ａ−Ａ′断面）である。
部断面図（Ａ−Ａ′断面）である。
【図４】第６実施例の液晶ディスプレイの要部断面図で
ある。
ある。
【図５】第７実施例のアクティブマトリックス基板の画
素部平面図である。
素部平面図である。
【図６】第７実施例のアクティブマトリックス基板の要
部断面図（Ｂ−Ｂ′断面）である。
部断面図（Ｂ−Ｂ′断面）である。
【図７】第７実施例の液晶ディスプレイの要部断面図で
ある。
ある。
１…絶縁基板、２…ゲート電極、３…ゲート絶縁層、４
…ドレイン電極、５…ソース電極、６…半導体層、７…
ゲート配線、８…画素電極、９…ドレイン配線、１０…
レジスト、１１…保護層、１２…アクティブマトリック
ス基板、１３…配向膜、１４…スペーサビーズ、１５…
対向基板、１６…液晶、１７…偏向板、１８…ドライバ
ーチップ、１９…バックライト、２０…カラーフィル
タ、２１…対向電極。
…ドレイン電極、５…ソース電極、６…半導体層、７…
ゲート配線、８…画素電極、９…ドレイン配線、１０…
レジスト、１１…保護層、１２…アクティブマトリック
ス基板、１３…配向膜、１４…スペーサビーズ、１５…
対向基板、１６…液晶、１７…偏向板、１８…ドライバ
ーチップ、１９…バックライト、２０…カラーフィル
タ、２１…対向電極。
フロントページの続き (72)発明者 荒谷 介和 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 安藤 正彦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H092 KA05 KA09 KA12 KA13 KA18 KA20 KB13 KB14 KB24 MA04 MA05 MA08 MA13 MA17 NA24 NA25 NA28
Claims (2)
- 【請求項１】半導体層に下記一般式（化１）（Ｘ1 ，Ｘ
2 ，Ｘ3 ，Ｘ4 のそれぞれはＳ，ＳｅもしくはＴｅを表
わす。また、Ｒ１，Ｒ２，Ｒ３，Ｒ４は水素もしくはア
ルキル，ハロゲンなどの置換基を表わす。）で表わされ
る化合物を用いた電界効果型トランジスタを有する液晶
表示装置。 【化１】 - 【請求項２】請求項１において、前記化合物のＸ1 ，Ｘ
2 ，Ｘ3 ，Ｘ4 の全てに、Ｓ，ＳｅもしくはＴｅを有す
ることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23044798A JP2000066233A (ja) | 1998-08-17 | 1998-08-17 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23044798A JP2000066233A (ja) | 1998-08-17 | 1998-08-17 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066233A true JP2000066233A (ja) | 2000-03-03 |
Family
ID=16908037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23044798A Pending JP2000066233A (ja) | 1998-08-17 | 1998-08-17 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000066233A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101555A (ja) * | 2003-08-28 | 2005-04-14 | Mitsubishi Chemicals Corp | 有機電界効果トランジスタ |
| JP2005158775A (ja) * | 2003-11-20 | 2005-06-16 | Hiroyuki Okada | 有機薄膜電界効果型トランジスタの製造方法 |
| JP2006520101A (ja) * | 2003-03-07 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子配列の製作方法 |
| WO2006090569A1 (ja) * | 2005-02-24 | 2006-08-31 | Konica Minolta Holdings, Inc. | 有機半導体材料、有機半導体膜、有機半導体素子、有機薄膜トランジスタ、電界効果型トランジスタ及びスイッチング素子 |
| JP2006285045A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電子機器、及び電気光学装置用基板の製造方法 |
| JP2006309253A (ja) * | 2000-06-28 | 2006-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2007500452A (ja) * | 2003-05-20 | 2007-01-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ構成および電界効果トランジスタ構成の製造方法 |
| JP2008244262A (ja) * | 2007-03-28 | 2008-10-09 | Dainippon Printing Co Ltd | 有機半導体素子の製造方法 |
| JP2008311677A (ja) * | 2004-08-31 | 2008-12-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010262006A (ja) * | 2009-04-30 | 2010-11-18 | Sony Corp | 表示装置、表示装置の製造方法、半導体装置、および電子機器 |
| US7993958B2 (en) | 2004-06-14 | 2011-08-09 | Samsung Electronics Co., Ltd. | Organic thin film transistor array panel and manufacturing method thereof |
| KR101169079B1 (ko) * | 2005-05-13 | 2012-07-26 | 엘지디스플레이 주식회사 | 유기 박막 트랜지스터 및 그 제조 방법과, 이를 이용한디스플레이 장치 및 그 제조 방법 |
| CN112694388A (zh) * | 2019-10-22 | 2021-04-23 | 中国科学院化学研究所 | 一种并四苯类衍生物及其制备方法与应用 |
-
1998
- 1998-08-17 JP JP23044798A patent/JP2000066233A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309253A (ja) * | 2000-06-28 | 2006-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP4684170B2 (ja) * | 2000-06-28 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2006520101A (ja) * | 2003-03-07 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子配列の製作方法 |
| JP2007500452A (ja) * | 2003-05-20 | 2007-01-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ構成および電界効果トランジスタ構成の製造方法 |
| JP2005101555A (ja) * | 2003-08-28 | 2005-04-14 | Mitsubishi Chemicals Corp | 有機電界効果トランジスタ |
| JP2005158775A (ja) * | 2003-11-20 | 2005-06-16 | Hiroyuki Okada | 有機薄膜電界効果型トランジスタの製造方法 |
| US8389992B2 (en) | 2004-06-14 | 2013-03-05 | Samsung Display Co., Ltd. | Organic thin film transistor array panel and manufacturing method thereof |
| US7993958B2 (en) | 2004-06-14 | 2011-08-09 | Samsung Electronics Co., Ltd. | Organic thin film transistor array panel and manufacturing method thereof |
| JP2008311677A (ja) * | 2004-08-31 | 2008-12-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7732248B2 (en) | 2004-08-31 | 2010-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US8227294B2 (en) | 2004-08-31 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US8445901B2 (en) | 2004-08-31 | 2013-05-21 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| WO2006090569A1 (ja) * | 2005-02-24 | 2006-08-31 | Konica Minolta Holdings, Inc. | 有機半導体材料、有機半導体膜、有機半導体素子、有機薄膜トランジスタ、電界効果型トランジスタ及びスイッチング素子 |
| JP2006285045A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電子機器、及び電気光学装置用基板の製造方法 |
| KR101169079B1 (ko) * | 2005-05-13 | 2012-07-26 | 엘지디스플레이 주식회사 | 유기 박막 트랜지스터 및 그 제조 방법과, 이를 이용한디스플레이 장치 및 그 제조 방법 |
| JP2008244262A (ja) * | 2007-03-28 | 2008-10-09 | Dainippon Printing Co Ltd | 有機半導体素子の製造方法 |
| JP2010262006A (ja) * | 2009-04-30 | 2010-11-18 | Sony Corp | 表示装置、表示装置の製造方法、半導体装置、および電子機器 |
| CN112694388A (zh) * | 2019-10-22 | 2021-04-23 | 中国科学院化学研究所 | 一种并四苯类衍生物及其制备方法与应用 |
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