JP4597901B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
前述した表示装置は、スイッチング素子及び駆動素子として薄膜トランジスタを使用する。
図1に示したように、液晶表示装置3は、相互に対向する上部基板5及び下部基板22と、前記上部基板5及び下部基板22間に介された液晶層11を含む。
図2に示したように、従来の逆スタッガード型の薄膜トランジスタTは、基板50上に形成されたゲート電極52と、前記ゲート電極52を含む基板50の全体面上に形成されたゲート絶縁膜54と、前記ゲート電極52と対応した位置で、前記ゲート絶縁膜54上に形成されたアクティブ層56と、前記アクティブ層56上に形成されたオーミックコンタクト層58とを含む。ここで、前記オーミックコンタクト層58は、前記アクティブ層56の中心部を露出させるオープン部59を有する。前記オーミックコンタクト層58上には、ソース電極60及びドレイン電極62が形成されており、前記ソース電極60及びドレイン電極62は、前記オープン部59によって相互に離隔されて位置する。実質的には、前記オープン部59は、前記薄膜トランジスタTのチャンネル部(図示せず)を定義する。
前記保護層64をパターンして、前記ドレイン電極62の一部を露出するドレインコンタクトホール66を形成する。
図4に示したように、従来のトップゲート型の薄膜トランジスタTは、基板70上に形成されたポリシリコンで構成されたアクティブ層72と、前記アクティブ層72の中心部を露出させるオープン部73を有して、前記アクティブ層72上に位置するオーミックコンタクト74と、前記オープン部73によって相互に離隔されるように位置するソース電極76及びドレイン電極78で構成される。
図5に示したように、基板90上に、ゲート電極92が形成されて、前記ゲート電極92の両側に、ソース電極98及びドレイン電極99が形成されて、前記ソース電極98及びドレイン電極99と直接的に接触するように前記ゲート電極92上に、シリコンナノワイヤー95が配置される。大体、シリコンナノワイヤー95を形成する段階は、前記ソース電極98及びドレイン電極99を形成する段階の前に行われる。
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層と、
前記固定層上に位置するゲート電極と、
前記固定層から露出した前記絶縁層が除去されて、前記マルチ同軸シリコンナノワイヤーの両側部の前記コアが露出され、前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記マルチ同軸シリコンナノワイヤーユニットの両側部の露出した各々の前記コアの上部に位置するソース電極及びドレイン電極とを含む薄膜トランジスタを提供する。
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層と、
前記固定層上に位置するゲート電極と、
前記固定層から露出した前記絶縁層が除去されて、前記マルチ同軸シリコンナノワイヤーの両側部の前記コアが露出され、前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記マルチ同軸シリコンナノワイヤーユニットの両側部の露出した各々の前記コアの上部に位置する第1ソース電極及び第1ドレイン電極と、
前記第1ソース電極に連結される第2ソース電極及び前記第1ドレイン電極に連結される第2ドレイン電極と、
前記第2ドレイン電極に連結される画素電極とを含む薄膜トランジスタを有するアレイ基板を提供する。
中央部と両側部を有して、多数の前記同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に配置する段階と、
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層を形成する段階と、
前記固定層上に、ゲート電極を形成する段階と、
前記固定層から露出した前記絶縁層を除去して、前記マルチ同軸シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、
前記マルチ同軸シリコンナノワイヤーユニットの両側部の露出した前記コアの上部に、ソース電極及びドレイン電極を各々形成する段階とを含む薄膜トランジスタの製造方法を提供する。
中央部と両側部を有して、多数の前記同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に形成する段階と、
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層を形成する段階と、
前記固定層上に、ゲート電極を形成する段階と、
前記固定層から露出した前記絶縁層を除去して、前記マルチ同軸シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、
前記マルチ同軸シリコンナノワイヤーの両側部に位置する前記コアの上部に、第1ソース電極及び第2ドレイン電極を各々形成する段階と、
前記第1ソース電極に連結される第2ソース電極と、前記第1ドレイン電極に連結される第2ドレイン電極を形成する段階と、
前記第2ドレイン電極に連結される画素電極を形成する段階とを含む薄膜トランジスタを有するアレイ基板の製造方法を提供する。
結果的に、前記薄膜トランジスタの工程時間と工程費用が減少される。
前記固定層104は、場合によって、省略されることもある。
図7に示したように、本発明に適用されるマルチ同軸シリコンナノワイヤーユニット102は、多数の同軸シリコンナノワイヤー101を含む。前記多数の同軸シリコンナノワイヤー101各々は、半導体物質で構成されたコア101aと、前記コア101aを取り囲む絶縁層101bで構成される。
102:マルチ同軸シリコンナノワイヤーユニット
104:固定層
106:ゲート電極
108:ソース電極
110:ドレイン電極
Claims (24)
- 半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含む同軸シリコンナノワイヤーを多数含み、中央部と両側部を有するマルチ同軸シリコンナノワイヤーユニットと、
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層と、
前記固定層上に位置するゲート電極と、
前記固定層から露出した前記絶縁層が除去されて、前記マルチ同軸シリコンナノワイヤーの両側部の前記コアが露出され、前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記マルチ同軸シリコンナノワイヤーユニットの両側部の露出した各々の前記コアの上部に位置するソース電極及びドレイン電極とを含む薄膜トランジスタ。 - 前記固定層は、有機絶縁物質を含むことを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記有機絶縁物質は、ベンゾシクロブテンBCBとアクリル系樹脂を含むことを特徴とする請求項2に記載の薄膜トランジスタ。
- 前記半導体物質は、シリコン結晶を含むことを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記絶縁層は、シリカ及びアルミナのいずれかを含むことを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記コアと前記絶縁層は、同軸構造であることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記同軸シリコンナノワイヤー各々は、棒状であることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記絶縁層は、チューブ状であることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記ソース電極及びドレイン電極は、前記ゲート電極と同一物質で構成されることを特徴とする請求項1に記載の薄膜トランジスタ。
- 半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含む同軸シリコンナノワイヤーを多数含み、中央部と両側部を有するマルチ同軸シリコンナノワイヤーユニットと、
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層と、
前記固定層上に位置するゲート電極と、
前記固定層から露出した前記絶縁層が除去されて、前記マルチ同軸シリコンナノワイヤーの両側部の前記コアが露出され、前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記マルチ同軸シリコンナノワイヤーユニットの両側部の露出した各々の前記コアの上部に位置する第1ソース電極及び第1ドレイン電極と、
前記第1ソース電極に連結される第2ソース電極及び前記第1ドレイン電極に連結される第2ドレイン電極と、
前記第2ドレイン電極に連結される画素電極とを含む薄膜トランジスタを有するアレイ基板。 - 前記第1ソース電極と前記第2ソース電極間と前記第1ドレイン電極と前記第2ドレイン電極間に位置して、前記第1ソース電極及び第1ドレイン電極の一部を各々露出させる第1コンタクトホールと第2コンタクトホールを有する絶縁膜をさらに含むことを特徴とする請求項10に記載のアレイ基板。
- 前記第2ソース電極は、前記第1コンタクトホールを通じて第1ソース電極に連結されて、前記第2ドレイン電極は、前記第2コンタクトホールを通じて前記第1ドレイン電極に連結されることを特徴とする請求項11に記載のアレイ基板。
- 前記第2ドレイン電極と前記画素電極間に位置する保護層をさらに含むことを特徴とする請求項10に記載のアレイ基板。
- 前記保護層は、前記ドレイン電極の一部を露出させるドレインコンタクトホールを有することを特徴とする請求項13に記載のアレイ基板。
- 前記画素電極は、前記ドレインコンタクトホールを通じて第2ドレイン電極に連結されることを特徴とする請求項14に記載のアレイ基板。
- 半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含む同軸シリコンナノワイヤーを形成する段階と、
中央部と両側部を有して、多数の前記同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に配置する段階と、
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層を形成する段階と、
前記固定層上に、ゲート電極を形成する段階と、
前記固定層から露出した前記絶縁層を除去して、前記マルチ同軸シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、
前記マルチ同軸シリコンナノワイヤーユニットの両側部の露出した前記コアの上部に、ソース電極及びドレイン電極を各々形成する段階とを含む薄膜トランジスタの製造方法。 - 前記同軸シリコンナノワイヤーを形成する段階は、コアを形成する段階と、前記コアを取り囲む絶縁層を形成する段階をさらに含むことを特徴とする請求項16に記載の薄膜トランジスタの製造方法。
- 前記コアを形成する段階は、半導体物質を結晶化する段階を含み、前記絶縁層を形成する段階は、シリカ及びアルミナのいずれかを結晶化する段階を含むことを特徴とする請求項17に記載の薄膜トランジスタの製造方法。
- 半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含む同軸シリコンナノワイヤーを形成する段階と、
中央部と両側部を有して、多数の前記同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に形成する段階と、
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部に位置する固定層を形成する段階と、
前記固定層上に、ゲート電極を形成する段階と、
前記固定層から露出した前記絶縁層を除去して、前記マルチ同軸シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、
前記マルチ同軸シリコンナノワイヤーの両側部に位置する前記コアの上部に、第1ソース電極及び第2ドレイン電極を各々形成する段階と、
前記第1ソース電極に連結される第2ソース電極と、前記第1ドレイン電極に連結される第2ドレイン電極を形成する段階と、
前記第2ドレイン電極に連結される画素電極を形成する段階とを含む薄膜トランジスタを有するアレイ基板の製造方法。 - 前記第1ソース電極と前記第1ドレイン電極を形成する段階は、前記ゲート電極を形成するための段階と同一工程で行われることを特徴とする請求項19に記載のアレイ基板の製造方法。
- 前記第1ソース電極と前記第2ソース電極間と、前記第1ドレイン電極と前記第2ドレイン電極間に位置して、前記第1ソース電極及び第1ドレイン電極の一部を各々露出させる第1コンタクトホールと第2コンタクトホールを有する絶縁膜を形成する段階をさらに含むことを特徴とする請求項19に記載のアレイ基板の製造方法。
- 前記第2ソース電極は、前記第1コンタクトホールを通じて第1ソース電極に連結されて、前記第2ドレイン電極は、前記第2コンタクトホールを通じて前記第1ドレイン電極に連結されることを特徴とする請求項21に記載のアレイ基板の製造方法。
- 前記第2ドレイン電極と画素電極間に位置して、前記第2ドレイン電極の一部を露出させるドレインコンタクトホールを含む保護層を形成する段階をさらに含むことを特徴とする請求項19に記載のアレイ基板の製造方法。
- 前記画素電極は、前記ドレインコンタクトホールを通じて前記第2ドレイン電極に連結されることを特徴とする請求項23に記載のアレイ基板の製造方法。
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