JP2006032906A - 薄膜トランジスタ,電子装置およびフラットパネルディスプレイ装置 - Google Patents
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Abstract
【解決手段】 少なくとも一つのナノ粒子12を有する少なくとも2層のナノ粒子層11a,11bを含む活性層11と,活性層11から絶縁されるゲート電極14と,活性層11のいずれか1層のナノ粒子層11aまたは11bとコンタクトされるソースおよびドレイン電極16と,を含み,ナノ粒子層11a,11b間には絶縁層11cが介在される。
【選択図】 図1
Description
厚さ20〜40nmのP型Siナノワイヤの場合,商業的に用いられる単分散金コロイド粒子(Mono−dispersed gold colloid particle,British Biocell International Ltd.)を触媒としてSiH4とB2H6の熱蒸着で合成される。このときの温度は420〜480℃の温度を用い,反応器は,8−インチチューブファーネス(8−inch tube furnace)内でコンピュータによる制御成長が可能であるように調節する。全体圧力が30torrであるとき,シラン(silane)の分圧はおよそ2torr,反応時間は40分かかる。SiH4とB2H6の比は,ドーピングレベルに鑑みて,6400:1に調節する。この際,ナノワイヤのドーピング濃度はおよそ〜4x10E+17cm−3であり得る。ドーピングレベルが高いほど,高温アニーリングプロセスがなくてもコンタクト抵抗が低くなる利点がある。
N型のSiナノワイヤは,レーザ触媒成長(laser−assisted catalytic growth;LCG)法で合成される。簡単には,Nd:YAGレーザ(532nm;8nsパルス幅,300mJ/pulse,10Hz)のレーザビームを用いて金ターゲットを剥離する方法を採択することになる。このときに生成される金ナノクラスタ(gold nanocluster)触媒粒子は反応容器内でSiH4ガスと共に反応してSiナノワイヤに成長する。ドーピングを行うとき,N型の場合は,Au−Pターゲット(99.5:0.5wt%,Alfa Aesar)と補助赤色蛍光(additional red phosphorus)(99% Alfa Aesar)を反応容器のガス入口に置くことにより生成する。
アンモニアガス(99.99%,Matheson),ガリウム金属(99.9999%,Alfa Aesar),マグネシウムナイトライド(Mg3N2,99.6%,Alfa Aesar)をそれぞれN,Ga,Mgのソースとして用いて金属−触媒CVD(metal−catalyzed CVD)に形成する。このときに使用する基板はc−プレーンサファイア(c−plane sapphire)が好ましい。Mg3N2は熱的に分解されてMgN2(s)=3Mg(g)+N2(g)となり,Mgドーパントを生成し,Ga−ソースの上流に置かれる。950℃の温度条件でGaNナノワイヤが形成され,ニッケルが触媒として使用される。殆どの長さは10〜40μmの分布を有する。
CdSナノリボンは真空カポーア伝達(vacuum capour transport)法で合成される。特に,少量のCdS粉末(〜100mg)を真空管の一端に置き密封する。CdS粉末の温度が900℃を維持するように真空管を加熱する間,他端は50℃より低く維持する。2時間内に大部分のCdSが冷たい側に移動し,真空管の壁にくっつくことになる。このような方法で得られた物質は30〜150nmの厚さを有するナノリボンが大部分であり,このときの幅は0.5〜5μm,長さは10〜200μmである。
直径2.5cmのファーネス反応器(furnace reactor)(総気圧=1atm)でH2を100sccmの流速で流すとともにGeH4(10%in He)の流速を10sccmに維持しながら275℃で15分間CVDを行って,Geナノワイヤを得る。反応基板は金ナノ結晶(Au nanocrystal)(平均直径20nm)をSiO2基板の表面に均一に分散した基板を使用する。
InPナノワイヤはLCG法で形成される。LCGターゲットは,概して94%のInP,触媒としての5%のAu,ドーピング元素としての1%のTeまたはZnからなっている。成長中のファーネス温度は800℃に維持し,ターゲットはファーネスの中間よりは上流端に位置させる。レーザの条件としては,Nd−YAGレーザ(波長1064nm)のパルスを10分間照射する。この際,ナノワイヤはファーネスの冷たい下流端に捕集される。
ZnOナノロッドは,およそ29.5g(0.13mol)の亜鉛アセテートジハイドレート(Zinc acetate dihydrate(ZnOCOCH3−2H2O))を60℃で125mLのメタノールに溶かした後,65mLのメタノールに14.8g(0.23mol)の水酸化カリウム(KOH)を溶かした溶液を加えて製造する。反応混合物は60℃で数日間撹拌する。数日内にナノロッドが沈殿すると,沈殿物をメタノールで洗い,5500rpmで30分間遠心分離を行う。得られたナノ粒子をエチレングリコール/水(2:1)の溶媒で希釈して溶液を製造する。3日程度熟成させる場合,直径15〜30nm,長さ200〜300nmのナノロッドが得られる。これとは異なり,CVD法を用いてもナノワイヤが得られる。
11 活性層
11a,11b ナノ粒子層
11c 絶縁層
12 ナノ粒子
12a コア部
12b 酸化皮膜
13 ゲート絶縁膜
14 ゲート電極
15 層間絶縁膜
16 ソースおよびドレイン電極
17 コンタクトホール
20 基板
30 第1TFT
31 活性層
32 ゲート電極
33 ソースおよびドレイン電極
40 第2TFT
41 活性層
42 ゲート電極
43 ソースおよびドレイン電極
50 発光領域
50a 単位画素
51 駆動TFT
52 スイッチングTFT
60 非発光領域
61 CMOS TFT
62 N型TFT
63 P型TFT
100 基板
110 バッファ層
121,122,123,124 半導体活性層
130 ゲート絶縁膜
141,142,143,144 ゲート電極
150 層間絶縁膜
150a,150b,150c,150d コンタクトホール
161,162,163,164 ソースおよびドレイン電極
170 パッシベーション膜
170a ビアホール
171 平坦化膜
180 画素電極
185 画素定義膜
190 有機膜
195 対向電極
Claims (46)
- 少なくとも一つのナノ粒子を有する少なくとも2層のナノ粒子層を含む活性層と;
前記活性層から絶縁されたゲート電極と;
前記活性層のいずれか1層のナノ粒子層と接するソース電極およびドレイン電極と;を含み,
前記ナノ粒子層間には絶縁層が介在されることを特徴とする,薄膜トランジスタ。 - 前記活性層は,P型ナノ粒子からなったP型ナノ粒子層を含むことを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記活性層は,N型ナノ粒子からなったN型ナノ粒子層を含むことを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記ナノ粒子層のうち,1のナノ粒子層のナノ粒子は他のナノ粒子層のナノ粒子とは異なる方向に伸びていることを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記ナノ粒子層のナノ粒子は同一方向に伸びていることを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記薄膜トランジスタはCMOS薄膜トランジスタであり,
前記CMOS薄膜トランジスタは,
P型ナノ粒子からなったP型ナノ粒子層を有するP型活性層と,前記P型活性層のP型ナノ粒子層と接するソース電極およびドレイン電極とを含むP型薄膜トランジスタと;
N型ナノ粒子からなったN型ナノ粒子層を有するN型活性層と,前記N型活性層のN型ナノ粒子層と接するソース電極およびドレイン電極とを含むN型薄膜トランジスタと;を含み,
前記P型活性層と前記N型活性層は互いに異なる層に位置し,P型活性層とN型活性層の間には前記絶縁層が介在されることを特徴とする,請求項1に記載の薄膜トランジスタ。 - 前記P型活性層は前記P型ナノ粒子層および前記N型ナノ粒子層を含み,前記N型活性層は前記P型ナノ粒子層および前記N型ナノ粒子層を含むことを特徴とする,請求項6に記載の薄膜トランジスタ。
- 前記ナノ粒子のうち,少なくとも一つのナノ粒子は,ナノワイヤ,ナノロッドまたはナノリボンのいずれか一つであることを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ,前記各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記活性層のチャンネル方向は,前記ソース電極およびドレイン電極と接するナノ粒子層のナノ粒子が伸びる方向に平行であることを特徴とする,請求項1に記載の薄膜トランジスタ。
- 前記少なくとも一つのナノ粒子は,コア部と前記コア部を取り囲む酸化皮膜とを含み,前記ソース電極およびドレイン電極は前記少なくとも一つのナノ粒子のコア部と接することを特徴とする,請求項1に記載の薄膜トランジスタ。
- 少なくとも二つの異種薄膜トランジスタが互いに電気的に連結された電子装置であって,
前記各薄膜トランジスタは,
少なくとも一つのナノ粒子を有するナノ粒子層を含む活性層と,
前記活性層から絶縁されるゲート電極と,
前記活性層の前記ナノ粒子層と接するソース電極およびドレイン電極と,
前記薄膜トランジスタの前記活性層間に介在される絶縁層とを含み,
各薄膜トランジスタの活性層が薄膜トランジスタの種類別に互いに異なる層に位置し,前記の互いに異なる層に位置する活性層の間に前記の絶縁層が介在されることを特徴とする,電子装置。 - 前記異種の薄膜トランジスタのチャンネル方向が互いに異なることを特徴とする,請求項12に記載の電子装置。
- 前記薄膜トランジスタのうち,少なくとも二つの異種薄膜トランジスタはP型薄膜トランジスタおよびN型薄膜トランジスタであることを特徴とする,請求項12に記載の電子装置。
- 前記異種の薄膜トランジスタのナノ粒子は層別に互いに異なる方向に伸びていることを特徴とする,請求項12に記載の電子装置。
- 前記異種の薄膜トランジスタのナノ粒子は層別に互いに平行な方向に伸びていることを特徴とする,請求項12に記載の電子装置。
- 前記ナノ粒子のうち,少なくとも一つのナノ粒子は,ナノワイヤ,ナノロッド,またはナノリボンのいずれか一つであることを特徴とする,請求項12に記載の電子装置。
- 前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ,前記ナノ粒子は互いに平行に配列されることを特徴とする,請求項12に記載の電子装置。
- 前記ソース電極およびドレイン電極と接するナノ粒子層を有する活性層のチャンネル方向は,前記ナノ粒子が伸びる方向に平行であることを特徴とする,請求項12に記載の電子装置。
- 前記少なくとも一つのナノ粒子はコア部および前記コア部を取り囲む酸化皮膜を含み,前記ソースおよびドレイン電極は前記少なくとも一つのナノ粒子の前記コア部と接することを特徴とする,請求項12に記載の電子装置。
- 基板と,
前記基板上に設けられ,それぞれ多数の選択駆動回路を有する多数の画素を含む発光領域と;を含んでなり,
前記各選択駆動回路は少なくとも一つの薄膜トランジスタを含み,前記薄膜トランジスタは,
前記活性層から絶縁されるゲート電極と;
前記活性層のいずれか一つのナノ粒子層と接するソースおよびドレイン電極と;
少なくとも1のナノ粒子を有する少なくとも2層のナノ粒子層を含む活性層と;
を含み,
前記ナノ粒子層間には絶縁層が介在されることを特徴とする,フラットパネルディスプレイ装置。 - 前記活性層は,P型ナノ粒子からなったP型ナノ粒子層を含むことを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記活性層は,N型ナノ粒子からなったN型ナノ粒子層を含むことを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 少なくとも一つの選択駆動回路に電気的に連結されるCMOS薄膜トランジスタをさらに含み,
前記CMOS薄膜トランジスタは,
P型ナノ粒子からなったP型ナノ粒子層を有するP型活性層,および前記P型活性層のP型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むP型薄膜トランジスタと,
N型ナノ粒子からなったN型ナノ粒子層を有するN型活性層,および前記N型活性層のN型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むN型薄膜トランジスタと,を含み,
前記P型活性層と前記N型活性層は互いに異なる層に位置し,P型活性層とN型活性層の間に前記絶縁層が介在されていることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。 - 前記P型活性層は前記P型ナノ粒子層および前記N型ナノ粒子層を含み,前記N型活性層は前記P型ナノ粒子層および前記N型ナノ粒子層を含むことを特徴とする,請求項24に記載のフラットパネルディスプレイ装置。
- 前記各選択駆動回路は,少なくとも二つの異種薄膜トランジスタを含み,
前記ソース電極およびドレイン電極とコンタクトされる前記異種薄膜トランジスタのナノ粒子層は,それぞれ相違した層に設けられることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。 - 前記各選択駆動回路の異種薄膜トランジスタのチャンネル方向は互いに異なることを特徴とする,請求項26に記載のフラットパネルディスプレイ装置。
- 前記各選択駆動回路の少なくとも二つの薄膜トランジスタはP型薄膜トランジスタおよびN型薄膜トランジスタであることを特徴とする,請求項26に記載のフラットパネルディスプレイ装置。
- 前記ナノ粒子層のなかで,一つのナノ粒子層のナノ粒子は,相違する層に設置されているナノ粒子層とは異なる方向に伸びていることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記ナノ粒子層のナノ粒子は層別に互いに平行な方向に伸びていることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記ナノ粒子のうち,少なくとも一つのナノ粒子は,ナノワイヤ,ナノロッドまたはナノリボンのいずれか一つであることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ,前記各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記活性層のチャンネル方向は,前記ソース電極およびドレイン電極と接するナノ粒子層のナノ粒子が伸びる方向に平行であることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記少なくとも一つのナノ粒子は,コア部と前記コア部を取り囲む酸化皮膜とを含み,前記ソースおよびドレイン電極は前記少なくとも一つのナノ粒子のコア部と接することを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 前記各画素は有機電界発光素子を含み,前記有機電界発光素子は前記選択駆動回路に電気的に連結されることを特徴とする,請求項21に記載のフラットパネルディスプレイ装置。
- 基板と,
前記基板上に設けられ,それぞれ多数の選択駆動回路を有する多数の画素を含む発光領域と,を含んでなり,
前記各選択駆動回路は少なくとも二つの異種薄膜トランジスタを含み,
前記選択駆動回路の各薄膜トランジスタは,
少なくとも一つのナノ粒子を有するナノ粒子層を含む活性層と;
前記活性層から絶縁されるゲート電極と;
前記活性層のナノ粒子層と接するソース電極およびドレイン電極と;
前記各選択駆動回路の薄膜トランジスタの活性層間に介在される絶縁層と;を含み,
絶縁層は互いに異なる層に位置する活性層の間に介在されることを特徴とする,フラットパネルディスプレイ装置。 - 前記各選択駆動回路の異種薄膜トランジスタのチャンネル方向は互いに異なることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記各選択駆動回路の少なくとも二つの異種薄膜トランジスタはP型薄膜トランジスタおよびN型薄膜トランジスタであることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 少なくとも一つの選択駆動回路に電気的に連結されるCMOS薄膜トランジスタをさらに含み,
前記CMOS薄膜トランジスタは,
P型ナノ粒子からなったP型ナノ粒子層を有するP型活性層,および前記P型活性層のP型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むP型薄膜トランジスタと,
N型ナノ粒子からなったN型ナノ粒子層を有するN型活性層,および前記N型活性層のN型ナノ粒子層とコンタクトされるソースおよびドレイン電極を含むN型薄膜トランジスタと,
前記P型活性層と前記N型活性層間に介在される絶縁層と,を含み,
前記P型活性層と前記N型活性層は互いに異なる層に位置し,P型活性層とN型活性層の間には前記絶縁層が介在されることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。 - 前記異種の薄膜トランジスタのナノ粒子は層別に互いに異なる方向に伸びていることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記異種の薄膜トランジスタのナノ粒子は層別に互いに平行する方向に伸びていることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記少なくとも一つのナノ粒子は,ナノワイヤ,ナノロッドまたはナノリボンのいずれか一つであることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記各ナノ粒子層には少なくとも二つのナノ粒子が含まれ,前記各ナノ粒子層のナノ粒子は互いに平行に配列されることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記ソース電極およびドレイン電極と接するナノ粒子層を有する前記活性層のチャンネル方向は,前記ナノ粒子が伸びる方向に平行であることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記少なくとも一つのナノ粒子は,コア部と前記コア部を取り囲む酸化皮膜とを含み,前記ソース電極およびドレイン電極は前記少なくとも一つのナノ粒子のコア部と接することを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
- 前記各画素は有機電界発光素子を含み,前記有機電界発光素子は前記選択駆動回路に電気的に連結されることを特徴とする,請求項36に記載のフラットパネルディスプレイ装置。
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