KR100637162B1 - 박막 트랜지스터를 구비한 평판표시장치 - Google Patents

박막 트랜지스터를 구비한 평판표시장치 Download PDF

Info

Publication number
KR100637162B1
KR100637162B1 KR1020040036828A KR20040036828A KR100637162B1 KR 100637162 B1 KR100637162 B1 KR 100637162B1 KR 1020040036828 A KR1020040036828 A KR 1020040036828A KR 20040036828 A KR20040036828 A KR 20040036828A KR 100637162 B1 KR100637162 B1 KR 100637162B1
Authority
KR
South Korea
Prior art keywords
thin film
semiconductor active
parallel
pixel
film transistor
Prior art date
Application number
KR1020040036828A
Other languages
English (en)
Other versions
KR20050111900A (ko
Inventor
구재본
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040036828A priority Critical patent/KR100637162B1/ko
Publication of KR20050111900A publication Critical patent/KR20050111900A/ko
Application granted granted Critical
Publication of KR100637162B1 publication Critical patent/KR100637162B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H10K71/135—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing using ink-jet printing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 단시간에 활성층 패터닝을 할 수 있도록 하기 위한 것으로, 복수개의 화소를 갖고, 반도체 활성층을 갖는 박막 트랜지스터가 각 화소에 적어도 둘 이상 구비된 평판 표시장치에 있어서, 상기 각 화소의 박막 트랜지스터들 중 적어도 두 개의 박막 트랜지스터는 그 반도체 활성층들이 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치에 관한 것이다.

Description

박막 트랜지스터를 구비한 평판표시장치{Flat panel display with TFT}
도 1은 종래의 평판 표시장치의 한 화소를 도시한 평면도,
도 2는 도 1의 화소가 복수개 배설된 상태를 개략적으로 도시한 평면도,
도 3은 본 발명의 바람직한 일 실시예에 따른 평판 표시장치의 화소들 및 박막 트랜지스터들의 배치를 도시한 평면도,
도 4 내지 도 6은 도 3의 박막 트랜지스터들의 서로 다른 형태를 도시한 평면도들,
도 7은 본 발명의 바람직한 또 다른 일 실시예에 따른 평판 표시장치의 화소들 및 박막 트랜지스터들의 배치를 도시한 평면도,
도 8 내지 도 10은 도 7의 박막 트랜지스터들의 서로 다른 형태를 도시한 평면도들,
도 11은 본 발명이 적용될 박막 트랜지스터의 구조를 도시한 단면도,
도 12 내지 도 15는 도 11의 박막 트랜지스터의 그루브에 대한 다양한 실시예들을 나타낸 평면도,
도 16은 나노 입자를 포함한 콜로이드 용액을 스탬핑할 수 있는 PDMS 고분자 몰드를 개략적으로 도시한 사시도,
도 17a 내지 도 17c는 LITI 법의 일 예를 도시한 단면도들,
도 18 및 도 19는 도 17a 내지 도 17c의 방법에 사용되는 도너 시트의 단면도 및 평면도,
도 20a 및 도 20b는 도 18 및 도 19의 도너 시트를 제조하는 방법의 일 예를 도시한 도면들,
도 21 내지 도 25는 도 18 및 도 19의 도너 시트를 제조하는 방법의 다른 일 예를 도시한 도면들.
본 발명은 평판표시장치에 관한 것으로서, 보다 상세하게는, 박막 트랜지스터를 구비한 평판 표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)를 사용한다.
도 1은 종래의 유기 전계 발광 표시장치의 한 화소를 도시한 평면도로서, 스위칭 TFT(10)와 구동 TFT(20)를 갖는 구조이다.
한 화소는 스캔 라인(51)과, 데이터 라인(52)과, Vdd 라인(53)에 둘러싸여 구획되어 진다.
각 TFT들(10)(20)은 반도체로 구비된 활성층들(11)(21)을 갖고, 이 활성층들(11)(21)에 전기적으로 절연된 게이트 전극(12)(22)을 가지며, 활성층들(11)(21)의 소스영역 및 드레인 영역에 각각 접촉되는 소스전극들(13)(23) 및 드레인 전극들(14)(24)을 갖는다.
그리고, 스위칭 TFT(10)와 구동 TFT(20)의 사이에 커패시터(30)가 위치하며, 구동 TFT(20)에는 유기 전계 발광 소자(40)가 연결되어 있다.
스위칭 TFT(10)의 게이트 전극(12)은 스캔 라인(51)에 연결되고, 소스 전극(13)은 데이터 라인(52)에 연결되어 있다. 그리고, 드레인 전극(14)은 커패시터(30)의 제1전극(31)에 연결된다.
커패시터(30)는 스위칭 TFT(10)의 드레인 전극(14)에 연결된 제1전극(31)과, VDD 라인(53)에 연결된 제2전극(32)을 갖는다.
구동 TFT(20)의 게이트 전극(22)은 커패시터(30)의 제1전극(31)에 연결되고, 소스 전극(23)은 Vdd 라인(53)에 연결되며, 드레인 전극(24)은 유기 전계 발광 소자(40)의 화소 전극(41)에 연결된다.
도 2는 이러한 각 화소를 그 스위칭 TFT의 활성층(11)과 구동 TFT의 활성층(21)에 대해 개략적으로 도시한 것이다.
도 1 및 도 2에서 볼 수 있듯이, 종래의 유기 전계 발광 표시장치에서는 각 화소에서 스위칭 TFT의 활성층(11)과 구동 TFT의 활성층(21)이 다른 위치에 구비되어 있어, 한 화소에 활성층이 두 라인으로 존재하게 된다.
이러한 구조의 TFT들은 유기 박막 트랜지스터와 같이 포토리소그래피법을 이용하여 패터닝할 수 없는 경우 특히 문제가 된다. 즉, 도 2에서 볼 수 있는 활성층 들을 잉크 젯 프린팅법이나, 열전사법 등 개별 스캐닝 방식의 패터닝법을 사용하여 패터닝할 경우, 한 화소에 두 번의 스캐닝이 필요하게 된다. 따라서 이는 공정시간을 증대시키는 문제가 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 단시간에 활성층 패터닝을 할 수 있는 구조의 박막 트랜지스터를 갖는 평판 표시장치를 제공하는 데, 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은,
복수개의 화소를 갖고, 반도체 활성층을 갖는 박막 트랜지스터가 각 화소에 적어도 둘 이상 구비된 평판 표시장치에 있어서,
상기 각 화소의 박막 트랜지스터들 중 적어도 두 개의 박막 트랜지스터는 그 반도체 활성층들이 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치를 제공한다.
상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
상기 서로 평행한 반도체 활성층들은 상기 데이터 라인에 평행할 수 있다.
이 때, 한 화소의 서로 평행한 반도체 활성층들과, 이 화소로부터 상기 데이터 라인에 평행한 방향으로 인접한 화소의 서로 평행한 반도체 활성층들은 서로 평행하게 배치될 수 있다.
상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
상기 서로 평행한 반도체 활성층들은 상기 스캔 라인에 평행할 수 있다.
이 때, 한 화소의 서로 평행한 반도체 활성층들과, 이 화소로부터 상기 스캔 라인에 평행한 방향으로 인접한 화소의 서로 평행한 반도체 활성층들은 서로 평행하게 배치될 수 있다.
상기 서로 평행한 반도체 활성층들은 대략 동일한 크기로 구비될 수 있다.
상기 서로 평행한 반도체 활성층들은 그 중심이 평행선상에 위치하도록 배열될 수 있다.
상기 서로 평행한 반도체 활성층들은 그 단부가 평행선상에 위치하도록 배열될 수 있다.
한 화소의 서로 평행한 반도체 활성층들과, 인접한 화소의 서로 평행한 반도체 활성층들은 서로 평행하게 배치될 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여,
복수개의 화소를 갖고, 각 화소는 각각 반도체 활성층을 갖는 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함하는 평판 표시장치에 있어서,
상기 각 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터는 그 반도체 활성층들이 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치를 제공한다.
상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
상기 각 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 상기 데이터 라인에 평행할 수 있다.
이 때, 한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들과, 이 화소로부터 상기 데이터 라인에 평행한 방향으로 인접한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 서로 평행하게 배치될 수 있다.
상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
상기 각 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 상기 스캔 라인에 평행할 수 있다.
이 때, 한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들과, 이 화소로부터 상기 스캔 라인에 평행한 방향으로 인접한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 서로 평행하게 배치될 수 있다.
상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 대략 동일한 크기로 구비될 수 있다.
상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 그 중심이 평행선상에 위치하도록 배열될 수 있다.
상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 그 단부가 평행선상에 위치하도록 배열될 수 있다.
한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들과, 인접한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 서로 평행하게 배치될 수 있다.
상기 반도체 활성층은 반도체성 유기물질로 구비될 수 있다.
상기 반도체성 유기물질은 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체로 이루어진 군, 및 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체로 이루어진 군으로부터 선택된 적어도 어느 하나로 구비될 수 있다.
상기 반도체 활성층은 이 반도체 활성층에 소정 깊이로 인입된 그루브에 의해 인접한 반도체 활성층과 구별되는 것일 수 있다.
상기 반도체 활성층은 잉크젯 프린팅된 것일 수 있다.
상기 각 반도체 활성층은 적어도 하나의 나노입자로 구비될 수 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 평판 표시장치의 화소들을 도시한 것이다.
각 화소(50)는 전술한 도 2에서와 마찬가지로, 스캔 라인(51)과 데이터 라인(52)에 의해 구획되어 있으며, 각 화소 사이에는 Vdd 라인(53)도 가로지르도록 구비되어 있다.
이러한 각 화소(50)에는 적어도 두 개의 TFT들이 구비되어 있는 데, 스위칭 TFT(60)와 구동 TFT(70)를 포함한다. 물론 이 외에도 문턱 전압을 보상해주는 TFT들이 더 구비될 수 있다.
각 화소(50)에는 이 외에 발광 소자가 구비되는 데, 본 발명의 바람직한 일 실시예에 따르면, 발광 소자로는 유기 전계 발광 소자(이하, EL소자)가 사용되어, 유기 전계 발광 표시장치가 될 수 있다.
상기 EL 소자는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 구동 TFT(70)의 소스/드레인 전극 중 어느 한 전극에 연결된 화소 전극과, 전체 화소를 덮도록 구비된 대향 전극, 및 이들 화소 전극과 대향 전극의 사이에 배치되어 발광하는 유기 발광막으로 구성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 유기 전계 발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 유기 발광막은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기막은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 화소 전극은 애노우드 전극의 기능을 하고, 상기 대향 전극은 캐소오드 전극의 기능을 하는 데, 물론, 이들 화소 전극과 대향 전극의 극성은 반대로 되어도 무방하다.
상기 화소 전극은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.한편, 상기 대향 전극도 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 이 대향 전극(43)이 캐소오드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기 발광막의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등 의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극 및 대향 전극으로 전도성 폴러머 등 유기물을 사용할 수도 있다.
액정표시장치의 경우, 이와는 달리, 상기 화소전극을 덮는 하부배향막(미도시)을 형성함으로써, 액정표시장치의 하부기판의 제조를 완성한다.
도 3에서는 이러한 각 화소(50)의 TFT들의 반도체 활성층들만을 개략적으로 도시한 것으로, 각 화소(50)에서 제1활성층(61) 및 제2활성층(71)의 두 개의 활성층만을 도시한 것이다. 제1활성층(61)은 스위칭 TFT(60)의 활성층이 될 수 있고, 제2활성층(71)은 구동 TFT의 활성층(70)이 될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 도 3에서는 두 개의 활성층만을 도시하였으나, 이 외에도 적어도 하나 이상의 활성층들이 더 구비될 수 있음은 물론이다. 이는 이하 본 발명의 모든 실시예에 동일하게 적용된다. 그리고, 각 TFT들의 구조는 종래의 모든 TFT 적층 구조가 적용 가능하다.
본 발명에 따르면, 도 3에서 볼 수 있듯이, 각 화소의 제 1 활성층(61)과 제2활성층(71)이 서로 평행하게 배치되어 있다.
도 3에 따른 본 발명의 바람직한 일 실시예는 서로 평행한 제1활성층(61)과 제2활성층(71)이 데이터 라인(52)에 평행하게 배치된 것이다. 이 때, 제1활성층(61)과 제2활성층(71)은 그 채널 형성 방향(그림에서 화살표 방향)이 스 캔 라인(51)에 평행한 방향이 되고, 두 활성층들은 모두 동일한 크기가 된다. 또한, 각 활성층들은 그 단부가 도 3의 점선으로 표기된 평행선상에 위치해 일렬로 정렬되어 있다.
또한, 한 화소(50)의 서로 평행한 제 1 및 제 2 활성층들(61)(71)은 인접한 화소(50')의 서로 평행한 제 1 및 제 2 활성층들(61')(71')과도 서로 평행하게 배치될 수 있다. 이 때, 인접한 화소(50')는 데이터 라인(52)에 평행한 방향으로 인접한 화소가 될 수 있다.
이는 반드시 도 3과 같이 동일한 크기의 활성층들에만 한정되는 것은 아니며, 도 4에서 볼 수 있듯이, 서로 크기가 다른 활성층들(61)(71)의 경우에도 동일하게 적용될 수 있고, 도 5에서 볼 수 있듯이, 채널의 형성 방향이 서로 다른 방향의 경우에도 적용될 수 있다.
뿐만 아니라, 각 도면에서 점선의 평행선에 정렬시키는 부분도 도 3 내지 도 5에서처럼 각 활성층들(61)(71)의 단부뿐만 아니라, 도 6에서 볼 수 있듯이, 그 중심을 점선의 평행선에 정렬시킬 수도 있다.
또한, 비록 도면으로 도시하지는 않았지만, 각 활성층들(61)(71)은 이들을 정렬시키기 위한 평행선에 그 활성층들의 어느 특정 부분을 맞추면 되며, 반드시 단부나 중심을 맞출 필요는 없다.
도 7은 본 발명의 또 다른 일 실시예에 따른 평판 표시장치의 화소들을 도시한 것으로, 제1활성층(61)과 제2활성층(71)이 스캔 라인(51)에 평행하게 배치되어 있다. 이 때, 제1활성층(61)과 제2활성층(71)은 그 채널 형성 방향(그림에서 화살 표 방향)이 스캔 라인(51)에 평행한 방향이 되고, 두 활성층들은 모두 동일한 크기가 된다. 또한, 각 활성층들은 그 단부가 도 7의 점선으로 표기된 평행선상에 위치해 일렬로 정렬되어 있다.
또한, 한 화소(50)의 서로 평행한 제 1 및 제 2 활성층들(61)(71)은 인접한 화소(50')의 서로 평행한 제 1 및 제 2 활성층들(61')(71')과도 서로 평행하게 배치될 수 있는 데, 이 때, 인접한 화소(50')는 스캔 라인(51)에 평행한 방향으로 인접한 화소가 될 수 있다.
이 또한 전술한 바와 같이, 반드시 도 7과 같이 동일한 크기의 활성층들에만 한정되는 것은 아니며, 도 8에서 볼 수 있듯이, 서로 크기가 다른 활성층들(61)(71)의 경우에도 동일하게 적용될 수 있다. 이 때, 채널 형성 방향도 스캔 라인(51)에 직교하도록 구비될 수 있다.
또한, 도 9에서 볼 수 있듯이, 채널의 형성 방향이 서로 다른 방향의 경우에도 적용될 수 있으며, 도 10에서 볼 수 있듯이, 그 중심을 점선의 평행선에 정렬시킬 수도 있다.
전술한 바와 같이, 각 활성층들(61)(71)은 이들을 정렬시키기 위한 평행선에 그 활성층들의 어느 특정 부분을 맞추면 되며, 반드시 단부나 중심을 맞출 필요는 없다.
이처럼, 각 화소의 활성층들은 서로 평행하게 배치되는 데, 전술한 도 3 내지 도 10에서 볼 수 있듯이, 반드시 스캔 라인(51) 또는 데이터 라인(52)에 평행하게 배치될 필요는 없고, 이들 활성층들을 평행하게 배치시키는 평행선은 패널을 사 선으로 가로지르도록 형성될 수도 있고, 이 때, 각 활성층들의 채널 형성방향도, 사선의 평행선에 평행하게 형성될 수도 있다.
이렇게 활성층들을 서로 평행하게 배치시킬 경우, 포토리소그래피법이 아닌 잉크 젯 프린팅법이나, 열전사법 등 개별 스캐닝 방식의 패터닝법을 사용하여 패터닝할 경우, 전 화소의 활성층들이 직선상으로 배열되어 있기 때문에 패터닝 장비의 스캐닝 시간이 단축될 수 있다.
다음으로는 이러한 본 발명이 실제 적용될 수 있는 구체적인 실시예들을 살펴보도록 한다.
본 발명은 전술한 바와 같이, 포토리소그래피법이 아닌 개별 스캐닝 방식의 패터닝법을 사용하여 활성층을 패터닝할 경우 특히 유용한 데, 이는 구체적으로, 반도체 활성층이 반도체성 유기물질로 형성된 경우나, 반도체 활성층이 나노입자들로 구비된 경우에 더욱 유용하다.
도 11은 반도체성 유기물질을 반도체 활성층으로 사용한 본 발명의 바람직한 일 실시예에 따른 TFT를 도시한 단면도이다.
도 11을 참조하여 볼 때, 구동 TFT(70)가 기판(81) 상에 구비되어 있다. 이 구동 TFT(70)와 전술한 발광소자의 화소전극이 전기적으로 연결된다.
상기 기판(81)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있다. 상기 기판(81) 상에는 소정 패턴의 게이트 전극(72)이 형성되고, 이 게이트 전극(72)을 덮도록 게이트 절연막(82)이 형성된다. 그리고, 게이트 절연막(82)의 상부에는 소스 전극(73) 및 드레인 전극(74)이 각각 형성된다. 소스 전극(73) 및 드 레인 전극(74)의 상부로는 유기 반도체층(75)이 형성된다.
상기 유기 반도체층(75)은 반도체성 유기물질로 구비될 수 있는 데, 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
유기 반도체층은 n형 또는 p형의 유기물질을 사용할 수 있으며, 소스/드레인 영역에 n형 또는 p형 불순물이 도핑될 수 있다.
이러한 반도체층(75)에는 소정 패턴의 그루브(76)가 형성되는 데, 이 그루브(76)에 의해 제2활성층(71)이 패터닝된다. 따라서, 상기 반도체층(75)은 별도의 패터닝 공정없이 그루브(76)에 의해 인접한 박막 트랜지스터와 구별되는 패터닝 효과를 얻을 수 있게 된다.
상기 반도체층(75)이 유기반도체인 경우, 이를 형성한 후에는 유기물 손상의 우려 때문에 패터닝 공정을 하기가 어려웠다. 그러나, 상기 그루브(76)에 의해 활성층(71)이 인접한 박막 트랜지스터와 구별되어 패터닝 효과를 얻게 되므로, 굳이 별도의 패터닝 공정을 할 필요가 없게 되는 것이다. 또한, 상기와 같은 그루브(16) 만으로 패터닝 효과를 얻게 되므로, 활성층(71)을 제외한 부위의 반도체층 전체를 식각할 필요가 없게 되어, 공정시간 단축과 효율성을 향상시킬 수 있다. 그리고, 패터닝 공정에 수반하는 습식 또는 건식 에칭공정이 배제되므로, 공정 단순화, 및 특성 향상을 기할 수 있다.
이러한 그루브(76)는 레이저 식각법(Laser ablation method)을 이용해 간단하게 형성 가능하다. 즉, 도 11에서 볼 때, 반도체층(75)을 형성한 후에, 이 반도체층(75)의 해당 부위에 소정 강도의 레이저를 조사해 해당 부위의 반도체 물질만을 식각하는 것이다. 상기 그루브(76)의 형성방법은 반드시 전술한 레이저 식각법에 한정되는 것은 아니며, 그 외에도 간단한 공정으로 채널 형상의 그루브(76) 형성이 가능한 어떠한 방법도 적용 가능하다.
이 때, 그루브(76)를 형성하는 깊이는 도 11에서 볼 수 있듯이, 반도체층(15)의 두께와 동일하게 되도록 할 수도 있으나, 반드시 이에 한정되는 것은 아니고, 반도체층(15) 하부의 층인 소스/드레인 전극(14)까지 닿지 않도록 하는 깊이로 형성되거나, 도 3에서 볼 수 있듯이, 소스/드레인 전극(14)이나 게이트 절연막(82)에까지 어느 정도 과식각되도록 형성될 수 있다.
이러한 그루브(76)는 도 12에서 볼 수 있듯이, 폐곡선상으로 형성될 수 있고, 도 13 및 도 14에서 볼 수 있듯이, 한 쌍의 평행선상으로 형성될 수도 있으며, 다. 도 15에서 볼 수 있듯이, 서로 직교하는 두 쌍의 평행선상으로 형성될 수도 있다.
상기 그루브(76)는 제2활성층(71)의 채널 형성소스/드레인 영역들과 채널 형 성 방향에 대략 평행한 선을 포함할 수 있다. 이에 따라, 게이트 전극(72)에 신호가 입력되었을 때에 형성되는 채널의 폭을 설정해주는 효과를 얻을 수 있고, 결과적으로, 반도체층(75)의 패터닝 효과를 더욱 높일 수 있게 된다.
이렇게 그루브(76)에 의한 패터닝은 반드시 구동 TFT(70)에만 한정되는 것은 아니며, 도 3 내지 도 10에서 볼 수 있는 스위칭 TFT(60)에도 그대로 적용된다. 물론, 기타 화소 내에 구비된 다른 TFT에도 적용될 수 있다.
또한, 위 유기 반도체 TFT의 적층 구조는 반드시 도 11에 한정되는 것은 아니며, 다양한 적층 구조를 갖도록 형성될 수 있다.
이렇게 반도체성 유기물질로 활성층을 형성할 때에, 도 3 내지 도 10에서 볼 수 있듯이, 활성층들(61)(71)을 배치시킬 경우, 활성층 패턴을 위한 그루브의 패터닝 공정이 더욱 유리해진다.
즉, 도 12 내지 도 15와 같이, 그루브(76)를 식각할 때에 전체 화소에 있어 제1 활성층(61) 및 제2활성층(71)이 직선상으로 배열되어 있기 때문에 장비의 위치 이동량이 최소화될 수 있으며, 이를 위한 연산량 및 연산시간도 줄어들어 공정시간을 더욱 단축시킬 수 있다.
본 발명은 또한, 반도체 활성층이 나노입자들로 구비된 경우에도 유용하게 적용될 수 있는 데, 도 3 내지 도 10에서 볼 수 있는 활성층들(61)(71)에 나노 입자들이 구비되어 있을 때에 더욱 유용해진다.
즉, 도 3 내지 도 10에서 볼 수 있듯이, 활성층들(61)(71)을 배치하고, 이 활성층들(61)(71)이 적어도 하나 이상의 나노입자들을 포함하며, 이 나노입자들이 각 활성층들(61)(71)의 채널 형성 방향(화살표방향)에 평행하게 배열되어 있도록 할 수 있다.
이렇게 나노입자들이 포함된 활성층들(61)(71)의 패터닝 방법은 다양하게 구비될 수 있다.
먼저, 도 16에서 볼 수 있듯이, 미량 유체를 도포하기 위한 PDMS 고분자 몰드(200)를 이용해 스탬핑할 수 있다.
PDMS 고분자 몰드(200)는, 예컨대, 폴리디메틸실록산(polydimethylsiloxane)으로 이루어질 수 있는 형틀로서, 도 3 내지 도 10과 같은 패턴의 활성층들(61)(71)을 형성하기 위하여, 길이방향으로 형성된 스탬핑 라인(130)을 하부에 갖고, 이 스탱핑 라인(230)을 연결하는 입구(210) 및 출구(220)를 갖는다. 상기 스탬핑 라인(230)은 입구(210)를 통해 주입된 나노입자 용액이 인쇄될 수 있도록 하부 바닥면으로부터 소정 깊이로 인입되어 있다. 이 스탬핑 라인(230)은 20~30 ㎛의 폭을 가질 수 있다.
상기 나노입자 용액에 포함된 나노입자는 나노 와이어, 나노 리본, 나노 막대, 단층벽 또는 다층벽의 나노 튜브의 형태를 가질 수 있는 데, 이러한 나노입자의 제조방법의 예들로서 다음과 같은 방법들이 더 있을 수 있다.
(a) P형 Si 나노 와이어
두께 20-40nm를 갖는 P형 Si 나노 와이어의 경우, 상업적으로 이용가능한 단분산 금 콜로이드 입자(Mono-dispersed gold colloid particle (British Biocell International Ltd))를 촉매로 하여 SiH4 와 B2H6 의 열증착으로 합성되어진다. 이 때 온도는 420 - 480 ℃ 사이를 이용하고, 반응기는 8-인치 튜브 퍼니스(8-inch tube furnace)에서 컴퓨터로 제어되는 성장(computer-controlled growth)이 가능하도록 조절한다. 전체 압력이 30 torr 일 때 실란(silane) 분압은 약 2 torr, 반응 시간은 40 분이 소요된다. SiH4와 B2H6 의 비율은 도핑레벨을 감안하여 6400:1 로 조절한다. 이때 나노 와이어의 도핑농도는 약 ~4x10E+17 cm-3 으로 추정된다. 도핑레벨이 높으면 높을 수록 고온 어닐링 프로세스가 없어도 컨택 저항이 낮아지는 장점이 있다.
(b) N형 Si 나노 와이어
N형 의 Si 나노 와이어는 레이저 촉매 성장(laser-assisted catalytic growth ;LCG) 방법으로 합성된다. 간단하게는 Nd:YAG 레이저(532 nm; 8 ns 펄스폭, 300 mJ/pulse, 10Hz)의 레이저 빔을 이용하여 금 타겟(gold target)을 박리(ablation) 하는 방법을 채택하게 된다. 이 때 생성되는 금 나노 클러스터(gold nanocluster) 촉매 입자는 반응용기에서 SiH4 가스와 함께 반응하여 Si 나노 와이어로 성장하게 된다. 도핑을 할 경우에는 N형의 경우 Au-P 타겟(99.5:0.5 wt%, Alfa Aesar) 과 보조 적색 형광(additional red phosphorus)(99% Alfa Aesar)을 반응 용기의 가스 입구에 두어 생성한다.
(c) N형 GaN 나노 와이어
암모니아 가스 (99.99%, Matheson), 갈륨 금속(99.9999%, Alfa Aesar), 마그네슘 나이트라이드(Mg3N2, 99.6%, Alfa Aesar)를 각각 N, Ga, Mg의 소스로 이용하여 금속-촉매 CVD(metal-catalyzed CVD)로 형성한다. 이 때 사용하는 기판은 c-플 레인 사파이어(c-plane sapphire)가 바람직하다. Mg3N2는 열적으로 분해하여 MgN2(s) = 3Mg(g) + N2(g)와 같이 되고, Mg 도판트를 생성하며, Ga-source의 upstream 에 놓여진다. 950℃ 온도 조건에서 GaN 나노 와이어가 형성되며, 니켈(nickel)이 촉매로 사용된다. 대부분 길이는 10~40 um 의 분포를 갖는다.
(d) N형 CdS 나노 리본
CdS 나노 리본(nano-ribbon)은 진공 카포 전달(vacuum capour transport) 방법으로 합성되어진다. 특히, 적은 양의 CdS 분말 (~100mg)을 진공관의 한쪽 끝에 놓고 밀봉해주도록 한다. CdS 분말의 온도가 900C 가 유지되도록 진공관을 가열하는 동안에 다른 쪽 끝은 50C보다 낮도록 유지해 준다. 두시간 이내에 대부분의 CdS 들이 차가운 쪽으로 이동되게 되고 진공관의 기벽에 달라붙게 된다. 이런 방법으로 얻어진 물질들은 30-150nm 사이의 두께를 갖는 나노리본이 주종이고 이때의 폭은 0.5 - 5 um, 길이는 10 - 200 um 정도이다.
(e) Ge 나노 와이어
2.5cm 직경의 퍼니스 반응기(furnace reactor)에서 (총 기압 = 1atm) H2을 100 sccm 의 유속으로 흘리면서 동시에 GeH4 (10% in He) 의 유속을 10 sccm (표준 입방 센티미터) 로 유지하면서 275C 조건에서 15분간 CVD 를 하여 얻는다. 반응 기판은 금 나노 결정(Au nanocrystal)을 (평균 20 nm 지름) SiO2 기판표면에 고르게 분산한 기판을 사용한다.
(f) InP 나노 와이어
InP 나노 와이어들은 LCG 방법으로 형성된다. LCG 타겟은 대체적으로 94%의 InP, 촉매로써의 5% Au, 도핑 원소로써의 1% Te 또는 Zn 로 구성되어 있다. 성장하는 동안 퍼니스 온도는 (중간) 800C로 유지하며, 타겟은 퍼니스의 중간보다는 상류 단부(upstream end)에 위치시킨다. 레이저 조건은 Nd-YAG 레이저(파장 1064nm)의 펄스를 10분간 조사하며, 이 때 나노 와이어들은 퍼니스의 차가운 단측의 하류 단부(downstream)에 포집된다.
(g) ZnO 나노 막대
ZnO 나노 막대(Nanorod)는 대략, 29.5g (0.13 mol)의 아연 아세테이트 디하이드레이트(Zinc acetate dihydrate (ZnOCOCH3-2H2O)) 를 60C에서 125 mL 의 메탄올에 녹인후 65 mL 의 메탄올에 14.8g (0.23 mol) 의 포타슘 히드록사이드(potassium hydroxide (KOH))를 녹인 용액을 부가하여 만든다. 반응 혼합물은 60C에서 수일동안 교반해 준다. 몇 일 내에 나노 막대기가 침전되면 침전물을 메탄올로 씻어주고 5500 rpm에서 30분간 원심분리한다. 얻어진 나노입자들을 에틸렌 글리콜/물(ethylene glycol/water) 2:1 의 용매로 희석시켜 용액을 만든다. 3일정도 숙성을 시킬경우 지름이 15-30nm, 길이는 200 - 300 nm 정도의 나노 막대(nanorod)를 얻을 수 있다. 이와는 달리 CVD 방법을 이용하면 나노와이어를 얻을 수도 있다.
상기와 같이 제조된 나노입자는 통상의 습식화학적 방법을 통해 나노입자를 담은 콜로이드 용액으로 제조된다. 예를 들어, 나노입자를 담은 콜로이드 용액은, 이미 만들어진 나노 와이어들 또는 나노 리본들을 에탄올에 넣은 후 초음파를 이용하여 균질하게 혼합되도록 하여 제조될 수 있다.
이와 같이 준비된 나노입자 콜로이드 용액을, 극미량씩 상기 PDMS 고분자 몰드(200)의 입구(210)에 흘려 넣어준다. 이 때, PDMS 고분자 몰드(200)의 스탬핑 라인(230)은 도 3 내지 도 10의 제1활성층(61) 및 제2활성층(71) 패턴에 얼라인되어 있어, 도 3 내지 도 10에서 점선의 라인들을 따라, 인쇄한다.
이렇게 미량의 유체를 도포한 다음에는 이를 건조시키는 데, 건조 작업은 상온에서 이루어질 수 있다. 다만, 신속한 건조를 위하여는, 지나치게 높지 않은 적절한 온도로 열처리를 하는 것이 바람직하다.
이렇게 나노입자를 포함한 활성층들(61)(71)이 형성된 후에는 통상의 공정에 따라 TFT들을 형성하고, 이 TFT들에 연결되도록 발광 소자를 연결해, 평판 표시장치를 구현한다.
나노입자를 이용해 도 3 내지 도 10에서 볼 수 있는 바와 같은 활성층들(61)(71)을 형성하는 방법은 이 외에도 다양한 방법이 있을 수 있다.
그 일 예로, 기판 상에 PDMS 고분자 몰드를 이용해, Stamping 방법으로 Amine 처리를 한 후, 공지의 잉크젯 방법으로 도 3 내지 도 10과 같은 패터닝을 형성할 수 있다. 이러한 잉크젯 방법에 의하면, 패턴 폭을 20 micrometer 까지 형성할 수 있다.
또한, 다른 예로서 레이저 유도화 열전사법(Laser Induced Thermal Imaging Method, 이하, "LITI 법"이라 함)에 의해서도 가능하다.
도 17a 내지 도 17c는 LITI법에 의해 도 3 내지 도 10과 같은 활성층들(61)(71)의 패턴을 형성하는 방법을 도시한 것이고, 도 18은 이 때의 도너(Donor) 시트의 단면을 도시한 것이며, 도 19는 도너 시트의 평편을 도시한 것이다.
먼저, 본 발명에 있어, LITI법에 따라 나노입자를 갖는 활성층들을 형성하는 방법은 도 18 및 도 19에서 볼 수 있는 바와 같은 도너(Donor) 시트(300)를 이용한다.
이 도너 시트(300)는 필름(310)에 나노 와이어(330)들을 그 길이방향에 평행하게 배열시켜 전사층(320)을 형성한다.
상기 필름(310)은 기재가 되는 베이스 필름(312)과, 광열전환층(Light to Heat Conversion Layer, LTHC Layer, 314)을 포함한다. 상기 베이스 필름(312)은 폴리 올레핀계 수지가 사용될 수 있다. 그리고, 상기 광열전환층(314)은 아크릴에 탄소를 교반하여 상기 베이스 필름(312)에 코팅할 수 있는 데, 반드시 이에 한정되는 것은 아니며, 레이저의 빛을 열로 전환시켜 전사층(320)에 열을 가해, 전사층(340)을 전사하거나, 레이저의 ablation 현상을 유발하도록 할 수 있는 것이면 어떠한 것이라도 무방하다.
도너 시트(300)에는 도 19에서 볼 수 있듯이, 나노 와이어(330)들이 일방향으로 정렬되어 있다.
이러한 도너 시트(300)를 도 17a에서 볼 수 있듯이, 버퍼층(110)이 형성된 기판(100)에 안착시키고, 도 17b에서 볼 수 있듯이, 서로 라미네이팅하여 가접합한다. 그 상태로, 패턴을 형성할 소정 부위에 레이저 빔을 조사하고, 도너 시트(300)와 기판(100)을 분리시키면, 도 17c에서 볼 수 있듯이, 기판(100)상에 소정 패턴이 형성된다. 이렇게 레이저 빔에 의해 패턴을 형성하므로써, 도 3 내지 도 10에서 볼 수 있듯이, 활성층들(61)(71)의 패터닝이 가능하게 된다.
이상은 레이저 전사법을 일 예로서 설명한 것이나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 도너 시트의 전사층이 레이저가 아닌 외부 압력에 의해 전사될 수 있도록 할 수도 있음은 물론이다. 이 경우, 일반적인 전사법이 그대로 적용 가능하다.
나노 와이어(330)들이 일방향으로 정렬되어 있는 도너 시트(300)는 다양한 방법에 의해 제조될 수 있다.
도 20a 및 도 20b는 그 일 예를 나타낸 것이다.
먼저, 도 20a와 같이, 물과 같은 용액(351)이 저장되어 있는 수조(350)에 복수개의 나노 와이어(330)들을 혼입시킨다. 이 때, 나노 와이어(330)들은 전술한 P형 나노 와이어 또는 N형 나노 와이어일 수 있는 데, 이들은 용액(351)상에 떠 있는 상태로 불규칙한 방향으로 배열되어 있다.
그리고, 얼라인 바아(352)를 이용해 용액(351) 표면의 나노 와이어(330)들을 일측으로 밀게 되면, 나노 와이어(330)들은 얼라인 바아(352)에 밀려 일측으로 밀집되게 된다. 통상의 나노 와이어의 경우, 직경 또는 두께가 30nm 정도이고, 길이가 40 내지 50 ㎛ 이기 때문에, 그 애스펙트 레이쇼(aspect ratio)가 매우 크다. 따라서, 일측으로 밀집된 나노 와이어(330)들은 대략 일방향으로 정열되고, 이 정열 방향은 나노 와이어(330)들의 길이방향에 평행하게 된다.
수조(350)에는 복수개의 롤러들(353)을 설치하고, 이 롤러들(353)을 이용해 필름(310)이 수조(350)를 관통하도록 한다. 이 때, 필름(310)은 도 18에서 볼 수 있듯이, 베이스 필름(312)에 광열전환층(314)이 형성되어 있는 것으로, 광열전환층(314)에 나노 와이어(330)들이 접합되도록, 광열전환층(314)이 나노 와이어(330)의 방향이 되도록 수조(350)를 통과시킨다.
이렇게 수조(350)를 통과시켜 광열전환층(314)에 나노 와이어(330)들이 접합될 때, 나노 와이어(330)들은 수조(350)의 일측으로 밀집되어 있는 상태이므로, 대략 일방향으로 정렬되어 있게 된다. 이러한 나노 와이어(330)들은 필름(310)의 광열전환층(314)에 접합되어도 그 정렬상태가 그대로 유지될 수 있다. 이렇게 나노 와이어(330)들이 정렬된 필름(310)을 건조한 후, 소정 길이로 절단하면, 도 19에서 볼 수 있듯이, 나노 와이어(330)들이 일방향으로 정렬된 도너 시트(300)를 얻을 수 있다.
이러한 도너 시트(300)의 형성방법은 필름(310)이 인라인상으로 연속하여 공급되므로, Roll-to-Roll 방식이 가능하게 되고, 이에 따라, 연속하여 많은 도너 시트(300)를 형성할 수 있게 된다. 따라서, 생산성을 더욱 증대시킬 수 있다.
상기 도너 시트(300)는 도 21 내지 도 25에서 볼 수 있는 방법으로 제조될 수도 있다. 이를 보다 상세히 설명하면 다음과 같다.
먼저, 고분자계 물질로 제 1 섬유 및 제 2 섬유를 형성한다. 제 1 섬유(360)는 도 22 및 도 23에서 볼 수 있듯이, 직포를 형성할 때에 씨실 또는 날실 중 어느 하나가 되는 것으로 고분자계 물질로만 이루어져 있으며, 나노 입자(330)들을 포함하고 있지 않다. 그리고, 제 2 섬유(370)는 상기 제 1 섬유(360)에 대략 직각으로 교차하는 날실 또는 씨실이 되는 것으로, 도 24에서 볼 수 있듯이, 그 내부에 복수개의 나노 입자(330)들이 서로 대략 평행하게 배열되어 있다.
이러한 제 1 섬유(360) 및 제 2 섬유(370)들은 도 21에서 볼 수 있는 바와 같은 일렉트로스피닝(electrospinning)법을 사용하여 제조될 수 있으나, 반드시 이에 한정되는 것은 아니며, 다양한 방법에 의해 제조될 수 있다. 이하에서는, 일렉트로 스피닝법을 이용한 제 1 섬유(360) 및 제 2 섬유(370)의 제조방법을 보다 상세히 설명토록 한다.
도 21에 도시된 바와 같은 일렉트로스피닝 장치(400)는 노즐(411)을 갖는 주입기(410)와, 이 주입기(410)에 고주파 전원을 인가하는 파워 서플라이(430)와, 노즐(411)로부터 주입되는 고분자 용액으로 나노사이즈의 섬유를 형성하는 콜렉터(420)를 구비한다.
주입기(410)에 소정의 고분자 용액(412)을 주입하고, 이 고분자 용액(412)에 고주파 전원을 인가한 상태에서 회전하는 콜렉터(420)로 고분자 용액(412)을 분사한다. 그러면, 이 콜렉터(420)에는 섬유가 연신되며 감기게 된다.
상기 고분자 용액(412)은, 제 1 섬유(340)를 형성할 때에는 나노 입자가 혼합되어 있지 않은 고분자 용액을 사용하고, 제 2 섬유(350)를 형성할 때에는 나노 입자가 혼합되어 있는 고분자 용액을 사용한다. 나노입자의 제조방법은 전술한 바와 같다.
이러한 나노 입자들을 포함한 고분자 용액으로 제 2 섬유(370)를 형성하면, 이 제 2 섬유(370)에 포함되어 있는 나노 입자들은 도 24에서 볼 수 있듯이, 제 2 섬유(370)의 연신방향으로 정렬된다. 따라서, 서로 평행하게 배열된 나노 입자(330)들을 얻을 수 있게 된다.
다음으로, 이렇게 나노 입자들이 포함되어 있지 않은 제 1 섬유(360)와, 나노 입자들이 포함되어 있는 제 2 섬유(370)를 도 22 또는 도 23과 같이 서로 교차하도록 직포(380)를 형성한다. 이 직포(380)에는 제 2 섬유(370)에만 나노 입자들이 포함되어 있기 때문에, 결국, 제 2 섬유(370)가 배열되어 있는 방향에 평행하게 나노 입자들이 배열되어 있게 된다.
따라서, 이러한 직포(380)를 도 25에서 볼 수 있듯이, 상기 광열전환층(314)이 형성되어 있는 필름(310)에 라미네이팅시키면, 도 19에서 볼 수 있는 바와 같이, 나노 입자(330)들이 서로 대략 평행하게 배열되어 있는 도너 시트(300)를 얻을 수 있게 된다. 라미네이팅 시에는 직포(380)가 필름(310)의 광열전환층(314)에 밀착되도록 한 상태에서 진행한다.
이러한 도너 시트(300)의 형성방법은 상기 직포(380)를 롤 형상으로 제조한 후, 이를 이용해 연속하여 많은 도너 시트(300)를 형성할 수 있으므로, 생산성을 더욱 증대시킬 수 있다.
상기한 바와 같은 본 발명에 따르면, 각 화소에 구비된 활성층들의 패터닝 공정이 더욱 유리해진다. 특히, 포토리소그래피법이 아닌 개별 스캐닝 방식의 패터닝법을 이용하여 활성층을 패터닝할 경우, 각 화소의 활성층들과 전체 화소의 활성층들이 직선상으로 배열되어 있기 때문에 장비의 위치 이동량이 최소화될 수 있으 며, 이를 위한 연산량 및 연산시간도 줄어들어 공정시간을 더욱 단축시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 발광이 이루어지는 복수개의 화소를 갖고, 반도체 활성층과 상기 반도체 활성층에 전기적으로 연결된 소스 및 드레인 전극과 상기 반도체 활성층 및 소스 및 드레인 전극에 각각 절연된 게이트 전극을 갖는 박막 트랜지스터가 각 화소에 적어도 둘 이상 구비되어 상기 각 화소의 발광을 조절하는 평판 표시장치에 있어서,
    상기 각 화소의 박막 트랜지스터들 중 적어도 두 개의 박막 트랜지스터는 그 반도체 활성층들이 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  2. 제1항에 있어서,
    상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
    상기 서로 평행한 반도체 활성층들은 상기 데이터 라인에 평행한 것을 특징으로 하는 평판 표시장치.
  3. 제2항에 있어서,
    한 화소의 서로 평행한 반도체 활성층들과, 이 화소로부터 상기 데이터 라인에 평행한 방향으로 인접한 화소의 서로 평행한 반도체 활성층들은 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  4. 제1항에 있어서,
    상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
    상기 서로 평행한 반도체 활성층들은 상기 스캔 라인에 평행한 것을 특징으로 하는 평판 표시장치.
  5. 제4항에 있어서,
    한 화소의 서로 평행한 반도체 활성층들과, 이 화소로부터 상기 스캔 라인에 평행한 방향으로 인접한 화소의 서로 평행한 반도체 활성층들은 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  6. 제1항에 있어서,
    상기 서로 평행한 반도체 활성층들은 동일한 크기로 구비된 것을 특징으로 하는 평판 표시장치.
  7. 제1항에 있어서,
    상기 서로 평행한 반도체 활성층들은 그 중심이 평행선상에 위치하도록 배열된 것을 특징으로 하는 평판 표시장치.
  8. 제1항에 있어서,
    상기 서로 평행한 반도체 활성층들은 그 단부가 평행선상에 위치하도록 배열된 것을 특징으로 하는 평판 표시장치.
  9. 제1항에 있어서,
    한 화소의 서로 평행한 반도체 활성층들과, 인접한 화소의 서로 평행한 반도체 활성층들은 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  10. 발광이 이루어지는 복수개의 화소를 갖고, 각 화소는 반도체 활성층과 상기 반도체 활성층에 전기적으로 연결된 소스 및 드레인 전극과 상기 반도체 활성층 및 소스 및 드레인 전극에 각각 절연된 게이트 전극을 각각 갖는 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함해 상기 각 화소의 발광을 조절하는 평판 표시장치에 있어서,
    상기 각 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터는 그 반도체 활성층들이 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  11. 제10항에 있어서,
    상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
    상기 각 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 상기 데이터 라인에 평행한 것을 특징으로 하는 평판 표시장치.
  12. 제11항에 있어서,
    한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층 들과, 이 화소로부터 상기 데이터 라인에 평행한 방향으로 인접한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  13. 제10항에 있어서,
    상기 각 화소는 데이터 라인과 스캔 라인에 의해 구획되고,
    상기 각 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 상기 스캔 라인에 평행한 것을 특징으로 하는 평판 표시장치.
  14. 제13항에 있어서,
    한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들과, 이 화소로부터 상기 스캔 라인에 평행한 방향으로 인접한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  15. 제10항에 있어서,
    상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 동일한 크기로 구비된 것을 특징으로 하는 평판 표시장치.
  16. 제10항에 있어서,
    상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 그 중심이 평행선상에 위치하도록 배열된 것을 특징으로 하는 평판 표시장치.
  17. 제10항에 있어서,
    상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 그 단부가 평행선상에 위치하도록 배열된 것을 특징으로 하는 평판 표시장치.
  18. 제10항에 있어서,
    한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들과, 인접한 화소의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 반도체 활성층들은 서로 평행하게 배치된 것을 특징으로 하는 평판 표시장치.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 활성층은 반도체성 유기물질로 구비된 것을 특징으로 하는 평판 표시장치.
  20. 제19항에 있어서,
    상기 반도체성 유기물질은 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체로 이루어진 군, 및 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체로 이루어진 군으로부터 선택된 적어도 어느 하나로 구비된 것을 특징으로 하는 평판 표시장치.
  21. 제19항에 있어서,
    상기 반도체 활성층은 이 반도체 활성층에 소정 깊이로 인입된 그루브에 의해 인접한 반도체 활성층과 구별되는 것을 특징으로 하는 평판 표시장치.
  22. 제19항에 있어서,
    상기 반도체 활성층은 잉크젯 프린팅된 것을 특징으로 하는 평판 표시장치.
  23. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 각 반도체 활성층은 적어도 하나의 나노입자로 구비된 것을 특징으로 하는 평판 표시장치.
KR1020040036828A 2004-05-24 2004-05-24 박막 트랜지스터를 구비한 평판표시장치 KR100637162B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040036828A KR100637162B1 (ko) 2004-05-24 2004-05-24 박막 트랜지스터를 구비한 평판표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040036828A KR100637162B1 (ko) 2004-05-24 2004-05-24 박막 트랜지스터를 구비한 평판표시장치

Publications (2)

Publication Number Publication Date
KR20050111900A KR20050111900A (ko) 2005-11-29
KR100637162B1 true KR100637162B1 (ko) 2006-10-20

Family

ID=37286924

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040036828A KR100637162B1 (ko) 2004-05-24 2004-05-24 박막 트랜지스터를 구비한 평판표시장치

Country Status (1)

Country Link
KR (1) KR100637162B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5182775B2 (ja) * 2006-03-22 2013-04-17 国立大学法人大阪大学 トランジスタ素子及びその製造方法、電子デバイス、発光素子並びにディスプレイ

Also Published As

Publication number Publication date
KR20050111900A (ko) 2005-11-29

Similar Documents

Publication Publication Date Title
KR100708644B1 (ko) 박막 트랜지스터, 이를 구비한 평판 표시장치, 박막트랜지스터의 제조방법, 평판 표시장치의 제조방법, 및도너 시트의 제조방법
JP4885462B2 (ja) ドナーシート、ドナーシートの製造方法、ドナーシートを利用した薄膜トランジスタの製造方法、及びドナーシートを利用した平板表示装置の製造方法
KR100647699B1 (ko) 나노 반도체 시트, 상기 나노 반도체 시트의 제조방법,상기 나노 반도체 시트를 이용한 박막 트랜지스터의제조방법, 상기 나노 반도체 시트를 이용한 평판표시장치의 제조방법, 박막 트랜지스터, 및 평판 표시장치
JP4476867B2 (ja) 薄膜トランジスタ，電子装置およびフラットパネルディスプレイ装置
US10847757B2 (en) Carbon enabled vertical organic light emitting transistors
US9455421B2 (en) Devices, structures, materials and methods for vertical light emitting transistors and light emitting displays
KR101919423B1 (ko) 그래핀 반도체 및 이를 포함하는 전기소자
KR100637162B1 (ko) 박막 트랜지스터를 구비한 평판표시장치
CN109244252B (zh) Qled器件及其制备方法
KR100615290B1 (ko) 평판표시장치
KR100659056B1 (ko) 박막 트랜지스터, 및 이를 구비한 평판 표시장치
KR100669793B1 (ko) Ｃｍｏｓ 박막 트랜지스터 및 이를 구비한 평판 표시장치
CN111384303B (zh) 一种膜层的制备方法与量子点发光二极管
KR100626040B1 (ko) 평판표시장치
KR100603352B1 (ko) 박막 트랜지스터, 이를 구비한 평판 표시장치
KR100626039B1 (ko) 평판표시장치
Park et al. Vertical-Type Organic Light-Emitting Transistors with High Effective Aperture Ratios
CN116209331A (zh) 光电器件的处理方法及光电装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121008

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170928

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 14