KR100626040B1 - 평판표시장치 - Google Patents

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Abstract

본 발명은 TFT의 활성층의 크기를 변경하지 않고, 동일 구동전압을 가한 상태에서도 구동 TFT로부터 발광소자로 전달되는 전류량을 낮출 수 있고, 스위칭 TFT의 높은 특성은 그대로 유지하고, 구동 TFT에 의한 휘도 균일도를 만족시키며, 발광 소자의 수명을 단축시키지 않고, 간단하게 플렉시블 특성을 구현하기 위한 것으로, 발광 소자를 구비한 복수개의 부화소를 각각 포함하는 화소들과, 상기 각 부화소에 위치해, 상기 발광 소자에 데이터 신호를 전달하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 스위칭 박막 트랜지스터들과, 상기 각 부화소에 위치해, 상기 데이터신호에 따라서 상기 발광 소자에 소정의 전류가 흐르도록 상기 발광 소자를 구동하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 구동 박막 트랜지스터들을 포함하고, 상기 각 부화소에서, 적어도 스위칭 박막 트랜지스터의 채널과 구동 박막 트랜지스터의 채널은 서로 다른 방향을 갖도록 구비된 것을 특징으로 하는 평판표시장치에 관한 것이다.

Description

평판표시장치{Flat panel display}
도 1은 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 박막 트랜지스터 활성층 구조를 개략적으로 도시한 평면도,
도 2는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 일 부화소의 등가회로도,
도 3은 도 2를 구현한 유기 전계 발광 표시장치의 일 부화소의 단면도,
도 4는 활성층을 형성하는 나노입자들을 도시한 부분 사시도,
도 5a 및 도 5b는 각각 제1활성층 및 제2활성층의 평면도,
도 6은 기판 상에 나노입자들이 배열된 상태를 도시한 평면도,
도 7a 내지 도 7c는 도 6에 따른 나노막을 형성하기 위한 방법으로, LITI 법의 일 예를 도시한 단면도,
도 8 및 도 9는 각각 도 7a 내지 도 7c의 방법에 사용되는 도너 시트의 단면도 및 평면도,
도 10a 및 도 10b는 도 8 및 도 9의 도너 시트를 제조하는 방법의 일 예를 도시한 도면들,
도 11 내지 도 15는 도 8 및 도 9의 도너 시트를 제조하는 방법의 다른 일 예를 도시한 도면들,
도 16은 본 발명의 또 다른 일 실시예에 따른 활성층을 형성하는 나노입자들을 도시한 부분 사시도,
도 17은 도 16에 따른 활성층을 갖는 것으로, 본 발명의 또 다른 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 박막 트랜지스터 활성층 구조를 개략적으로 도시한 평면도,
도 18 및 도 19는 각각 제1TFT 및 제2TFT를 도시한 단면도들.
본 발명은 평판표시장치에 관한 것으로서, 보다 상세하게는 박막 트랜지스터를 구비한 액티브 매트릭스형 평판 표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: TFT)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 박막 트랜지스터는 기판 상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드래인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층을 가지며, 이 반도체 활성층 상에 형성된 게이트 절연막 및 활성층의 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극으로 구성된다.
상기와 같은 박막 트랜지스터는 전술한 바와 같이, 평판 표시장치에 있어 스 위칭 소자나 화소의 구동소자로 사용되는 데, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형 유기 전계 발광 표시장치는 각 부화소(sub-pixel)당 적어도 2개의 박막 트랜지스터(이하, "TFT"라 함)를 구비한다.
상기 유기 전계 발광 소자는 애노우드 전극과 캐소오드 전극의 사이에 유기물로 이루어진 발광층을 갖는다. 이 유기 전계 발광 소자는 이들 전극들에 양극 및 음극 전압이 각각 인가됨에 따라 애노우드 전극으로부터 주입된 정공(hole)이 정공 수송층을 경유하여 발광층으로 이동되고, 전자는 캐소오드 전극으로부터 전자 수송층을 경유하여 발광층으로 주입되어, 이 발광층에서 전자와 홀이 재결합하여 여기자(exiton)를 생성하고, 이 여기자가 여기상태에서 기저상태로 변화됨에 따라, 발광층의 형광성 분자가 발광함으로써 화상을 형성한다. 풀컬러 유기 전계 발광 표시장치의 경우에는 상기 유기 전계 발광 소자로서 적(R), 녹(G), 청(B)의 삼색을 발광하는 화소를 구비토록 함으로써 풀컬러를 구현한다.
이러한 액티브 매트릭스형 유기 전계 발광 표시장치(AMOLED)에 있어서, 점차 고해상도 패널이 요구되고 있는데, 이 때는 전술한 바와 같은 고 성능의 다결정질 실리콘으로 형성한 박막 트랜지스터가 오히려 문제를 야기시키게 된다.
종래의 액티브 매트릭스형 유기 전계 발광 표시장치 등 액티브 매트릭스형 평판표시장치에서는 동일한 반도체 활성층으로 스위칭 박막 트랜지스터와 구동 박막 트랜지스터가 제조되어 구동 박막 트랜지스터와 스위칭 박막 트랜지스터가 동일한 전류 이동도를 가지므로, 스위칭 박막 트랜지스터의 스위칭 특성과 구동 박막 트랜지스터의 저전류 구동특성을 동시에 만족할 수 없었다.
즉, 고해상도 표시소자의 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 전류 이동도가 큰 반도체 물질을 이용하여 제조하는 경우에는 스위칭 박막 트랜지스터의 높은 스위칭 특성은 얻을 수는 있지만, 구동 박막 트랜지스터를 통해 EL소자로 흐르는 전류량이 증가하여 휘도가 지나지게 높아지게 되고, 결국 단위면적당 전류밀도가 높아져서 EL소자의 수명이 감소하는 문제점이 있었다.
한편, 전류 이동도가 낮은 반도체 물질을 이용하여 표시소자의 스위칭 트랜지스터와 구동 트랜지스터를 제조하는 경우에는, 구동 트랜지스터는 전류가 감소되는 방향으로, 스위칭 트랜지스터는 전류가 증가되는 방향으로 박막 트랜지스터를 제조해야 한다.
이러한 문제점을 해결하기 위하여, 구동 트랜지스터를 통해 흐르는 전류량을 제한하는 방법이 제안되었다. 그 방법으로는 구동 트랜지스터의 폭에 대한 길이의 비(W/L)를 감소시켜 채널영역의 저항을 증가시키는 방법, 또는 구동 트랜지스터의 소오스/드레인영역에 저도핑영역을 형성하여 저항을 증가시키는 방법 등이 있었다.
그러나, 길이를 증가시켜 W/L을 감소시키는 방법은 채널길이가 길어져서 엑시머 레이저 어닐링(ELA: Excimer Laser Annealing)방법 등을 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화할 때 채널영역에 줄무늬가 형성되고, 개구면적이 감소하는 문제점이 있었다. 폭을 감소시켜 W/L을 감소시키는 방법은 포토리소그래피 공정의 디자인 룰에 제약을 받으며, 트랜지스터의 신뢰성을 확보하기 어려운 문제점이 있었다.
또한, 저도핑영역을 형성하여 저항을 증가시키는 방법은 추가의 도핑공정이 수행되어야 하는 문제점이 있었다.
한편, 최근의 평판 표시장치들은 충분한 시야각을 확보하기 위해 소정의 장력을 가해 일정 정도 휘어지도록 하거나, 암밴드(Arm Band), 지갑, 노트북 컴퓨터 등의 휴대성 제품에 채용하고자 하기 위해, 유연성(flexible)에 대한 요구가 높아지고 있다.
그런데, 종래의 방법으로 다결정질 실리콘 TFT를 형성할 경우에는 유연성 평판 표시장치를 얻기가 힘들다. 즉, 유연성(flexible) 제품을 가공하기 위하여는, 기판을 포함한 구성품의 대부분에 쉽게 휘어질 수 있는 재료로서 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료를 채용해야 하는데, 이들 플라스틱 재료는 열에 약하다.
따라서, 특히, 유연성(flexible) 제품에 채용되는 평판 표시장치의 TFT들을 가공하기 위하여는, 플라스틱 재료가 견딜 수 있는 온도 이하에서 제조될 수 있는 구조 및 방법이 필요하다.
이렇게 유연성 제품에 채용되는 TFT를 제조하기 위해, 최근에는 일본특허 2004-048062호에서 볼 수 있듯이, TFT의 채널로서 나노 구조체를 채용하는 방법이 개시되어 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, TFT의 활성층의 크기를 변경하지 않고, 동일 구동전압을 가한 상태에서도 구동 TFT로부터 발광소자로 전달되는 전류량을 낮출 수 있는 평판표시장치를 제공하는 데 목적이 있 다.
본 발명의 다른 목적은 스위칭 TFT의 높은 특성은 그대로 유지하고, 구동 TFT에 의한 휘도 균일도를 만족시키며, 발광 소자의 수명을 단축시키지 않는 평판표시장치를 제공하는 것이다.
본 발명은 또한, 간단하게 플렉시블 특성을 구현할 수 있는 평판 표시장치를 제공하는 데 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은, 발광 소자를 구비한 복수개의 부화소를 각각 포함하는 화소들과, 상기 각 부화소에 위치해, 상기 발광 소자에 데이터 신호를 전달하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 스위칭 박막 트랜지스터들과, 상기 각 부화소에 위치해, 상기 데이터신호에 따라서 상기 발광 소자에 소정의 전류가 흐르도록 상기 발광 소자를 구동하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 구동 박막 트랜지스터들을 포함하고, 상기 각 부화소에서, 적어도 스위칭 박막 트랜지스터의 채널과 구동 박막 트랜지스터의 채널은 서로 다른 방향을 갖도록 구비된 것을 특징으로 하는 평판표시장치를 제공한다.
본 발명은 또한, 전술한 목적을 달성하기 위하여, 발광 소자를 구비한 복수개의 부화소를 각각 포함하는 화소들과, 상기 각 부화소에 위치해, 상기 발광 소자에 데이터 신호를 전달하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하 고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 스위칭 박막 트랜지스터들과, 상기 각 부화소에 위치해, 상기 데이터신호에 따라서 상기 발광 소자에 소정의 전류가 흐르도록 상기 발광 소자를 구동하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 구동 박막 트랜지스터들을 포함하고, 상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도와, 상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 서로 다른 것을 특징으로 하는 평판 표시장치를 제공한다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 1은 본 발명에 따른 평판표시장치 중 그 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 박막 트랜지스터 활성층 구조를 설명하기 위한 평면도이다. 도 1에서 볼 때, 상기 유기 전계 발광 표시장치의 각 화소들은 적색(R), 녹색(G) 및 청색(B)의 부화소들이 종방향(도 1에서 상하방향)으로 반복하여 배치되도록 구비되어 있다. 그러나, 이러한 화소들의 구성은 반드시 이에 한정되는 것은 아니며, 각 색상의 부화소들이 모자이크상, 격자상 등 다양한 패턴으로 배열되어 화소를 구성할 수 있으며, 도 1에서 볼 수 있는 풀 칼라 평판표시장치가 아닌 단일 칼라 평판표시장치여도 무방하다.
이러한 유기 전계 발광 표시장치의 부화소들은 도 1에서 가상선에 의해 한정 되는 영역으로 구비된다. 상기 부화소들은, 비록 도면에 도시하지는 않았지만, 게이트 라인, 데이터 라인, 및 Vdd 라인에 의해 한정될 수 있으나, 반드시 이에 국한되는 것은 아니다.
이렇게 도 1에서 볼 수 있는 각 부화소들은 도 2와 같은 등가 회로도로 회로구현이 될 수 있다. 도 2는 도 1에서 볼 수 있는 부화소들(R)(G)(B) 중 어느 한 부화소에 대한 등가회로도를 도시한 것으로, 도 2를 참조하면, 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스 유기전계 발광표시장치의 각 부화소는 스위칭용인 제 1 TFT(10)와, 구동용인 제 2 TFT(20)의 2개의 박막 트랜지스터와, 스토리지 커패시터(30) 및 하나의 유기 전계 발광 소자(이하, "EL소자"라 함, 40)로 이루어진다. 상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 하정되는 것은 아니며, 원하는 소자의 설계에 따라 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.
상기 제 1 TFT(10)는 게이트 라인(51)에 인가되는 스캔(Scan) 신호에 구동되어 데이터 라인(52)에 인가되는 데이터(data) 신호를 전달하는 역할을 한다. 상기 제 2 TFT(20)는 상기 제 1 TFT(10)를 통해 전달되는 데이터 신호에 따라서, 즉, 게이트와 소오스 간의 전압차(Vgs)에 의해서 EL소자(40)로 유입되는 전류량을 결정한다. 상기 커패시터(30)는 상기 제 1 TFT(10)를 통해 전달되는 데이터 신호를 한 프레임동안 저장하는 역할을 한다. 이러한 구조에 있어서, 제 1 TFT(10)는 스위칭 박막 트랜지스터가 되고, 제 2 TFT(20)는 구동 박막 트랜지스터가 될 수 있다.
이러한 회로는 도 3과 같은 구조로 구현될 수 있다. 도 3은 본 발명의 평판 표시장치의 일 실시예에 지나지 않으며, 본 발명은 도 3과는 다른 구조의 유기 전계 발광 표시장치에 적용될 수 있고, 뿐만 아니라, 액정 표시장치 등에도 적용될 수 있다. 이를 보다 상세히 설명하면 다음과 같다.
먼저, 기판(1) 상에 제2활성층(21)이 형성된다. 이 때, 기판(1) 상에는 버퍼층(1a)이 더 구비될 수 있고, 제2활성층(21)과 동시에 제1활성층(미도시)도 형성된다. 제2활성층(21)은 후술하듯이, 나노입자들로 구성되어 있다.
이 제2활성층(21)을 덮도록 게이트 절연막(23)을 형성한 후, 게이트 전극(24), 층간 절연막(25)을 순차로 형성한 후, 콘택 홀(26a)을 형성한다.
상기 층간 절연막(25) 상에는 소스 및 드레인 전극(26)이 배치되는 데, 이 소스 및 드레인 전극들(26)은 콘택 홀(26a)을 통해 제2활성층(21)의 나노입자에 접속된다. 이렇게 형성함으로써 본 발명에 따른 제2TFT(20)를 형성한다.
한편, 상기 게이트 전극(24) 및 소스/드레인 전극(26)의 형성 시, 이들과 동일한 물질로 스토리지 커패시터(30)를 형성할 수 있다. 즉, 게이트 전극(24)과 동일한 물질로 스토리지 커패시터(30)의 하부 전극(31)을 형성하고, 소스/드레인 전극(26)과 동일한 물질로 스토리지 커패시터(30)의 상부 전극(32)을 형성한다.
상기 소스/드레인 전극(26) 상부로는 절연체로 평탄화막(27)이 형성되는 데, 평탄화막(27)은 실리콘 나이트라이드 등의 무기막 및/또는 아크릴, BCB, 폴리 이미드 등의 유기막으로 형성될 수 있다.
이 평탄화막(27)에는 제2TFT(20)의 소스 및 드레인 전극(26) 중 어느 하나가 노출되도록 비아홀이 형성된다. 상기 평탄화막(27) 상부에는 유기 전계 발광 소자 (40)의 하부 전극층인 화소 전극(41)이 형성된다. 이 화소 전극(41)이 비아홀을 통해 상기 소스 및 드레인 전극(26) 중 어느 하나에 연결되도록 한다.
상기 화소 전극(41)의 상부로는, 아크릴, BCB, 폴리 이미드 등의 유기물, 및/또는 실리콘 옥사이드, 실리콘 나이트라이드 등의 무기물과 같은 절연물에 의해 화소정의막(28)이 형성된다. 화소 정의막(28)은 도 3에서 볼 때, 화소 전극(41)의 소정 부분이 노출되도록 개구부를 가지도록 형성된다.
그리고, 발광층을 구비한 유기막(42)이 적어도 화소 전극(41)이 노출된 개구부 상에 도포된다. 유기막(42)은 화소 정의막(28)의 전면에 형성될 수도 있다. 이 때, 유기막(42)의 발광층은 각 화소당 적, 녹, 청색으로 패터닝되어 풀 칼라를 구현할 수 있다.
상기 유기막(42)이 형성된 후에는, 유기 전계 발광 소자(40)의 다른 한 전극인 대향 전극(43)이 형성된다. 이 대향 전극(43)은 모든 화소를 다 덮도록 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 패터닝될 수도 있음은 물론이다.
상기 화소 전극(41)과 대향 전극(43)은 상기 유기막(42)에 의해 서로 절연되어 있으며, 유기막(42)에 서로 다른 극성의 전압을 가해 유기막(42)에서 발광이 이뤄지도록 한다.
한편, 화소 전극(41)은 애노드 전극의 기능을 하고, 대향 전극(43)은 캐소드 전극의 기능을 하는데, 물론, 이들 화소 전극(41)과 대향 전극(43)의 극성은 반대로 되어도 무방하다.
화소 전극(41)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명 전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.
한편, 대향 전극(43)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 이 대향 전극(43)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기막(42)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
상기 유기막(42)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
한편, 도 1에서 볼 때, 각 부화소들에서 제 1 TFT는 제 1 활성층(11)을 갖고, 제2TFT는 제 2 활성층(21)을 갖는 데, 이들 활성층들은 비록 도면에 나타내지는 않았지만 각각 후술하는 바와 같은 채널을 형성한다.
도 1에서 볼 수 있는 바와 같이, 상기 적(R), 녹(G), 청(B)색의 화소를 이루는 부화소들에서, 상기 제1TFT(10)를 이루는 제 1 활성층(11)들과 상기 제 2 TFT(20)를 이루는 제 2 활성층(21)들은 서로 다른 방향을 갖도록 배치될 수 있다. 이들 제 1 활성층(11)과 제 2 활성층(21)은 도 1에서 볼 수 있는 것처럼 적(R), 녹(G), 청(B)색의 화소에 상관없이 모두 공통되게 형성할 수도 있으나, 이와는 달리, 비록 도면으로 나타내지는 않았지만 제 2 TFT(20)를 이루는 제 2 활성층(21)들이 각 색상별로 다른 방향을 갖도록 배치되도록 하여 화이트 밸런스를 맞출 수 있음은 물론이다.
한편, 본 발명의 바람직한 일 실시예에 따르면, 상기 제 1 활성층(11) 및 제 2 활성층(21)은 적어도 하나의 나노입자로 구비될 수 있는 데, 본 발명의 바람직한 일 실시예에 따르면, 도 4에서 볼 수 있듯이, 복수개의 나노입자(60)들이 나란히 배열될 수 있고, 이들은 서로 평행하게 배열될 수 있다.
이들 나노입자들(60)은 나노 와이어, 나노 리본, 나노 막대, 단층벽 또는 다 층벽의 나노 튜브의 형태를 가질 수 있다.
도 4는 이 중 나노 와이어들이 일방향으로 배열되어 있는 상태를 도시한 것인 때, 각 나노입자들(60) 사이는 도 4에서 볼 수 있듯이, 경계(61)가 구비되어 있다.
본 발명의 바람직한 일 실시예에 따르면, 이러한 나노 입자들(60)로 도 5a 및 도 5b에서 볼 수 있듯이, 제1활성층(11) 및 제2활성층(21)을 구성한다.
도 5a 및 도 5b에서 볼 때, 제1활성층(11) 및 제2활성층(21)에서 나노 입자들(60)은 대략 그 길이방향에 평행한 방향으로 배열되어 있는 데, 이렇게 나노입자들(60)의 길이방향을 방향 N으로 한다.
한편, 제1활성층(11) 및 제2활성층(21)에 있어, 채널들(C1)(C2)은 소스 영역과 드레인 영역의 사이 영역에 해당하며, 전자나 정공과 같은 캐리어들의 흐름 통로가 된다.
이 채널들(C1)(C2)은 도 5a 및 도 5b에서 볼 수 있듯이, 소정의 방향으로 형성되는 데, 채널의 형성 방향을 방향 C로 한다. 여기서, 채널의 형성 방향이란, 채널을 통해, 캐리어가 이동되는 방향, 즉, 채널에서의 캐리어들의 대체적인 흐름방향이라 볼 수 있다.
본 발명에서, 상기 제1활성층(11)과 제2활성층(21)은 각각 다른 방향을 갖도록 배치되어 있다. 이 때, 이들 제1활성층(11)과 제2활성층(21) 중 그 중앙부분인 채널들(C1)(C2)이 이렇게 서로 다른 방향을 갖도록 하면 충분하나, 구조 설계의 복잡성으로 인하여 제1활성층(11) 및 제2활성층(21) 전체가 다른 방향을 갖도록 한 것이다. 따라서, 이하에서는 박막 트랜지스터의 활성층의 채널들의 방향에 대하여 활성층의 방향으로 설명하고, 이는 채널들의 방향만으로 충분한 것을 의미하며, 이러한 사실은 후술하는 모든 실시예에서 마찬가지로 동일하게 적용되는 것이다.
전술한 바와 같이, 유기 전계 발광표시장치에 있어서, 고해상도, 특히, 소형 고해상도에 적합한 TFT를 형성하기 위해서는 스위칭 TFT의 온 커런트(on-current)는 높이고, 구동 TFT의 온 커런트는 낮추는 방향으로 해야 한다. 본 발명에서는 이러한 TFT의 온 커런트 조절을 각 TFT의 활성층의 방향을 서로 다르게 함으로써 실현되도록 하였다. 즉, 스위칭 TFT의 활성층의 방향과 구동 TFT의 활성층의 방향을 조절함으로써 스위칭 TFT의 온 커런트는 높이고, 구동 TFT의 온 커런트는 낮추는 것이다.
따라서, 상기와 같은 스위칭 TFT의 활성층의 방향과 구동 TFT의 활성층의 방향은 각 활성층의 채널에서의 전류 이동도에 따라 결정될 수 있다. 이는 활성층의 채널에서의 전류 이동도가 크면 온 커런트 크게 되고, 채널에서의 전류 이동도가 작으면 온 커런트가 작게 되기 때문이다. 결국, 전술한 바와 같이, 구동 TFT의 온 커런트를 낮춰 고해상도를 실현하도록 하기 위해서는 구동 TFT의 활성층의 채널에서의 전류 이동도가 스위칭 TFT의 활성층의 채널에서의 전류 이동도에 비해 낮게 되도록 구동 TFT의 활성층의 방향과 스위칭 TFT의 활성층의 방향을 조정해야 하는 것이다.
이러한 전류 이동도의 차이는 도 5a 및 도 5b에서 볼 수 있듯이, 각 활성층들을 형성하는 나노입자들(60)의 방향인 방향 N과 각 활성층들(11)(21)의 채널 형 성 방향인 방향 C와의 각도를 다르게 함으로써 얻을 수 있다. 이하에서는 이를 보다 상세히 설명한다.
전술한 바와 같이, 각 활성층들을 형성하는 나노입자들(60)은 소정 방향, 예컨대, N 방향을 따라 서로 대략 나란하도록 배열되어 있고, 각 나노입자들(60) 사이에는 경계(61)가 형성된다.
이렇게 나노입자들(60)이 일방향으로 나란하게 배열되어 있는 활성층 구조에서는 활성층의 채널의 방향에 따라 TFT 특성에 이방성을 띨 수 있게 된다. 즉, 상기와 같은 나노입자들의 배열구조에 활성층의 채널을 어떠한 방향으로 형성하느냐에 따라 채널에서의 전류 이동도와 전류값이 달라지게 된다.
상기 나노 입자들(60)은 그 자체가 반도체 물질로 구비되어 이를 따라 캐리어가 이동할 수 있는 층이 된다. 그런데, 나노 입자들(60) 사이의 경계(61)는 채널에서 캐리어의 이동에 대한 저항 성분으로 작용하게 된다.
따라서, 나노 입자들(60) 사이의 경계(61)가 채널 내에 얼마나 존재하느냐, 또 캐리어의 이동 경로와 어떠한 각도로 존재하느냐가 전류 이동도에 영향을 미칠 수 있는 것이다.
즉, 활성층의 채널 방향이 나노 입자들(60)이 정열되어 있는 방향, 예컨대, 나노 입자들(60)의 길이방향과 대략 0°를 이루는 경우에는, 상기 채널 방향이 많은 수의 경계(61)와 대략 평행하게 배치되어 캐리어(carrier)의 이동 시, 캐리어의 이동에 대한 저항 성분인 상기 경계(61)들이 적게 되고, 결국, 전류 이동도가 큰 값을 나타내게 된다.
반대로, 활성층의 채널 방향이 나노 입자들(60)의 길이방향과 대략 90°를 이루는 경우에는, 상기 채널 방향이 많은 수의 경계(61)와 대략 수직하게 배치되어 캐리어(carrier)의 이동 시, 캐리어의 이동에 대한 저항 성분인 상기 경계(61)들이 적게 되고, 결국, 전류 이동도가 줄어들게 된다.
즉, 캐리어의 이동 방향에 저항 성분으로 작용하는 나노입자들의 경계가 얼마나 많이 포함되어 있는가 하는 것이 전류 이동도의 차이를 가져오는 것으로 볼 수 있다. 이러한 전류 이동도의 차이는 전술한 바와 같이, 온 커런트의 차이로서 나타난다. 즉, 전류 이동도가 작은 값을 나타내게 되면 온 커런트는 떨어지고, 전류 이동도가 커지면 온 커런트는 증대된다.
이는 곧, 활성층의 채널 방향에 대해 나노입자들의 정렬 방향이 이루는 각도가 커짐에 따라 전류 이동도가 커지고, 이에 따라 온 커런트는 증대되며, 활성층의 채널 방향에 대해 나노입자들의 정렬 방향이 이루는 각도가 감소함에 따라 전류 이동도가 작아지고, 이에 따라 온 커런트는 감소하는 것을 의미한다.
따라서, 높은 온 커런트값을 필요로 하는 상기 스위칭 TFT의 채널 방향에 대해 이 채널을 형성하는 나노입자들의 길이 방향이 이루는 각도가, 낮은 온 커런트값을 필요로 하는 상기 구동 TFT의 채널 방향에 대해 이 채널을 형성하는 나노입자들의 길이 방향이 이루는 각도가 보다 작게 되도록 하는 것이 바람직하다.
이 때, 나노입자들은 모두가 반듯하게 배열될 수는 없고, 일부는 약간 사선방향으로 형성될 수도 있으므로, 도 5a에서 볼 수 있듯이, 스위칭 TFT의 제1활성층(11)은 그 채널 방향 C에 대해 나노입자들(60)의 길이방향N이 이루는 각도가 -45° 내지 45°인 것이 바람직하다. 더욱 바람직하게는 스위칭 TFT는 그 채널 방향 C에 대해 나노입자들(60)의 길이방향N이 이루는 각도가 대략 0°인 것이 바람직하다.
그리고, 구동 TFT는, 도 5b에서 볼 수 있듯이, 제2활성층(21)의 채널 방향C에 대해 나노입자들(60)의 길이방향N이 이루는 각도가 45°내지 135°인 것이 바람직하며, 대략 90°인 것이 더욱 바람직하다.
한편, 도 5a 및 도 5b에서 볼 수 있는 바와 같이, 캐리어의 이동 방향으로 길게 형성된 활성층을 형성할 경우, 도 5b와 같이, 그 채널 방향 C가 나노입자들(60)의 길이방향N에 수직한 경우가 도 5a와 같이, 채널 방향 C가 나노입자들(60)의 길이방향N에 수평한 경우보다 TFT 특성의 산포가 더 작을 수 있다.
도 5a에서 볼 수 있듯이, 제1활성층(11) 내에 나노입자들(60)의 길이방향의 단부(60a)가 존재하게 된다. 이러한 나노입자들(60)의 단부(60a)는, 나노입자들의 길이에 한계가 있기 때문에 필연적으로 존재하게 된다.
그런데, 이러한 나노입자들(60)의 단부(60a)는 도 5a와 같이, 나노입자들을 채널 방향에 평행하게 배열할 경우, 채널(C1) 내에 불규칙하게 존재할 수 있다. 이렇게 채널(C1) 내에 존재하는 나노입자들(60)의 단부(60a)는 캐리어 이동에 대한 저항요소로서 작용하게 된다.
한편, 도 5b와 같이, 나노입자들을 채널 방향에 수직하게 배열할 경우에도, 나노입자들(60)의 단부(60a)는 존재하게 되나, 이들은 모두 캐리어 이동방향에 대해 평행하게 배열되어 있어, 캐리어 이동에 대한 저항요소로서의 기능이 떨어지게 된다.
결국, 도 5a의 경우에는 나노입자들(60)의 단부(60a)가 캐리어 이동에 대한 저항요소로서 작용하고, 도 5b의 경우에는 나노입자들(60) 사이의 경계(61)가 캐리어 이동에 대한 저항요소로서 작용하는 것이다.
그런데, 나노입자들(60)의 경우, 후술하는 바와 같이, 애스팩트 레이쇼(aspect ratio)가 매우 크므로, 그 두께의 편차보다 길이의 편차가 더 심하다. 따라서, 한 채널에 존재하는 나노입자들(60)의 단부(60a)의 개수는 나노입자들(60)의 길이에 따라 그 편차가 심하게 되나, 한 채널에 존재하는 나노입자들(60)사이의 경계(61)의 개수는 이보다 편차가 더 적게 된다.
따라서, 도 5a와 같이, 채널 방향 C에 대해 나노입자들의 길이방향 N이 이루는 각도가 대략 0°가 되는 경우에는 그 전류 이동도가 큰 값을 나타내나, 그 채널에 나노입자들(60)의 단부(60a)에 대한 편차가 심해, 전류 이동도의 산포도 크다. 반면, 도 5b와 같이, 채널 방향 C에 대해 나노입자들의 길이방향 N이 이루는 각도가 대략 90°가 되는 경우에는 그 전류 이동도가 작은 값을 나타내나, 그 채널에 나노입자들(60) 사이의 경계(60)에 대한 편차가 적해, 전류 이동도의 산포도 작다. 즉, 채널 방향에 대해 나노입자들의 길이방향이 이루는 각도가 90°가 되는 경우가 채널 방향에 대해 나노입자들의 길이방향이 이루는 각도가 0°가 되는 경우에 비해 전류 이동도는 작으나 산포 역시 작아 더 균일한 특성을 나타낼 수 있게 되는 것이다. 따라서, 이렇게 산포가 작은 경우가 보다 균일한 특성이 요구되는 구동 TFT에 보다 적합하게 된다.
이상 살펴본 바와 같이, 채널 방향에 대해 나노입자들의 길이방향이 이루는 각도가 90°가 되는 경우가 0°가 되는 경우에 비해 전류 이동도가 더 작고, TFT 특성에 대한 산포가 더 균일하다.
따라서, 동일 구동조건에서 균일한 특성을 얻어야 하는 구동 TFT의 채널로는 그 채널 방향에 대해 나노입자들의 길이방향이 이루는 각도가 90°가 되는 도 5b와 같이 설계하고, 스위칭 TFT의 채널로는 그 채널 방향에 대해 나노입자들의 길이방향이 이루는 각도가 0°가 되도록 설계하면, 고해상도 제품을 제작 시, 더욱 우수한 휘도 균일성을 얻을 수 있고, 동시에 발광 소자의 수명 특성도 향상시킬 수 있게 된다.
이상 설명한 도 5a 및 도 5b의 실시예는 활성층을 구성하는 나노입자들과 채널의 관계를 개념적으로 나타낸 것으로, 반드시 위에서 설명한 각도대로 설계될 필요는 없다. 다만, 스위칭 TFT의 제1활성층(11)의 경우가 구동 TFT의 경우보다 방향 N과 방향 C가 이루는 각도가 작으면 충분하다.
이러한 제1활성층들(11) 및 제2활성층들(21)은 도 6과 같이 기판(1) 상에 나노입자들(60)을 대략 동일한 방향으로 배열한 후, 각 부화소들에서 제1활성층들(11) 및 제2활성층들(21)이 도 1과 같은 배열을 갖도록 패터닝함으로써 얻어질 수 있다. 이 때, 기판(1)은 플렉시블한 소재로 형성하는 것이 바람직한 데, 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있고, 얇은 글라스나, 표면 절연처리된 금속재를 사용할 수도 있다.
이 때, 나노입자는 전술한 바와 같이, 나노 와이어, 나노 리본, 나노 막대, 단층벽 또는 다층벽의 나노 튜브의 형태를 가질 수 있다.
이러한 나노입자의 제조방법의 예들로서 다음과 같은 방법들이 더 있을 수 있다.
(a) P형 Si 나노 와이어
두께 20-40nm를 갖는 P형 Si 나노 와이어의 경우, 상업적으로 이용가능한 단분산 금 콜로이드 입자(Mono-dispersed gold colloid particle (British Biocell International Ltd))를 촉매로 하여 SiH4 와 B2H6 의 열증착으로 합성되어진다. 이 때 온도는 420 - 480 ℃ 사이를 이용하고, 반응기는 8-인치 튜브 퍼니스(8-inch tube furnace)에서 컴퓨터로 제어되는 성장(computer-controlled growth)이 가능하도록 조절한다. 전체 압력이 30 torr 일 때 실란(silane) 분압은 약 2 torr, 반응 시간은 40 분이 소요된다. SiH4와 B2H6 의 비율은 도핑레벨을 감안하여 6400:1 로 조절한다. 이때 나노 와이어의 도핑농도는 약 ~4x10E+17 cm-3 으로 추정된다. 도핑레벨이 높으면 높을 수록 고온 어닐링 프로세스가 없어도 컨택 저항이 낮아지는 장점이 있다.
(b) N형 Si 나노 와이어
N형 의 Si 나노 와이어는 레이저 촉매 성장(laser-assisted catalytic growth ;LCG) 방법으로 합성된다. 간단하게는 Nd:YAG 레이저(532 nm; 8 ns 펄스폭, 300 mJ/pulse, 10Hz)의 레이저 빔을 이용하여 금 타겟(gold target)을 박리(ablation) 하는 방법을 채택하게 된다. 이 때 생성되는 금 나노 클러스터(gold nanocluster) 촉매 입자는 반응용기에서 SiH4 가스와 함께 반응하여 Si 나노 와이어로 성장하게 된다. 도핑을 할 경우에는 N형의 경우 Au-P 타겟(99.5:0.5 wt%, Alfa Aesar) 과 보조 적색 형광(additional red phosphorus)(99% Alfa Aesar)을 반응 용기의 가스 입구에 두어 생성한다.
(c) N형 GaN 나노 와이어
암모니아 가스 (99.99%, Matheson), 갈륨 금속(99.9999%, Alfa Aesar), 마그네슘 나이트라이드(Mg3N2, 99.6%, Alfa Aesar)를 각각 N, Ga, Mg의 소스로 이용하여 금속-촉매 CVD(metal-catalyzed CVD)로 형성한다. 이 때 사용하는 기판은 c-플레인 사파이어(c-plane sapphire)가 바람직하다. Mg3N2는 열적으로 분해하여 MgN2(s) = 3Mg(g) + N2(g)와 같이 되고, Mg 도판트를 생성하며, Ga-source의 upstream 에 놓여진다. 950℃ 온도 조건에서 GaN 나노 와이어가 형성되며, 니켈(nickel)이 촉매로 사용된다. 대부분 길이는 10~40 um 의 분포를 갖는다.
(d) N형 CdS 나노 리본
CdS 나노 리본(nano-ribbon)은 진공 카포 전달(vacuum capour transport) 방법으로 합성되어진다. 특히, 적은 양의 CdS 분말 (~100mg)을 진공관의 한쪽 끝에 놓고 밀봉해주도록 한다. CdS 분말의 온도가 900C 가 유지되도록 진공관을 가열하는 동안에 다른 쪽 끝은 50C보다 낮도록 유지해 준다. 두시간 이내에 대부분의 CdS 들이 차가운 쪽으로 이동되게 되고 진공관의 기벽에 달라붙게 된다. 이런 방법으로 얻어진 물질들은 30-150nm 사이의 두께를 갖는 나노리본이 주종이고 이때의 폭은 0.5 - 5 um, 길이는 10 - 200 um 정도이다.
(e) Ge 나노 와이어
2.5cm 직경의 퍼니스 반응기(furnace reactor)에서 (총 기압 = 1atm) H2을 100 sccm 의 유속으로 흘리면서 동시에 GeH4 (10% in He) 의 유속을 10 sccm (표준 입방 센티미터) 로 유지하면서 275C 조건에서 15분간 CVD 를 하여 얻는다. 반응 기판은 금 나노 결정(Au nanocrystal)을 (평균 20 nm 지름) SiO2 기판표면에 고르게 분산한 기판을 사용한다.
(f) InP 나노 와이어
InP 나노 와이어들은 LCG 방법으로 형성된다. LCG 타겟은 대체적으로 94%의 InP, 촉매로써의 5% Au, 도핑 원소로써의 1% Te 또는 Zn 로 구성되어 있다. 성장하는 동안 퍼니스 온도는 (중간) 800C로 유지하며, 타겟은 퍼니스의 중간보다는 상류 단부(upstream end)에 위치시킨다. 레이저 조건은 Nd-YAG 레이저(파장 1064nm)의 펄스를 10분간 조사하며, 이 때 나노 와이어들은 퍼니스의 차가운 단측의 하류 단부(downstream)에 포집된다.
(g) ZnO 나노 막대
ZnO 나노 막대(Nanorod)는 대략, 29.5g (0.13 mol)의 아연 아세테이트 디하이드레이트(Zinc acetate dihydrate (ZnOCOCH3-2H2O)) 를 60C에서 125 mL 의 메탄올에 녹인후 65 mL 의 메탄올에 14.8g (0.23 mol) 의 포타슘 히드록사이드(potassium hydroxide (KOH))를 녹인 용액을 부가하여 만든다. 반응 혼합물은 60C에서 수일동안 교반해 준다. 몇 일 내에 나노 막대기가 침전되면 침전물을 메탄올로 씻어주고 5500 rpm에서 30분간 원심분리한다. 얻어진 나노입자들을 에틸렌 글리콜/물(ethylene glycol/water) 2:1 의 용매로 희석시켜 용액을 만든다. 3일정도 숙성을 시킬경우 지름이 15-30nm, 길이는 200 - 300 nm 정도의 나노 막대(nanorod)를 얻을 수 있다. 이와는 달리 CVD 방법을 이용하면 나노와이어를 얻을 수도 있다.
이러한 나노입자(60)들은 기판(1) 상에 다양한 방법에 의해 형성될 수 있다.
그 일 예로, 레이저 유도화 열전사법(Laser Induced Thermal Imaging Method, 이하, "LITI 법"이라 함)이 있다.
도 7a 내지 도 7c는 LITI법에 의해 기판(1) 상에 나노입자들(60)을 형성하는 방법을 도시한 것이고, 도 8은 이 때의 도너(Donor) 시트의 단면을 도시한 것이며, 도 9는 도너 시트의 평명을 도시한 것이다.
먼저, 본 발명에 있어, LITI법에 따라 나노입자를 갖는 활성층들을 형성하는 방법은 도 8 및 도 9에서 볼 수 있는 바와 같은 도너(Donor) 시트(70)를 이용한다.
이 도너 시트(70)는 필름(71)에 나노 와이어(60)들을 그 길이방향에 평행하게 배열시켜 전사층(72)을 형성한다.
상기 필름(71)은 기재가 되는 베이스 필름(73)과, 광열전환층(Light to Heat Conversion Layer, LTHC Layer, 74)을 포함한다. 상기 베이스 필름(73)은 폴리 올레핀계 수지가 사용될 수 있다. 그리고, 상기 광열전환층(74)은 아크릴에 탄소를 교반하여 상기 베이스 필름(73)에 코팅할 수 있는 데, 반드시 이에 한정되는 것은 아니며, 레이저의 빛을 열로 전환시켜 전사층(72)에 열을 가해, 전사층(340)을 전사하거나, 레이저의 ablation 현상을 유발하도록 할 수 있는 것이면 어떠한 것이라도 무방하다.
도너 시트(70)에는 도 9에서 볼 수 있듯이, 나노 와이어(60)들이 일방향으로 정렬되어 있다.
이러한 도너 시트(70)를 도 7a에서 볼 수 있듯이, 버퍼층(1a)이 형성된 기판(1)에 안착시키고, 도 7b에서 볼 수 있듯이, 서로 라미네이팅하여 가접합한다. 그 상태로, 패턴을 형성할 소정 부위에 레이저 빔을 조사하고, 도너 시트(70)와 기판(1)을 분리시키면, 도 7c에서 볼 수 있듯이, 기판(1)상에 나노입자들(60)이 형성된다.
나노 와이어(60)들이 일방향으로 정렬되어 있는 도너 시트(70)는 다양한 방법에 의해 제조될 수 있다. 도 10a 및 도 10b는 그 일 예를 나타낸 것이다.
먼저, 도 10a와 같이, 물과 같은 용액(81)이 저장되어 있는 수조(80)에 복수개의 나노 와이어(60)들을 혼입시킨다. 이 때, 나노 와이어(60)들은 전술한 P형 나노 와이어 또는 N형 나노 와이어일 수 있는 데, 이들은 용액(81)상에 떠 있는 상태로 불규칙한 방향으로 배열되어 있다.
그리고, 얼라인 바아(82)를 이용해 용액(81) 표면의 나노 와이어(60)들을 일측으로 밀게 되면, 나노 와이어(60)들은 얼라인 바아(82)에 밀려 일측으로 밀집되게 된다. 통상의 나노 와이어의 경우, 직경 또는 두께가 30nm 정도이고, 길이가 40 내지 50 ㎛ 이기 때문에, 그 애스펙트 레이쇼(aspect ratio)가 매우 크다. 따라서, 일측으로 밀집된 나노 와이어(60)들은 대략 일방향으로 정열되고, 이 정열 방향은 나노 와이어(60)들의 길이방향에 평행하게 된다.
수조(80)에는 복수개의 롤러들(83)을 설치하고, 이 롤러들(83)을 이용해 필름(71)이 수조(80)를 관통하도록 한다. 이 때, 필름(71)은 도 8에서 볼 수 있듯이, 베이스 필름(73)에 광열전환층(74)이 형성되어 있는 것으로, 광열전환층(74)에 나 노 와이어(60)들이 접합되도록, 광열전환층(74)이 나노 와이어(60)의 방향이 되도록 수조(80)를 통과시킨다.
이렇게 수조(80)를 통과시켜 광열전환층(74)에 나노 와이어(60)들이 접합될 때, 나노 와이어(60)들은 수조(80)의 일측으로 밀집되어 있는 상태이므로, 대략 일방향으로 정렬되어 있게 된다. 이러한 나노 와이어(60)들은 필름(71)의 광열전환층(74)에 접합되어도 그 정렬상태가 그대로 유지될 수 있다. 이렇게 나노 와이어(60)들이 정렬된 필름(71)을 건조한 후, 소정 길이로 절단하면, 도 9에서 볼 수 있듯이, 나노 와이어(60)들이 일방향으로 정렬된 도너 시트(70)를 얻을 수 있다.
이러한 도너 시트(70)의 형성방법은 필름(71)이 인라인상으로 연속하여 공급되므로, Roll-to-Roll 방식이 가능하게 되고, 이에 따라, 연속하여 많은 도너 시트(70)를 형성할 수 있게 된다. 따라서, 생산성을 더욱 증대시킬 수 있다.
상기 도너 시트(70)는 도 11 내지 도 15에서 볼 수 있는 방법으로 제조될 수도 있다. 이를 보다 상세히 설명하면 다음과 같다.
먼저, 고분자계 물질로 제 1 섬유 및 제 2 섬유를 형성한다. 제 1 섬유(63)는 도 12 및 도 13에서 볼 수 있듯이, 직포를 형성할 때에 씨실 또는 날실 중 어느 하나가 되는 것으로 고분자계 물질로만 이루어져 있으며, 나노 입자(60)들을 포함하고 있지 않다. 그리고, 제 2 섬유(64)는 상기 제 1 섬유(63)에 대략 직각으로 교차하는 날실 또는 씨실이 되는 것으로, 도 14에서 볼 수 있듯이, 그 내부에 복수개의 나노 입자(60)들이 서로 대략 평행하게 배열되어 있다.
이러한 제 1 섬유(63) 및 제 2 섬유(64)들은 도 11에서 볼 수 있는 바와 같 은 일렉트로스피닝(electrospinning)법을 사용하여 제조될 수 있으나, 반드시 이에 한정되는 것은 아니며, 다양한 방법에 의해 제조될 수 있다. 이하에서는, 일렉트로 스피닝법을 이용한 제 1 섬유(63) 및 제 2 섬유(64)의 제조방법을 보다 상세히 설명토록 한다.
도 11에 도시된 바와 같은 일렉트로스피닝 장치(90)는 노즐(411)을 갖는 주입기(91)와, 이 주입기(91)에 고주파 전원을 인가하는 파워 서플라이(95)와, 노즐(91)로부터 주입되는 고분자 용액으로 나노사이즈의 섬유를 형성하는 콜렉터(94)를 구비한다.
주입기(91)에 소정의 고분자 용액(93)을 주입하고, 이 고분자 용액(93)에 고주파 전원을 인가한 상태에서 회전하는 콜렉터(94)로 고분자 용액(93)을 분사한다. 그러면, 이 콜렉터(94)에는 섬유가 연신되며 감기게 된다.
상기 고분자 용액(93)은, 제 1 섬유(63)를 형성할 때에는 나노 입자가 혼합되어 있지 않은 고분자 용액을 사용하고, 제 2 섬유(64)를 형성할 때에는 나노 입자가 혼합되어 있는 고분자 용액을 사용한다. 나노입자의 제조방법은 전술한 바와 같다.
이러한 나노 입자들을 포함한 고분자 용액으로 제 2 섬유(64)를 형성하면, 이 제 2 섬유(64)에 포함되어 있는 나노 입자들(60)은 도 14에서 볼 수 있듯이, 제 2 섬유(64)의 연신방향으로 정렬된다. 따라서, 서로 평행하게 배열된 나노 입자(60)들을 얻을 수 있게 된다.
다음으로, 이렇게 나노 입자들이 포함되어 있지 않은 제 1 섬유(63)와, 나노 입자들이 포함되어 있는 제 2 섬유(64)를 도 12 또는 도 13과 같이 서로 교차하도록 직포(62)를 형성한다. 이 직포(62)에는 제 2 섬유(64)에만 나노 입자들이 포함되어 있기 때문에, 결국, 제 2 섬유(64)가 배열되어 있는 방향에 평행하게 나노 입자들이 배열되어 있게 된다.
따라서, 이러한 직포(62)를 도 15에서 볼 수 있듯이, 상기 광열전환층(74)이 형성되어 있는 필름(71)에 라미네이팅시키면, 도 9에서 볼 수 있는 바와 같이, 나노 입자(60)들이 서로 대략 평행하게 배열되어 있는 도너 시트(70)를 얻을 수 있게 된다. 라미네이팅 시에는 직포(62)가 필름(71)의 광열전환층(74)에 밀착되도록 한 상태에서 진행한다.
이러한 도너 시트(70)의 형성방법은 상기 직포(62)를 롤 형상으로 제조한 후, 이를 이용해 연속하여 많은 도너 시트(70)를 형성할 수 있으므로, 생산성을 더욱 증대시킬 수 있다.
한편, 상기 직포(62)는 이를 도너 시트(70)로 만들지 않고, 곧바로 기판에 라미네이팅하여, 기판 상에 나노입자들(60)을 직접 코팅할 수도 있다.
이상은 레이저 전사법을 일 예로서 설명한 것이나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 도너 시트의 전사층이 레이저가 아닌 외부 압력에 의해 전사될 수 있도록 할 수도 있음은 물론이다. 이 경우, 일반적인 전사법이 그대로 적용 가능하다.
한편, 상기와 같은 레이저 전사법에 의하면, 도 6과 같이, 기판(1) 상에 나노입자들(60)을 전체 면적에 걸쳐 형성할 필요없이, 마스크를 이용하여 곧바로 도 1과 같은 나노입자들(60)을 구비한 활성층 패턴을 형성할 수 있다.
즉, 전술한 바와 같이, 도 9와 같은 도너 시트(70)를 기판 상에 얼라인시킨 후, 도 1과 같은 패턴의 개구를 갖는 마스크를 준비하고, 이 마스크를 개재한 상태로 레이저 전사를 하면, 도 1과 같은 활성층 패턴을 바로 얻을 수 있게 된다.
한편, 나노입자들로 이루어진 활성층 패턴은 반드시 상술한 바에 한정되는 것은 아니다.
예컨대, 도 16에서 볼 수 있듯이, 나노입자들(60)의 배열이 서로 다르게 형성된 나노입자층들(60s)(60d)을 형성하고, 이를 통해 도 17과 같이, 모든 부화소에 있어, 활성층 방향이 동일하게 되도록 패터닝할 수도 있다.
도 16에서 볼 때, 스위칭 나노입자층(60s)을 나노입자들(60)이 일방향으로 배열되도록 하여 형성하고, 이를 덮도록 절연막(65)을 형성한 후, 절연막(65) 위에 다시 구동 나노입자층(60d)을 그 나노입자들(60)이 스위칭 나노입자층(60s)의 나노입자들(60)과 직교하도록 배열한다.
이렇게 나노입자층들을 배열한 후에 도 17과 같이 모든 활성층들이 동일한 방향을 갖도록 패터닝한다.
그런 후에, 도 18 및 도 19에서 볼 수 있듯이, 각 제1TFT(10) 및 제2TFT(20)의 소스/드레인 전극이 연결되는 나노입자층들을 조절함으로써, 전술한 효과를 얻을 수 있게 된다. 이 경우, 모든 제1활성층들(11) 및 제2활성층들(21)은 스위칭 나노입자층(60s) 및 구동 나노입자층(60d)을 갖게 된다.
즉, 도 18에서 볼 수 있듯이, 제1TFT(10)는 스위칭 나노입자층(60s) 및 구동 나노입자층(60d)을 모두 갖는 제1활성층(11)을 구비한다. 이 때, 콘택 홀(16a)이 스위칭 나노입자층(60s)에 까지 닿도록 형성되어 소스/드레인 전극(16)이 스위칭 나노입자층(60s)에 콘택되도록 한다. 이 경우, 스위칭 나노입자층(60s)의 나노입자들의 방향과 제1활성층(11)에서의 채널 방향은 대략 평행하게 된다.
도 19는 제2TFT(20)를 나타내는 데, 이 제2TFT(20)의 제2활성층(21)도 스위칭 나노입자층(60s) 및 구동 나노입자층(60d)을 모두 갖는다. 이 때, 콘택 홀(26a)이 구동 나노입자층(60d)에 까지 닿도록 형성되어 소스/드레인 전극(26)이 구동 나노입자층(60d)에 콘택되도록 하여, 구동 나노입자층(60d)의 나노입자들의 방향과 제2활성층(21)에서의 채널 방향이 대략 수직하게 되도록 한다.
이상 설명한 것은 본 발명을 유기 전계 발광 표시장치에 적용한 경우이나, 본 발명은 이에 한정되는 것이 아니며, 액정 표시장치나, 무기 전계 발광 표시장치 등 TFT를 이용할 수 있는 어떠한 구조에든 적용될 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, TFT의 활성층의 크기나, 구동전압을 변경하지 않고 동일 크기의 활성층을 갖고도 구동 TFT로부터 발광 소자로 전달되는 전류량을 감소시키고, 이에 따라 고해상도에 적합한 구조를 얻을 수 있다.
둘째, 나노입자의 특성을 활용하여 우수한 스위칭 특성을 갖는 스위칭 TFT를 얻고, 동시에, 고해상도를 실현할 수 있는 구동 TFT를 얻을 수 있다.
셋째, TFT의 배치만으로, 휘도의 균일성을 얻을 수 있고, 수명 열화를 방지 할 수 있다.
넷째, 구동 TFT의 전류방향의 길이(L)를 증대시킬 필요가 없어 개구율 감소 문제가 없다.
다섯째, 구동 TFT의 폭(W)을 감소시킬 필요가 없어 신뢰성을 향상시킬 수가 있다.
여섯째, 박막 트랜지스터의 채널에 나노입자를 이용함으로써 고온 공정을 거치지 않고도, 상온 또는 저온에서 박막 트랜지스터 및 평판 표시장치, 특히, 유기 전계 발광 표시장치를 제조할 수 있다.
일곱째, 이에 따라, 고온 열처리에 취약한 플라스틱 재료를 평판 표시장치에 이용할 수 있다. 따라서, 플렉시블한 평판 표시장치를 제조하는 데, 더욱 유리하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 발광 소자를 구비한 복수개의 부화소를 각각 포함하는 화소들; 및
    상기 각 부화소에 위치해, 상기 발광 소자에 데이터 신호를 전달하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적 어도 하나 이상의 나노입자들을 갖는 스위칭 박막 트랜지스터들;
    상기 각 부화소에 위치해, 상기 데이터신호에 따라서 상기 발광 소자에 소정의 전류가 흐르도록 상기 발광 소자를 구동하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 구동 박막 트랜지스터들;을 포함하고,
    상기 각 부화소에서, 적어도 스위칭 박막 트랜지스터의 채널과 구동 박막 트랜지스터의 채널은 서로 다른 방향을 갖도록 구비된 것을 특징으로 하는 평판표시장치.
  2. 제1항에 있어서,
    상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 채널들의 방향은, 상기 스위칭 박막 트랜지스터의 채널에서의 전류 이동도와 상기 구동 박막 트랜지스터의 채널에서의 전류 이동도가 서로 다르게 되도록 이루어진 것을 특징으로 하는 평판표시장치.
  3. 제2항에 있어서,
    상기 스위칭 박막 트랜지스터와 구동 박막 트랜지스터의 채널들의 방향은, 상기 스위칭 박막 트랜지스터의 채널에서의 전류 이동도가 상기 구동 박막 트랜지스터의 채널에서의 전류 이동도보다 크게 되도록 이루어진 것을 특징으로 하는 평판표시장치.
  4. 제 1항에 있어서,
    상기 스위칭 박막 트랜지스터들의 반도체 활성층들에는 상기 나노입자가 적어도 둘 이상 구비되고, 이들은 서로 대략 평행하게 배열된 것을 특징으로 하는 평판표시장치.
  5. 제 1항에 있어서,
    상기 구동 박막 트랜지스터들의 반도체 활성층들에는 상기 나노입자가 적어도 둘 이상 구비되고, 이들은 서로 대략 평행하게 배열된 것을 특징으로 하는 평판표시장치.
  6. 제 1항에 있어서,
    상기 나노입자 중 적어도 하나는 나노 와이어, 나노 막대, 또는 나노 리본인 것을 특징으로 하는 평판표시장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도와, 상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 서로 다른 것을 특징으로 하는 평판 표시장치.
  8. 제7항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가, 상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도보다 작은 것을 특징으로 하는 평판 표시장치.
  9. 제7항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 -45°내지 45°인 것을 특징으로 하는 평판 표시장치.
  10. 제7항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 대략 0°인 것을 특징으로 하는 평판 표시장치.
  11. 제7항에 있어서,
    상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 45°내지 135°인 것을 특징으로 하는 평판 표시장치.
  12. 제7항에 있어서,
    상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 대략 90°인 것을 특징으로 하는 평판 표시장치.
  13. 발광 소자를 구비한 복수개의 부화소를 각각 포함하는 화소들; 및
    상기 각 부화소에 위치해, 상기 발광 소자에 데이터 신호를 전달하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 스위칭 박막 트랜지스터들;
    상기 각 부화소에 위치해, 상기 데이터신호에 따라서 상기 발광 소자에 소정의 전류가 흐르도록 상기 발광 소자를 구동하는 것으로, 각각 채널이 형성되는 반도체 활성층을 구비하고, 상기 각 반도체 활성층은 적어도 하나 이상의 나노입자들을 갖는 구동 박막 트랜지스터들;을 포함하고,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도와, 상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 서로 다른 것을 특징으로 하는 평판 표시장치.
  14. 제13항에 있어서,
    상기 각 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도는, 상기 스위칭 박막 트랜지스터의 채널에서의 전류 이동도와 상기 구동 박막 트랜지스터의 채널에서의 전류 이동도가 서로 다르게 되도록 이루어진 것을 특징으로 하는 평판표시장치.
  15. 제14항에 있어서,
    상기 스위칭 박막 트랜지스터의 채널에서의 전류 이동도가 상기 구동 박막 트랜지스터의 채널에서의 전류 이동도보다 크게 되도록 이루어진 것을 특징으로 하는 평판표시장치.
  16. 제 14항에 있어서,
    상기 스위칭 박막 트랜지스터들의 반도체 활성층들에는 상기 나노입자가 적어도 둘 이상 구비되고, 이들은 서로 대략 평행하게 배열된 것을 특징으로 하는 평판표시장치.
  17. 제 14항에 있어서,
    상기 구동 박막 트랜지스터들의 반도체 활성층들에는 상기 나노입자가 적어도 둘 이상 구비되고, 이들은 서로 대략 평행하게 배열된 것을 특징으로 하는 평판표시장치.
  18. 제 14항에 있어서,
    상기 나노입자 중 적어도 하나는 나노 와이어, 나노 막대, 또는 나노 리본인 것을 특징으로 하는 평판표시장치.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가, 상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도보다 작은 것을 특징으로 하는 평판 표시장치.
  20. 제19항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 -45°내지 45°인 것을 특징으로 하는 평판 표시장치.
  21. 제19항에 있어서,
    상기 스위칭 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 대략 90°인 것을 특징으로 하는 평판 표시장치.
  22. 제19항에 있어서,
    상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 45°내지 135°인 것을 특징으로 하는 평판 표시장치.
  23. 제19항에 있어서,
    상기 구동 박막 트랜지스터에서 반도체 활성층의 채널 방향과 나노 입자들의 길이방향이 이루는 각도가 대략 0°인 것을 특징으로 하는 평판 표시장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088273A (ja) * 1994-06-21 1996-01-12 Matsushita Electric Ind Co Ltd 高周波電力用スイッチ装置およびその製造方法
JPH09102583A (ja) * 1995-10-05 1997-04-15 Sony Corp 半導体装置及び駆動方法
JPH09321152A (ja) * 1996-05-31 1997-12-12 Nec Corp 半導体装置
JP2004048062A (ja) 2003-09-29 2004-02-12 Sharp Corp 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088273A (ja) * 1994-06-21 1996-01-12 Matsushita Electric Ind Co Ltd 高周波電力用スイッチ装置およびその製造方法
JPH09102583A (ja) * 1995-10-05 1997-04-15 Sony Corp 半導体装置及び駆動方法
JPH09321152A (ja) * 1996-05-31 1997-12-12 Nec Corp 半導体装置
JP2004048062A (ja) 2003-09-29 2004-02-12 Sharp Corp 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子

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