KR100615233B1 - 박막 트랜지스터, 및 이를 구비한 평판 표시장치 - Google Patents

박막 트랜지스터, 및 이를 구비한 평판 표시장치 Download PDF

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Abstract

본 발명의 목적은 특성이 우수하고, 상온에서 제조 가능하며, 활성층과 소스/드레인 전극의 콘택 저항이 개선되고, 서로 다른 종류의 TFT를 형성함에 있어, 공정을 단순하게 할 수 있는 박막 트랜지스터, 이를 구비한 평판 표시장치를 제공하는데 있다. 이를 위하여, 본 발명은 나노입자를 적어도 하나 이상 구비한 나노입자층을 적어도 두 층 이상 구비한 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 어느 한 나노입자층에 콘택되는 소스 및 드레인 전극을 포함하고, 상기 활성층의 나노입자층들 사이에는 절연층이 개재된 것을 특징으로 하는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공한다.

Description

박막 트랜지스터, 및 이를 구비한 평판 표시장치{TFT, and flat panel display device therewith}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면구조를 개략적으로 도시한 단면도,
도 2는 도 1의 활성층을 도시한 부분 사시도,
도 3 내지 도 5는 도 1의 박막 트랜지스터를 제조하는 과정을 도시한 것으로, 도 1의 Ⅰ-Ⅰ에서 본 단면도들,
도 6 및 도 7은 도 1의 박막 트랜지스터의 다른 일 예를 제조하는 과정을 도시한 것으로, 도 1의 Ⅰ-Ⅰ에서 본 단면도들,
도 8은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면구조를 개략적으로 도시한 단면도,
도 9는 도 8의 Ⅱ-Ⅱ에 대한 단면도,
도 10은 도 8의 Ⅲ-Ⅲ에 대한 단면도,
도 11은 본 발명에 따른 평판 표시장치의 평면 구조를 개략적으로 도시한 평면도,
도 12는 도 11의 발광 영역 및 비발광 영역의 회로구조를 도시한 회로도,
도 13은 도 12의 회로도에 따른 발광 영역 및 비발광 영역의 단면구조의 일 예를 도시한 단면도,
도 14는 본 발명에 따른 평판 표시장치의 활성층을 개략적으로 도시한 평면도,
도 15는 도 12의 회로도에 따른 발광 영역 및 비발광 영역의 단면구조의 다른 일 예를 도시한 단면도,
본 발명은 박막 트랜지스터, 및 이를 구비한 평판 표시장치에 관한 것으로서, 더욱 상세하게는 적어도 채널에 나노입자를 이용한 박막 트랜지스터, 및 이를 구비한 평판 표시장치에 관한 것이다.
액정 표시장치나 유기 전계 발광 표시장치 또는 무기 전계 발광 표시장치 등 평판 표시장치는 그 구동방식에 따라, 수동 구동방식의 패시브 매트릭스(Passive Matrix: PM)형과, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형으로 구분된다.
상기 패시브 매트릭스형은 단순히 양극과 음극이 각각 컬럼(column)과 로우(row)로 배열되어 음극에는 로우 구동회로로부터 스캐닝 신호가 공급되고, 이 때, 복수의 로우 중 하나의 로우만이 선택된다. 또한, 컬럼 구동회로에는 각 화소로 데이터 신호가 입력된다.
한편, 상기 액티브 매트릭스형은 박막 트랜지스터(Thin Film Transistor, 이 하 "TFT"라 함)를 이용해 각 화소 당 입력되는 신호를 제어하는 것으로 방대한 양의 신호를 처리하기에 적합하여 동영상을 구현하기 위한 디스플레이 장치로서 많이 사용되고 있다.
이처럼 액티브 매트릭스형 평판 표시장치의 TFT들은 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층을 가지며, 이 반도체 활성층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
상기 반도체 활성층은 비정질 실리콘 또는 다결정질 실리콘으로 많이 사용되는 데, 비정질 실리콘은 저온 증착이 가능하다는 장점이 있으나, 전기적 특성과 신뢰성이 낮아, 최근에는 다결정질 실리콘을 많이 사용하고 있다. 다결정질 실리콘은 수십 내지 수백 ㎠/V.s의 높은 전류 이동도를 갖고, 누설 전류치가 낮은 등 전기적 특성이 우수하고, 소자의 신뢰성이 우수하다.
그런데, 다결정질 실리콘으로 반도체 활성층을 제조할 경우에는, 비정질 실리콘을 다결정질 실리콘으로 결정화하는 결정화공정이 필요한 데, 이 결정화에는 통상 300℃ 이상의 고온 공정이 존재하게 된다.
한편, 최근의 평판 표시장치들은 충분한 시야각을 확보하기 위해 소정의 장력을 가해 일정정도 휘어지도록 하거나, 암밴드(Arm Band), 지갑, 노트북 컴퓨터 등의 휴대성 제품에 채용하고자 하기 위해, 유연성(flexible)에 대한 요구가 높아지고 있다.
그런데, 종래의 방법으로 다결정질 실리콘 TFT를 형성할 경우에는 유연성 평 판 표시장치를 얻기가 힘들다. 즉, 유연성(flexible) 제품을 가공하기 위하여는, 기판을 포함한 구성품의 대부분에 쉽게 휘어질 수 있는 재료로서 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료를 채용해야 하는데, 이들 플라스틱 재료는 열에 약하다.
따라서, 특히, 유연성(flexible) 제품에 채용되는 평판 표시장치의 TFT들을 가공하기 위하여는, 플라스틱 재료가 견딜 수 있는 온도 이하에서 제조될 수 있는 구조 및 방법이 필요하다.
이렇게 유연성 제품에 채용되는 TFT를 제조하기 위해, 최근에는 일본특허 2004-048062호에서 볼 수 있듯이, TFT의 채널로서 나노 구조체를 채용하는 방법이 개시되어 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 특성이 우수하고, 상온에서 제조 가능하며, 활성층과 소스/드레인 전극의 콘택 저항이 개선되고, 서로 다른 종류의 TFT를 형성함에 있어, 공정을 단순하게 할 수 있는 박막 트랜지스터, 이를 구비한 평판 표시장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 나노입자를 적어도 하나 이상 구비한 나노입자층을 적어도 두 층 이상 구비한 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 어느 한 나노입자층에 콘택되는 소스 및 드레인 전극 을 포함하고, 상기 활성층의 나노입자층들 사이에는 절연층이 개재된 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 서로 다른 종류의 적어도 두 개의 박막 트랜지스터들이 서로 전기적으로 연결된 박막 트랜지스터에 있어서, 상기 각 박막 트랜지스터들은, 나노입자를 적어도 하나 이상 구비한 나노입자층을 갖는 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 나노입자층에 콘택되는 소스 및 드레인 전극을 포함하고, 상기 각 박막 트랜지스터의 활성층들은 그 종류별로 서로 다른 층에 위치하며, 서로 다른 층에 위치한 활성층들의 사이에는 절연층이 개재된 것을 특징으로 하는 박막 트랜지스터를 제공한다.
또한, 본 발명은, 기판과, 상기 기판 상에 구비되고, 복수개의 화소를 갖는 발광 영역과, 상기 각 화소마다 구비된 복수개의 선택 구동회로를 포함하고, 상기 각 선택 구동회로는 적어도 하나의 박막 트랜지스터를 갖되, 상기 각 박막 트랜지스터는, 나노입자를 적어도 하나 이상 구비한 나노입자층을 적어도 두 층 이상 구비한 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 어느 한 나노입자층에 콘택되는 소스 및 드레인 전극을 포함하며, 상기 활성층의 나노입자층들 사이에는 절연층이 개재된 것을 특징으로 하는 평판 표시장치를 제공한다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 기판과, 상기 기판 상에 구비되고, 복수개의 화소를 갖는 발광 영역과, 상기 각 화소마다 구비된 복수개의 선택 구동회로를 포함하고, 상기 각 선택 구동회로는 적어도 두 개의 서로 다른 종류의 박막 트랜지스터들을 갖되, 상기 각 선택 구동회로의 박막 트랜지스터들은, 나 노입자를 적어도 하나 이상 구비한 나노입자층을 갖는 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 나노입자층에 콘택되는 소스 및 드레인 전극을 포함하며, 상기 각 선택 구동회로의 박막 트랜지스터들의 활성층들은 그 종류에 따라 서로 다른 층에 위치하고, 서로 다른 층에 위치한 활성층들의 사이에는 절연층이 개재된 것을 특징으로 하는 평판 표시장치를 제공한다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터(이하, "TFT"라 함)를 도시한 것이다.
도 1을 참조하여 볼 때, 본 발명의 바람직한 일 실시예에 따른 TFT는 기판(10) 상에 구비된다.
기판(10)은 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 글라스재 등도 사용 가능하다. 이 기판(10) 상에는, 필요에 따라 불순물 이온이 확산되는 것을 방지하기 위한 버퍼층이 형성될 수 있으며, 수분이나 외기의 침투를 방지하기 위한 베리어층이 형성될 수 있다.
TFT는 활성층(11)과, 이 활성층(11)에 절연된 게이트 전극(14)과, 활성층(11)에 접하는 소스 및 드레인 전극(16)을 구비한다.
상기 활성층(11)은 기판(10) 상에 소정의 패턴으로 형성되며, 이를 덮도록 게이트 절연막(13)이 형성된다. 그리고, 이 게이트 절연막(13) 상에 게이트 전극(14)이 형성되고, 게이트 전극(14)을 덮도록 층간 절연막(15)이 형성된다. 그리고, 상기 게이트 절연막(13) 및 층간 절연막(15)에 콘택 홀(17)이 형성되고, 층간 절연막(15) 상부에 소스 및 드레인 전극(16)이 형성되어, 소스 및 드레인 전극(16)이 활성층(11)에 접하게 된다.
이러한 TFT의 구조는 반드시 이에 한정되는 것은 아니며, 다양한 구조의 TFT가 본 발명에 모두 적용될 수 있음은 물론이다.
한편, 본 발명에 있어, 상기 활성층(11)은 도 2에서 볼 수 있듯이, 적어도 하나의 나노입자(12)로 구비된 적어도 2층 이상의 나노입자층들(11a)(11b)과, 이들 나노입자층들(11a)(11b) 사이에 개재된 절연층(11c)으로 구비될 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 이 활성층(11)은, 도 2에서 볼 수 있듯이, 복수개의 나노입자(12)들이 나란히 배열될 수 있는 제 1 나노입자층(11a) 및 제 2 나노입자층(11b)과, 이들 사이에 개재된 절연층(11c)으로 구비될 수 있다. 나노입자층의 개수는 3층 및 4층으로 되어도 무방하다.
나노입자(12)는, CdS, CdSe, CdTe를 포함하는 ⅡB-ⅥA족 화합물 중 어느 하나, GaAs를 포함하는 ⅢA-ⅤA족 화합물 중 어느 하나, Si를 포함하는 IVA족 원소 또는 그 화합물 중 어느 하나, Ni, Co, Fe, Pt, Au, Ag를 포함하는 금속 또는 그 화합물 중 어느 하나로 이루어진 코어와, 상기 화합물 중 어느 하나로 상기 코어가 코팅되는 합성물일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 다양한 재질의 나노입자가 사용될 수 있다.
이러한 나노입자는 미리 물리적, 화학적 방법에 의해 제조될 수 있는 데, 나노입자의 제조방법의 예들은 다음과 같다.
화학적 방법으로 제조된 나노입자는, CdS, CdSe, CdTe를 포함하는 ⅡB-ⅥA족 화합물 중 어느 하나, GaAs를 포함하는 ⅢA-ⅤA족 화합물 중 어느 하나, Si를 포함하는 IVA족 원소 또는 그 화합물 중 어느 하나, Ni, Co, Fe, Pt, Au, Ag를 포함하는 금속 또는 그 화합물 중 어느 하나로 이루어진 코어와, 상기 화합물 중 어느 하나로 상기 코어가 코팅되는 합성물일 수 있다.
일례로, (CdSe)ZnS 나노입자를 형성하기 위한, 첫번째 단계는 CdSe 나노결정을 준비하는 것이다. 이 나노입자의 크기는 대략 23~55Å의 범위를 가지며, 크기의 분포의 차는 대략 5~10% 정도인 것으로 알려져 있다. 이 CdSe 나노입자는 고온의 콜로이드 성장 처리과정과 크기를 선택하기 위한 침전과정을 통해 형성된다. 여기서, 고온의 콜로이드 성장 처리과정이란 고온의 용매에 유기금속 전구체(precursor)를 빠르게 주사(injection)하여 순간적으로 균질의 핵을 생성시키는 것을 말한다. Cd 소스로 사용되는 적당한 유기금속 전구체는 CdMe2와 같은 알칼리 카드뮴 합성물을 포함한다. Se 소스로 사용되는 적당한 유기금속 합성물은 비스(트리메틸시릴)셀레늄((TMS)2Se), (트리-엔-옥실포스파인)셀레나이드(TOPSe) 및 (트리-엔-부틸포스파인)셀레나이드(TBPSe)와 같은 트리알킬 포스파인 셀레나이드 등이 있다. 이어서, CdSe 입자를 용매(예컨대, TOP)내에 아연(Zn) 및 황(S) 전구체를 포함하는 용액으로 적정 온도에서 도포한다. 아연 및 황 전구체로는 다이틸징크 및 헥사메틸디실라타인을 사용한다.
물리적인 방법으로는, 진공 합성(vaccum synthesis), 가스 상 합성(gas-phase synthesis), 응축 상 합성(condensed phase synthesis), 이온화된 클러스터 빔에 의해 고속 증착, 결합(consolidation), 고속 제분(milling), 합금 처리(mizalloy processing), 증착법(deposition method) 및 졸겔 방법 등의 다양한 방법에 의해 형성될 수 있다.
그러나, 반드시 상기와 같은 방법에 한정되는 것은 아니다.
상기 나노입자(12)는 N형 또는 P형의 반도체로서, 나노 와이어, 나노 리본, 나노 막대, 단층벽 또는 다층벽의 나노 튜브의 형태를 가질 수 있다.
이러한 나노입자의 제조방법의 예들로서 다음과 같은 방법들이 더 있을 수 있다.
(a) P형 Si 나노 와이어
두께 20-40nm를 갖는 P형 Si 나노 와이어의 경우, 상업적으로 이용가능한 단분산 금 콜로이드 입자(Mono-dispersed gold colloid particle (British Biocell International Ltd))를 촉매로 하여 SiH4 와 B2H6 의 열증착으로 합성되어진다. 이 때 온도는 420 - 480 ℃ 사이를 이용하고, 반응기는 8-인치 튜브 퍼니스(8-inch tube furnace)에서 컴퓨터로 제어되는 성장(computer-controlled growth)이 가능하도록 조절한다. 전체 압력이 30 torr 일 때 실란(silane) 분압은 약 2 torr, 반응 시간은 40 분이 소요된다. SiH4와 B2H6 의 비율은 도핑레벨을 감안하여 6400:1 로 조절한다. 이때 나노 와이어의 도핑농도는 약 ~4x10E+17 cm-3 으로 추정된다. 도핑레벨이 높으면 높을 수록 고온 어닐링 프로세스가 없어도 컨택 저항이 낮아지는 장점이 있다.
(b) N형 Si 나노 와이어
N형 의 Si 나노 와이어는 레이저 촉매 성장(laser-assisted catalytic growth ;LCG) 방법으로 합성된다. 간단하게는 Nd:YAG 레이저(532 nm; 8 ns 펄스폭, 300 mJ/pulse, 10Hz)의 레이저 빔을 이용하여 금 타겟(gold target)을 박리(ablation) 하는 방법을 채택하게 된다. 이 때 생성되는 금 나노 클러스터(gold nanocluster) 촉매 입자는 반응용기에서 SiH4 가스와 함께 반응하여 Si 나노 와이어로 성장하게 된다. 도핑을 할 경우에는 N형의 경우 Au-P 타겟(99.5:0.5 wt%, Alfa Aesar) 과 보조 적색 형광(additional red phosphorus)(99% Alfa Aesar)을 반응 용기의 가스 입구에 두어 생성한다.
(c) N형 GaN 나노 와이어
암모니아 가스 (99.99%, Matheson), 갈륨 금속(99.9999%, Alfa Aesar), 마그네슘 나이트라이드(Mg3N2, 99.6%, Alfa Aesar)를 각각 N, Ga, Mg의 소스로 이용하여 금속-촉매 CVD(metal-catalyzed CVD)로 형성한다. 이 때 사용하는 기판은 c-플레인 사파이어(c-plane sapphire)가 바람직하다. Mg3N2는 열적으로 분해하여 MgN2(s) = 3Mg(g) + N2(g)와 같이 되고, Mg 도판트를 생성하며, Ga-source의 upstream 에 놓여진다. 950℃ 온도 조건에서 GaN 나노 와이어가 형성되며, 니켈 (nickel)이 촉매로 사용된다. 대부분 길이는 10~40 um 의 분포를 갖는다.
(d) N형 CdS 나노 리본
CdS 나노 리본(nano-ribbon)은 진공 카포 전달(vacuum capour transport) 방법으로 합성되어진다. 특히, 적은 양의 CdS 분말 (~100mg)을 진공관의 한쪽 끝에 놓고 밀봉해주도록 한다. CdS 분말의 온도가 900C 가 유지되도록 진공관을 가열하는 동안에 다른 쪽 끝은 50C보다 낮도록 유지해 준다. 두시간 이내에 대부분의 CdS 들이 차가운 쪽으로 이동되게 되고 진공관의 기벽에 달라붙게 된다. 이런 방법으로 얻어진 물질들은 30-150nm 사이의 두께를 갖는 나노리본이 주종이고 이때의 폭은 0.5 - 5 um, 길이는 10 - 200 um 정도이다.
(e) Ge 나노 와이어
2.5cm 직경의 퍼니스 반응기(furnace reactor)에서 (총 기압 = 1atm) H2을 100 sccm 의 유속으로 흘리면서 동시에 GeH4 (10% in He) 의 유속을 10 sccm (표준 입방 센티미터) 로 유지하면서 275C 조건에서 15분간 CVD 를 하여 얻는다. 반응 기판은 금 나노 결정(Au nanocrystal)을 (평균 20 nm 지름) SiO2 기판표면에 고르게 분산한 기판을 사용한다.
(f) InP 나노 와이어
InP 나노 와이어들은 LCG 방법으로 형성된다. LCG 타겟은 대체적으로 94%의 InP, 촉매로써의 5% Au, 도핑 원소로써의 1% Te 또는 Zn 로 구성되어 있다. 성장하는 동안 퍼니스 온도는 (중간) 800C로 유지하며, 타겟은 퍼니스의 중간보다는 상류 단부(upstream end)에 위치시킨다. 레이저 조건은 Nd-YAG 레이저(파장 1064nm)의 펄스를 10분간 조사하며, 이 때 나노 와이어들은 퍼니스의 차가운 단측의 하류 단부(downstream)에 포집된다.
(g) ZnO 나노 막대
ZnO 나노 막대(Nanorod)는 대략, 29.5g (0.13 mol)의 아연 아세테이트 디하이드레이트(Zinc acetate dihydrate (ZnOCOCH3-2H2O)) 를 60C에서 125 mL 의 메탄올에 녹인후 65 mL 의 메탄올에 14.8g (0.23 mol) 의 포타슘 히드록사이드(potassium hydroxide (KOH))를 녹인 용액을 부가하여 만든다. 반응 혼합물은 60C에서 수일동안 교반해 준다. 몇 일 내에 나노 막대기가 침전되면 침전물을 메탄올로 씻어주고 5500 rpm에서 30분간 원심분리한다. 얻어진 나노입자들을 에틸렌 글리콜/물(ethylene glycol/water) 2:1 의 용매로 희석시켜 용액을 만든다. 3일정도 숙성을 시킬경우 지름이 15-30nm, 길이는 200 - 300 nm 정도의 나노 막대(nanorod)를 얻을 수 있다. 이와는 달리 CVD 방법을 이용하면 나노와이어를 얻을 수도 있다.
이러한 나노입자(12)들로 구성된 제 1 및 제 2 나노입자층(11a)(11b)은 그 나노입자들의 배열 방향이 도 2에서 볼 수 있듯이 서로 교차되는 방향이 될 수도 있고, 비록 도면에 도시하지는 않았지만, 서로 평행하도록 해도 무방하다.
본 발명은 이러한 제 1 및 제 2 나노입자층(11a)(11b) 중 어느 하나의 나노입자층에 채널을 형성하는 것으로, 채널이 형성되는 나노입자층에서, 나노입자(12)의 길이방향과 채널의 형성방향이 서로 평행하도록 채널을 구성할 수 있다. 이렇게 채널을 나노입자(12)의 길이방향에 평행하도록 형성하면, 채널을 따라 이동하는 캐 리어(carrier)에 저항 성분이 줄어 TFT의 모빌리티 특성을 더욱 향상시킬 수 있게 된다.
따라서, 본 발명에 있어서는, 나노입자들이 서로 평행하게 배열되어 있는 나노입자층을 그 나노입자들의 배열 방향이 서로 다르게 복수층 형성하고, 원하는 모빌리티 특성을 원하는 층의 나노입자들로 채널을 형성할 수 있다.
이러한 구조는 각 나노입자층의 나노입자의 종류를 달리하여도 무방하다. 즉, 어떤 나노입자층은 P형 나노입자들로 형성하고, 또 다른 나노입자층은 N형 나노입자들로 형성하면, P형 TFT든 N형 TFT이든 소스 및 드레인 전극이 형성되는 위치, 예컨대, 콘택 홀의 깊이만 조절하는 것으로 P형 TFT, N형 TFT, 및 CMOS TFT 등 어떠한 TFT도 손쉽게 형성할 수 있게 된다. 이하에서는, 이러한 본 발명의 원리를 실시예를 들어 보다 상세히 설명한다.
도 2에서 볼 수 있는 본 발명의 바람직한 일 실시예의 활성층(11)은, 제 1 나노입자층(11a)과, 절연층(11c)과, 제 2 나노입자층(11b)이 순차로 형성된 구조이다. 제 1 나노입자층(11a)의 나노입자(12)들과, 제 2 나노입자층(11b)의 나노입자(12)들은 서로 다른 종류의 나노입자들일 수 있는 데, 예컨대, 하나는 P형, 다른 하나는 N형으로 형성할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 각 층간 나노입자들의 모빌리티 특성이 서로 다른 나노입자들로 각각의 나노입자층을 형성할 수도 있다.
이러한 나노입자(12)들은 기판 상에 다양한 방법에 의해 형성될 수 있는 데, 고분자 몰드를 이용한 스탬핑법이 사용될 수 있고, 나노입자들이 대략 일방향으로 배열된 도너시트를 이용해 레이저 전사법으로 형성할 수도 있다. 물론, 이외에도 잉크젯 프린팅 방법 등이 사용될 수 있다.
즉, 기판(10)에 제 1 나노입자층(11a)을 그 나노입자들이 일방향으로 배열되도록 전면 형성하고, 이 제 1 나노입자층(11a)을 덮도록 절연층(11c)을 형성한다. 그리고, 절연층(11c) 위로 제 2 나노입자층(11b)을 전면 형성한 후, 원하는 활성층(11)의 패턴으로 제 1 나노입자층(11a), 절연층(11c), 및 제 2 나노입자층(11b)을 일괄 패터닝한다.
한편, 상기 나노입자(12)들은 통상 도 2에서 볼 수 있듯이, 코어부(12a)와 이 코어부(12a)를 둘러싸는 산화피막(12b)으로 구비될 수 있다. 이러한 구조는 특히, 실리콘 계열의 나노입자에서 잘 나타나는 데, 코어부(12a)가 30nm 정도 될 경우, 그 표면에 1 내지 10nm의 산화피막(12b)이 관찰된다.
그런데, 이렇게 산화피막(12b)이 존재하는 채로 활성층(11)을 형성할 경우에는, 이 산화피막(12b)으로 인해, 활성층(11)과 소스 및 드레인 전극(16) 간의 콘택 저항이 높아지게 되어 문제가 된다.
따라서, 콘택 홀(17)을 상기 게이트 절연막(13) 및 층간 절연막(15)에 형성하는 외에도 상기 산화피막(12b)에 더 형성하는 것이 필요하다.
도 3 내지 도 5는 도 2에서 볼 수 있는 활성층(11)에서 제 2 나노입자층(11b)에 채널을 형성한 경우를 나타낸 것이다. 도 3 내지 도 5는 도 1의 Ⅰ-Ⅰ에 대한 단면도를 나타낸 것이다.
도 3에서 볼 수 있듯이, 기판(10) 상에 나노입자(12)들로 활성층(11)을 형성 하고, 이를 덮도록 게이트 절연막(13) 및 층간 절연막(15)을 형성한다. 활성층(11)은 전술한 바와 같이, 제 1 나노입자층(11a), 절연층(11c), 및 제 2 나노입자층(11b)을 일괄 패터닝된 것이다. 그리고, 게이트 절연막(13)과 층간 절연막(15)의 사이에는 도 1에서 볼 수 있는 게이트 전극(14)이 개재된다.
그 후, 게이트 절연막(13) 및 층간 절연막(15)에 도 4와 같이, 콘택 홀(17)을 형성한다.
이 콘택 홀(17)은 제 2 나노입자층(11b)의 나노입자(12)들의 산화피막(12b)까지 에칭되도록 형성한다.
이러한 콘택 홀(17)은 먼저, 게이트 절연막(13) 및 층간 절연막(15)을 에칭한 후, 드라이 에칭이나, BOE(Buffered Oxide Etchant)를 이용해 산화피막(12b)만을 별도로 에칭할 수 있으나, 반드시 이에 한정되는 것은 아니며, 게이트 절연막(13) 및 층간 절연막(15)의 에칭과 동시에 에칭할 수 있다.
이렇게 콘택 홀(17)을 형성하면, 콘택 홀(17)이 개구되어 있는 방향(도 4에서 상방향)으로는 제 2 나노입자층(11b)의 나노입자(12)들의 코어부(12a)가 그대로 노출되고, 제 2 나노입자층(11b)의 나노입자(12)들의 산화피막(12b)은 제 1 나노입자층(11a)의 방향으로만 지지되게 된다. 물론, 콘택 홀(17)의 형상이 반드시 이에 한정되는 것은 아니며, 제 2 나노입자층(11b)의 나노입자(12)들의 코어부(12a)의 적어도 일 부분만 노출시키도록 하면 무방하다.
이렇게 콘택 홀(17)을 형성한 후에, 도 5에서 볼 수 있듯이, 소스 및 드레인 전극(16)을 형성하면, 이 소스 및 드레인 전극(16)이 활성층(11)과 접촉될 때에, 제 2 나노입자층(11b)의 나노입자(12)들의 코어부(12a)에 접촉되게 됨으로써, 콘택저항을 현저히 줄일 수 있게 된다.
그리고, 제 1 나노입자층(11a)과, 제 2 나노입자층(11b)은 나노입자(12)의 산화피막(12b)과, 그 사이에 개재된 절연층(11c)에 의해 서로 절연된다.
한편, 제 1 나노입자층(11a)에 채널을 형성하고자 할 경우에는, 도 3과 같이, 층간 절연막(15)까지 형성한 후, 도 6과 같이, 제 1 나노입자층(11a)의 코어부(12a)가 노출되도록 콘택 홀(17)을 형성하고, 도 7과 같이, 소스 및 드레인 전극(16)을 형성한다.
이러한 본 발명에 따르면, 제 1 나노입자층(11a)과 제 2 나노입자층(11b)의 나노입자(12)들의 배열을 다양하게 조절함으로써 이에 따라 형성되는 활성층의 모빌리티를 다양하게 조절 가능하게 된다.
즉, 도 2와 같이 제 1 나노입자층(11a)과 제 2 나노입자층(11b)의 나노입자(12)들이 서로 직교하게 배치하고, 채널 방향이 제 2 나노입자층(11b)의 나노입자(12)들의 길이방향에 평행하도록 된 활성층(11)을 형성한 후, 도 5와 같이 제 2 나노입자층(11b)에 채널을 형성한 경우와, 도 7과 같이 제 1 나노입자층(11a)에 채널을 형성한 경우를 비교해 보면, 도 5와 같이 제 2 나노입자층(11b)에 채널을 형성한 경우, 채널의 방향과 나노입자의 길이방향이 평행하므로, 도 7의 경우에 비해 모빌리티가 더욱 높아지게 된다. 따라서, 별도의 공정없이도 원하는 모빌리티의 TFT를 다양하게 얻을 수 있게 된다.
한편, CMOS TFT를 구현하고자 할 경우, 제 1 나노입자층(11a)을 P형 나노입 자들로 형성하고, 제 2 나노입자층(11b)을 N형 나노입자들로 형성하면, 제 1 나노입자층(11a)에 채널을 형성한 TFT를 P형 TFT로 사용하고, 제 2 나노입자층(11b)에 채널을 형성한 TFT를 N형 TFT로 사용하여, 이들을 CMOS TFT로 사용할 수 있게 된다.
도 8 내지 도 10은 본 발명의 바람직한 다른 일 실시예에 따른 TFT를 도시한 것이다. 도 8 내지 도 10에 도시된 실시예는, 전술한 실시예와 달리, 활성층이 단일의 나노입자층에 의해 구성되어 있다. 이를 상세히 설명하면 다음과 같다.
기판(20) 상에는 제 1 TFT(30)와 제 2 TFT(40)가 구비된다. 이 제 1 TFT(30)와 제 2 TFT(40)는 서로 다른 종류의 TFT로, 이들은 서로 전기적으로 연결될 수 있다. 물론, 이들이 서로 분리되어 있어도 무방하다.
제 1 TFT(30)와 제 2 TFT(40)는 모두 활성층(31)(41)과, 게이트 전극(32)(42)과, 소스 및 드레인 전극(33)(43)을 갖는 데, 그 TFT 구조는 다양하게 변형 가능하다.
제 1 TFT(30)와 제 2 TFT(40)의 활성층들(31)(41)은 전술한 바와 같이, 나노입자(12)가 포함된 나노입자층으로 구비될 수 있는 데, 1층 또는 복수층의 나노입자층으로 구비될 수 있다.
이 때, 제 1 TFT(30)와 제 2 TFT(40)의 활성층들(31)(41)의 사이에는 절연층(22)이 개재된다.
상기 제 1 TFT(30)와 제 2 TFT(40)의 활성층들(31)(41)의 나노입자층들은 그 나노입자들의 배열 방향이 도 2에서 볼 수 있듯이, 서로 직교하도록 구비될 수 있 으나, 반드시 이에 한정되는 것은 아니며, 서로 평행할 수도 있다.
그리고, 제 1 TFT(30)의 활성층(31)은 P형 나노입자들로 이루어진 P형 나노입자층이 되고, 제 2 TFT(40)의 활성층(41)은 N형 나노입자들로 이루어진 N형 나노입자층이 될 수 있다. 물론, 그 반대로 되어도 무방하다.
이러한 구조의 TFT는 전술한 바와 같이, 복수층의 나노입자층을 모두 형성한 후 이를 일괄 패터닝하여 활성층을 형성하는 방식이 아니라, 하나의 활성층을 패터닝한 후, 이를 덮도록 절연층을 형성하고, 다시 다른 활성층을 패터닝하는 방식으로 이루어진다. 이 때, 활성층을 형성하는 나노입자층은 전술한 바와 같이, 고분자 몰드를 이용한 스탬핑법, 레이저 전사법, 및 잉크젯 프린팅 방법 등 다양한 방법이 사용될 수 있다.
한편, 이렇게 서로 다른 층에 활성층을 형성한 경우에도, 각 활성층의 나노입자층의 나노입자들(12)은 전술한 바와 같이, 코어부(12a)와, 산화피막(12b)으로 구비될 수 있다.
따라서, 도 9 및 도 10에서 볼 수 있듯이, 각 활성층(31)(41)의 코어부(12a)에 소스 및 드레인 전극(33)(43)이 콘택되도록 할 수 있다.
도 8에서 볼 수 있는 TFT는 제 1 TFT(30)를 P형 TFT로, 제 2 TFT(40)를 N형 TFT로 하여 CMOS TFT로 사용할 수 있다. 물론, 제 1 TFT(30)를 N형, 제 2 TFT(40)를 P형으로 할 수 있음도 물론이다.
상기와 같은 TFT 구조는 유기 전계 발광 표시장치와 같은 평판 표시장치에 적용될 수 있다.
도 11은 기판 상에 형성된 유기 전계 발광 표시장치의 발광 영역(50)과 비발광 영역(60)을 나타내는 개략도이다.
발광 영역(50)에는 유기 전계 발광 소자 및 선택 구동회로를 갖춘 다수의 부화소들이 배치된다.
비발광 영역(60)에는 상기 부화소들을 구동하는 수평 드라이버 및/또는 수직 드라이버가 배치된다. 도 11에서는 비발광 영역(60)에 수직 드라이버(VD)만을 도시하였으나, 반드시 이에 한정되는 것은 아니며, 수평 드라이버나 레벨 시프터 등 다수의 회로가 배치될 수 있다. 그리고, 상기 비발광 영역(60)에는 외부 회로에 연결되는 단자부와, 적어도 발광 영역(50)을 밀봉하는 밀봉부 등이 위치한다.
도 12는 본 발명의 바람직한 일 실시예에 따른 유기 전계 발광 표시장치에서, 발광 영역(50)의 어느 단위 화소의 선택 구동회로(SC)의 회로도 및 비발광 영역(60)의 수직 드라이버(VD)의 CMOS TFT(31)를 나타내는 개략적 회로도를 나타낸 것이다. 회로도는 반드시 이에 한정되는 것은 아니며, 다양한 회로구조에 이하 설명될 본 발명이 적용될 수 있음은 물론이다.
도 13은 도 12에 따른 회로도의 단면구조를 나타낸 것으로, 각 단위 화소 내의 선택 구동회로의 구동TFT(51), 스위칭TFT(52)를 나타내며, 수직 드라이버의 CMOS TFT(61)를 나타낸다. CMOS TFT(61)는 N형 TFT(62)와 P형 TFT(63)가 결합된 형태를 취하고 있다. 전술한 수직 드라이버(VD)는 반드시 이러한 CMOS TFT(61)만을 구비하고 있는 것은 아니며, 다양한 종류의 TFT들과 회로 소자들이 연계되어 구동 회로를 형성한다.
이들 TFT들(51,52,62,63)은 기판(100) 상에 형성되며, 상기 기판(100)은 전술한 바와 같다. 이 기판(100) 상에는, 필요에 따라 불순물 이온이 확산되는 것을 방지하기 위한 버퍼층(110)이 선택적으로 배치될 수 있으며, 플라스틱 기판의 경우에는 베리어층이 형성될 수 있다.
상기 기판(100)상에 도 2에서 볼 수 있듯이, 제 1 나노입자층(11a)과 제 2 나노입자층(11b)을 형성하는 데, 제 1 나노입자층(11a)은 P형 나노입자들로 형성하고, 제 2 나노입자층(11b)은 N형 나노입자들로 형성한다. 그리고, 제 1 나노입자층(11a)과 제 2 나노입자층(11b)의 사이에는 절연층(11c)이 개재되어 있다.
이러한 제 1 나노입자층(11a), 절연층(11c), 및 제 2 나노입자층(11b)은 기판(100)의 전체에 형성된 후, 도 14와 같이 패터닝하여, 각 TFT들(51,52,62,63)의 반도체 활성층들(121,122,123,124)의 적어도 채널을 형성한다.
이 때, 발광 영역(50)의 각 단위 화소(50a)에 구비된 활성층들(121,122)은 P형 활성층이 될 수 있으므로, P형 나노입자들로 이루어진 제 1 나노입자층(11a)에 채널을 형성할 수 있다. 그리고, CMOS TFT의 경우, N형 활성층(123)과 P형 활성층(124)을 모두 가지므로, N형 활성층(123)은 N형 나노입자들로 이루어진 제 2 나노입자층(11b)에 채널을 형성하고, P형 활성층(124)은 P형 나노입자들로 이루어진 제 1 나노입자층(11a)에 채널을 형성한다.
물론, 본 발명은 반드시 이에 한정되는 것은 아니며, 단위 화소(50a)에 구비된 활성층들(121,122)의 채널을 모두 N형인 제 2 나노입자층(11b)에 형성하거나, 그 중 어느 하나의 활성층의 채널을 N형인 제 2 나노입자층(11b)에, 다른 하나의 활성층의 채널을 P형인 제 1 나노입자층(11a)에 형성할 수도 있다. 또한, 단위 화소(50a)에 구비되는 활성층들의 개수가 더욱 많아질 경우에는 필요에 따라 N형과 P형을 혼합하여 사용할 수 있다.
또한, 전술한 바와 같이, 각 나노입자층의 나노입자들의 배열과 채널의 형성 방향의 각도를 고려하여 활성층을 패턴할 수도 있다.
각 TFT들의 활성층들은 이 외에도 도 15와 같이, 형성될 수도 있다. 도 15는 전술한 도 8 내지 도 10에 따른 TFT와 동일한 방식으로 활성층을 형성하는 것이다.
즉, 도 15에서 볼 수 있듯이, P형인 구동 TFT(51)의 활성층(121)과, 스위칭 TFT(52)의 활성층(122)과, CMOS TFT(61)의 P형 TFT(63)의 활성층(124)은 버퍼층(110) 상에 형성하고, 이들 활성층들(121)(122)(124) 위로 절연층(120)을 형성한 후, 이 절연층(120) 위에 N형인 CMOS TFT(61)의 P형 TFT(63)의 활성층(124)을 형성하는 것이다.
이렇게 패터닝된 복수의 활성층들(121,122,123,124)의 상부에 도 13 및 도 15에서 볼 수 있듯이, 게이트 절연막(130)이 형성되고, 그 위에 도전성 금속막에 의해 각 TFT들(51,52,62,63)의 게이트 전극들(141,142,143,144)이 형성될 수 있다.
게이트 절연막(130) 및 게이트 전극들(141,142,143,144)의 상부에는 층간 절연막(150)이 형성되고, 그 위에 상기 게이트 전극들(141,142,143,144)과 절연되도록 형성된 각 TFT들(51,52,62,63)의 소스/드레인 전극(161,162,163,164)이 배치된다. 소스/드레인 전극들(161,162,163,164)은 도전성 금속막이나 도전성 폴리머 등의 도전성 소재로 구비된다. 또한, 소스/드레인 전극들(161,162,163,164)은 콘택 홀(150a,150b,150c,150d)을 통해 각각의 활성층들(121,122,123,124)에 각각 콘택된다. 이 때, 각 콘택 홀들(150a,150b,150c,150d)은, CMOS TFT(31)의 N형 TFT(62)의 경우, 도 13에서 볼 때, N형인 제 2 나노입자층(11b)의 코어부에까지 형성되도록 하고, P형 TFT(63)의 경우, P형인 제 1 나노입자층(11a)의 코어부에까지 형성되도록 한다. 그리고, 발광 영역(50)에 위치한 TFT들(51)(52)은 P형인 제 1 나노입자층(11a)의 코어부에까지 형성되도록 한다.
한편, 상기 게이트 전극들(141,142,143,144) 및 소스/드레인 전극들(161,162,163,164)의 형성 시 이들과 동일한 물질로 충전용 커패시터(Cst)를 형성할 수 있다.
상기 소스/드레인 전극들(161,162,163,164) 상부로는 패시베이션막(170)이 형성되고, 그 위로 아크릴, BCB, 폴리 이미드 등에 의한 평탄화막(171)이 형성될 수 있다. 그리고, 패시베이션막(170) 및 평탄화막(171)에는 구동 TFT(51)의 소스 및 드레인 전극(161) 중 어느 하나가 노출되도록 비아홀(170a)이 형성된다. 상기 패시베이션막(170)과 평탄화막(171)은 반드시 이에 한정될 필요는 없으며, 어느 한 층만 구비되어도 무방하다.
상기 평탄화막(171) 상부에는 유기 전계 발광 소자(OLED)의 하부 전극층인 화소 전극(180)이 형성된다. 이 화소 전극(180)이 비아홀(170a)을 통해 상기 소스 및 드레인 전극(161) 중 어느 하나에 연결되도록 한다.
상기 화소 전극(180)의 상부로는, 아크릴, BCB, 폴리 이미드 등의 유기물, 또는 실리콘 옥사이드, 실리콘 나이트라이드 등의 무기물과 같은 절연물에 의해 화 소정의막(185)이 형성된다. 화소 정의막(185)은 도 12에서 볼 때, 선택구동회로(SC)의 구동 TFT(51), 스위칭 TFT(52) 등 TFT들을 덮고, 상기 화소 전극(180)의 소정 부분이 노출되도록 개구부를 가지도록 형성된다.
그리고, 발광층을 구비한 유기막(190)이 적어도 화소 전극(180)이 노출된 개구부 상에 도포된다. 유기막(190)은 화소 정의막(185)의 전면에 형성될 수도 있다. 이 때, 유기막(190)의 발광층은 각 화소당 적, 녹, 청색으로 패터닝되어 풀 칼라를 구현할 수 있다.
한편, 비발광 영역(60)의 수직 또는 수평 드라이버가 위치한 부분 상에는 도 13 및 도 15에서 볼 수 있듯이, 화소 정의막(185)이 형성되지 않을 수도 있으나, 반드시 이에 한정되는 것은 아니며, 이를 덮도록 형성될 수도 있다.
상기 유기막(190)이 형성된 후에는, 유기 전계 발광 소자(OLED)의 하부 전극층인 대향 전극(195)이 형성된다. 이 대향 전극(195)은 모든 화소를 다 덮도록 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 패터닝될 수도 있음은 물론이다.
상기 화소 전극(180)과 대향 전극(195)은 상기 유기막(190)에 의해 서로 절연되어 있으며, 유기막(190)에 서로 다른 극성의 전압을 가해 유기막(190)에서 발광이 이뤄지도록 한다.
한편, 화소 전극(180)은 애노드 전극의 기능을 하고, 대향 전극(195)은 캐소드 전극의 기능을 하는데, 물론, 이들 화소 전극(180)과 대향 전극(195)의 극성은 반대로 되어도 무방하다.
화소 전극(180)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.
한편, 대향 전극(195)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 이 대향 전극(195)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기막(190)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
상기 유기막(190)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
이러한 구조는 액정 표시장치에도 그대로 적용 가능함은 물론이다.
또한, 위의 실시예들에서는 선택 구동회로의 구동 TFT(51)와 스위칭 TFT(52)를 P형 TFT로 형성하였으나, 본 발명은 반드시 이에 한정될 것은 아니며, 구동 TFT(51)와 스위칭 TFT(52) 중 적어도 하나를 N형 TFT로 형성할 수도 있다.
상기한 바와 같이 본 발명에 다음과 같은 효과를 얻을 수 있다.
첫째, 박막 트랜지스터의 채널에 나노입자를 이용함으로써 고온 공정을 거치지 않고도, 상온 또는 저온에서 박막 트랜지스터 및 이를 구비한 평판 표시장치, 특히, 유기 전계 발광 표시장치를 제조할 수 있다.
둘째, 이에 따라, 고온 열처리에 취약한 플라스틱 재료를 평판 표시장치, 특히, 유기 전계 발광 표시장치에 이용할 수 있다. 따라서, 플렉시블한 평판 표시장치를 제조하는 데, 더욱 유리하다.
셋째, 길이방향으로 배열된 나노입자로 채널을 형성함으로써, 모빌리티를 더욱 향상시킬 수 있다.
넷째, 활성층과 소스/드레인 전극 간의 콘택 저항을 낮출 수 있다.
다섯째, 서로 다른 종류의 TFT를 형성함에 있어, 공정을 단순하게 할 수 있다.
여섯째, 원하는 모빌리티 특성으로 발광 영역 및 비발광 영역의 회로의 TFT들을 구성할 수 있으므로, 설계 마진이 높아진다.
일곱째, PMOS TFT와 NMOS TFT의 배열을 보다 쉽게 형성할 수 있다.
여덟째, CMOS TFT의 구현이 보다 용이해진다.
위에서 설명한 바와 같이, 본 발명을 가장 바람직한 실시예를 기준으로 설명하였으나, 상기 실시예는 본 발명의 이해를 돕기 위한 것일 뿐이며, 본 발명의 내용이 그에 한정되는 것이 아니다. 본 발명의 구성에 대한 일부 구성요소의 부가,삭감,변경,수정 등이 있더라도 첨부된 특허청구범위에 의하여 정의되는 본 발명의 기술적 사상에 속하는 한, 본 발명의 범위에 해당된다.

Claims (37)

  1. 나노입자를 적어도 하나 이상 구비한 나노입자층을 적어도 두 층 이상 구비한 활성층;
    상기 활성층에 절연된 게이트 전극; 및
    상기 활성층의 어느 한 나노입자층에 콘택되는 소스 및 드레인 전극;을 포함하고,
    상기 활성층의 나노입자층들 사이에는 절연층이 개재된 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 활성층은 P형 나노입자로 구비된 P형 나노입자층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 활성층은 N형 나노입자로 구비된 N형 나노입자층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 활성층의 나노입자층들의 나노입자의 길이방향은, 그 층별로 서로 다른 방향을 향하도록 배열된 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 활성층의 나노입자층들의 나노입자의 길이방향은, 그 층별로 서로 평행한 방향을 향하도록 배열된 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 박막 트랜지스터는 P형 박막 트랜지스터와 N형 박막 트랜지스터를 포함하는 CMOS 박막 트랜지스터로서,
    상기 P형 박막 트랜지스터는, P형 나노입자로 구비된 P형 나노입자층을 구비한 P형 활성층을 포함하고, 상기 N형 박막 트랜지스터는 N형 나노입자로 구비된 N형 나노입자층을 구비한 N형 활성층을 포함하며,
    상기 P형 박막 트랜지스터의 소스 및 드레인 전극은 상기 P형 활성층의 P형 나노입자층에 콘택되고, 상기 N형 박막 트랜지스터의 소스 및 드레인 전극은 상기 N형 활성층의 N형 나노입자층에 콘택되며,
    상기 P형 활성층과 상기 N형 활성층은 서로 다른 층에 위치하고, P형 활성층과 N형 활성층의 사이에는 상기 절연층이 개재된 것을 특징으로 하는 박막 트랜지스터.
  7. 제 6항에 있어서,
    상기 P형 및 N형 활성층은 각각 P형 나노입자층 및 N형 나노입자층을 모두 포함하는 것을 특징으로 하는 박막 트랜지스터.
  8. 서로 다른 종류의 적어도 두 개의 박막 트랜지스터들이 서로 전기적으로 연결된 박막 트랜지스터에 있어서,
    상기 각 박막 트랜지스터들은, 나노입자를 적어도 하나 이상 구비한 나노입자층을 갖는 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 나노입자층에 콘택되는 소스 및 드레인 전극을 포함하고,
    상기 각 박막 트랜지스터의 활성층들은 그 종류별로 서로 다른 층에 위치하 며,
    서로 다른 층에 위치한 활성층들의 사이에는 절연층이 개재된 것을 특징으로 하는 박막 트랜지스터.
  9. 제 8항에 있어서,
    상기 서로 다른 종류의 박막 트랜지스터들은 각각 그 활성층의 채널 방향이 서로 다른 것을 특징으로 하는 박막 트랜지스터.
  10. 제 8항에 있어서,
    상기 서로 다른 종류의 박막 트랜지스터들은 P형 및 N형 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
  11. 제 8항에 있어서,
    상기 활성층들의 나노입자층의 나노입자의 길이방향은, 그 층별로 서로 다른 방향을 향하도록 배열된 것을 특징으로 하는 박막 트랜지스터.
  12. 제 8항에 있어서,
    상기 활성층들의 나노입자층의 나노입자의 길이방향은, 그 층별로 서로 평행한 방향을 향하도록 배열된 것을 특징으로 하는 박막 트랜지스터.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 나노입자 중 적어도 하나는 나노 와이어, 나노 막대, 또는 나노 리본인 것을 특징으로 하는 박막 트랜지스터.
  14. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 각 나노입자층에는 상기 나노입자가 적어도 둘 이상 구비되고, 이들은 서로 평행하게 배열된 것을 특징으로 하는 박막 트랜지스터.
  15. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 활성층의 채널 방향은, 상기 소스 및 드레인 전극에 콘택되는 나노입자층의 나노입자의 길이방향에 평행한 것을 특징으로 하는 박막 트랜지스터.
  16. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 나노입자는 코어부와, 상기 코어부 외측의 산화피막을 갖고,
    상기 소스 및 드레인 전극은, 상기 나노입자의 코어부에 콘택되는 것을 특징으로 하는 박막 트랜지스터.
  17. 기판;
    상기 기판 상에 구비되고, 복수개의 화소를 갖는 발광 영역; 및
    상기 각 화소마다 구비된 복수개의 선택 구동회로;를 포함하고,
    상기 각 선택 구동회로는 적어도 하나의 박막 트랜지스터를 갖되,
    상기 각 박막 트랜지스터는,
    나노입자를 적어도 하나 이상 구비한 나노입자층을 적어도 두 층 이상 구비한 활성층;
    상기 활성층에 절연된 게이트 전극; 및
    상기 활성층의 어느 한 나노입자층에 콘택되는 소스 및 드레인 전극;을 포함하고,
    상기 활성층의 나노입자층들 사이에는 절연층이 개재된 것을 특징으로 하는 평판 표시장치.
  18. 제 17항에 있어서,
    상기 활성층은 P형 나노입자로 구비된 P형 나노입자층을 포함하는 것을 특징으로 하는 평판 표시장치.
  19. 제 17항에 있어서,
    상기 활성층은 N형 나노입자로 구비된 N형 나노입자층을 포함하는 것을 특징으로 하는 평판 표시장치.
  20. 제 17항에 있어서,
    상기 선택 구동회로들은 각각 CMOS 박막 트랜지스터에 연결되고,
    상기 CMOS 박막 트랜지스터는 P형 박막 트랜지스터와, N형 박막 트랜지스터를 포함한 것으로,
    상기 P형 박막 트랜지스터는, P형 나노입자로 구비된 P형 나노입자층을 구비한 P형 활성층을 포함하고, 상기 N형 박막 트랜지스터는 N형 나노입자로 구비된 N형 나노입자층을 구비한 N형 활성층을 포함하며,
    상기 P형 박막 트랜지스터의 소스 및 드레인 전극은 상기 P형 활성층의 P형 나노입자층에 콘택되고, 상기 N형 박막 트랜지스터의 소스 및 드레인 전극은 상기 N형 활성층의 N형 나노입자층에 콘택되며,
    상기 P형 나노입자층과 상기 N형 나노입자층은 서로 다른 층에 위치하고, P형 나노입자층과 N형 나노입자층의 사이에는 상기 절연층이 개재된 것을 특징으로 하는 평판 표시장치.
  21. 제 20항에 있어서,
    상기 P형 및 N형 활성층은 각각 P형 나노입자층 및 N형 나노입자층을 모두 포함하는 것을 특징으로 하는 평판 표시장치.
  22. 제 17항에 있어서,
    상기 각 선택 구동회로는 적어도 둘 이상의 박막 트랜지스터를 구비하되,
    상기 각 선택 구동회로의 박막 트랜지스터들 중 서로 다른 종류의 박막 트랜지스터들끼리는, 각 박막 트랜지스터의 소스 및 드레인 전극이 콘택되는 나노입자 층들이 서로 다른 층에 위치하고, 상기 나노입자층들 사이에 절연층이 개재된 것을 특징으로 하는 평판 표시장치.
  23. 제 22항에 있어서,
    상기 각 선택 구동회로의 상기 서로 다른 종류의 박막 트랜지스터들은 각각 그 활성층의 채널 방향이 서로 다른 것을 특징으로 하는 평판 표시장치.
  24. 제 22항에 있어서,
    상기 각 선택 구동회로의 상기 서로 다른 종류의 박막 트랜지스터들은 P형 및 N형 박막 트랜지스터인 것을 특징으로 하는 평판 표시장치.
  25. 제 17항에 있어서,
    상기 활성층의 나노입자층들의 나노입자의 길이방향은, 그 층별로 서로 다른 방향을 향하도록 배열된 것을 특징으로 하는 평판 표시장치.
  26. 제 17항에 있어서,
    상기 활성층의 나노입자층들의 나노입자의 길이방향은, 그 층별로 서로 평행한 방향을 향하도록 배열된 것을 특징으로 하는 평판 표시장치.
  27. 기판;
    상기 기판 상에 구비되고, 복수개의 화소를 갖는 발광 영역; 및
    상기 각 화소마다 구비된 복수개의 선택 구동회로;를 포함하고,
    상기 각 선택 구동회로는 적어도 두 개의 서로 다른 종류의 박막 트랜지스터들을 갖되,
    상기 각 선택 구동회로의 박막 트랜지스터들은, 나노입자를 적어도 하나 이상 구비한 나노입자층을 갖는 활성층과, 상기 활성층에 절연된 게이트 전극과, 상기 활성층의 나노입자층에 콘택되는 소스 및 드레인 전극을 포함하고,
    상기 각 선택 구동회로의 박막 트랜지스터들의 활성층들은 그 종류에 따라 서로 다른 층에 위치하며,
    서로 다른 층에 위치한 활성층들의 사이에는 절연층이 개재된 것을 특징으로 하는 평판 표시장치.
  28. 제 27항에 있어서,
    상기 각 선택 구동회로의 상기 서로 다른 종류의 박막 트랜지스터들은 각각 그 활성층의 채널 방향이 서로 다른 것을 특징으로 하는 평판 표시장치.
  29. 제 27항에 있어서,
    상기 각 선택 구동회로의 상기 서로 다른 종류의 박막 트랜지스터들은 P형 및 N형 박막 트랜지스터인 것을 특징으로 하는 평판 표시장치.
  30. 제 27항에 있어서,
    상기 선택 구동회로들은 각각 CMOS 박막 트랜지스터에 연결되고,
    상기 CMOS 박막 트랜지스터는 P형 박막 트랜지스터와, N형 박막 트랜지스터를 포함한 것으로,
    상기 P형 박막 트랜지스터는, P형 나노입자로 구비된 P형 나노입자층을 구비한 P형 활성층을 포함하고, 상기 N형 박막 트랜지스터는 N형 나노입자로 구비된 N형 나노입자층을 구비한 N형 활성층을 포함하며,
    상기 P형 박막 트랜지스터의 소스 및 드레인 전극은 상기 P형 활성층의 P형 나노입자층에 콘택되고, 상기 N형 박막 트랜지스터의 소스 및 드레인 전극은 상기 N형 활성층의 N형 나노입자층에 콘택되며,
    상기 P형 활성층과 상기 N형 활성층은 서로 다른 층에 위치하고, P형 활성층과 N형 활성층의 사이에는 상기 절연층이 개재된 것을 특징으로 하는 평판 표시장치.
  31. 제 27항에 있어서,
    상기 활성층들의 나노입자층의 나노입자의 길이방향은, 그 층별로 서로 다른 방향을 향하도록 배열된 것을 특징으로 하는 평판 표시장치.
  32. 제 27항에 있어서,
    상기 활성층들의 나노입자층의 나노입자의 길이방향은, 그 층별로 서로 평행 한 방향을 향하도록 배열된 것을 특징으로 하는 평판 표시장치.
  33. 제 17항 내지 제 32항 중 어느 한 항에 있어서,
    상기 나노입자 중 적어도 하나는 나노 와이어, 나노 막대, 또는 나노 리본인 것을 특징으로 하는 평판 표시장치.
  34. 제 17항 내지 제 32항 중 어느 한 항에 있어서,
    상기 각 나노입자층에는 상기 나노입자가 적어도 둘 이상 구비되고, 이들은 서로 평행하게 배열된 것을 특징으로 하는 평판 표시장치.
  35. 제 17항 내지 제 32항 중 어느 한 항에 있어서,
    상기 활성층의 채널 방향은, 상기 소스 및 드레인 전극에 콘택되는 나노입자층의 나노입자의 길이방향에 평행한 것을 특징으로 하는 평판 표시장치.
  36. 제 17항 내지 제 32항 중 어느 한 항에 있어서,
    상기 나노입자는 코어부와, 상기 코어부 외측의 산화피막을 갖고,
    상기 소스 및 드레인 전극은, 상기 나노입자의 코어부에 콘택되는 것을 특징으로 하는 평판 표시장치.
  37. 제 17항 내지 제 32항 중 어느 한 항에 있어서,
    상기 각 화소는 유기 전계 발광 소자를 구비하고, 상기 유기 전계 발광 소자는 상기 선택 구동회로에 전기적으로 연결된 것을 특징으로 하는 평판 표시장치.
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