KR101991099B1 - 화소 및 그 화소 어레이의 시험 방법 - Google Patents

화소 및 그 화소 어레이의 시험 방법 Download PDF

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Abstract

본 발명은 화소 및 그 화소 어레이의 시험 방법에 관한 것으로서, 화소는 유기 발광 다이오드, 제1 전원에 연결되고 상기 유기 발광 다이오드에 대응하는 데이터 전압에 따른 구동 전류를 공급하는 제1 트랜지스터, 주사선에 연결되어 상기 주사선으로부터 전달되는 주사 신호에 따라 데이터 선으로부터 대응하는 데이터 신호에 따른 상기 데이터 전압을 상기 구동 트랜지스터에 전달하는 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극에 연결되어 있는 일전극을 포함하고 상기 데이터 전압에 따른 제1 전압을 저장 및 유지하는 제1 커패시터를 포함하고, 상기 제1 커패시터의 크기는 상기 제1 트랜지스터의 게이트 절연막 크기의 2배 내지 4배인 것을 특징으로 한다.

Description

화소 및 그 화소 어레이의 시험 방법{PIXEL AND ARRAY TEST METHOD FOR THE SAME}
본 발명은 화소 및 그 화소 어레이의 시험 방법에 관한 것으로, 특히 대형 표시 패널에서 어레이 검출과 제품 품질을 확보할 수 있도록 최적화된 화소 회로와 그에 따른 어레이 시험 방법에 관한 것이다.
유기 발광 표시 장치(Organic Light Emitting Diode display, OLED)는 자발광 특성을 가져 별도의 광원을 필요로 하지 않고, 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 장점으로 인하여 차세대 표시 장치로서 주목받고 있다.
또한, 유기 발광 표시 장치는 전자 이동도(carrier mobility)가 우수하여 고속 동작 회로에 적용이 가능하다. 유기 발광 표시 장치에서 유기 발광 다이오드의 구동 전류의 전달은 각 화소 회로를 구성하는 트랜지스터에 의해 제어된다. 그러므로, 화소 회로의 트랜지스터가 제대로 동작하지 않거나 배선이 절단되거나 단락되면, 소정의 구동 전류가 유기 발광 다이오드에 인가될 수 없다.
그러므로, 유기 발광 다이오드의 형성 전에 화소 회로를 구성하는 트랜지스터들의 정상 동작 여부를 체크하여 불량을 수리하거나 수리가 불가능한 경우에는 이후의 패널(셀) 공정 및 모듈 공정을 진행하지 않도록 하는 것이 제조 시간 및 비용의 관점에서 유리하다.
그리고 화소 회로의 구성 소자 중 불량률이 높은 커패시터의 단락은 어레이 시험 공정 단계에서 반드시 검출되어야 한다.
따라서 유기 발광 다이오드의 형성 전에 화소 회로 어레이 상에서 표시 성능을 용이하고 정확하게 테스트할 수 있는 유기 발광 장치의 화소 구조에 대한 최적화와 이들 화소에 대한 어레이 시험 방법이 요구된다.
본 발명의 실시 예를 통해 해결하려는 과제는 화소 회로 어레이 상에서 성능을 정확하게 검출할 수 있는 최적화된 화소 회로를 제안하는 것이다.
또한 최적화된 회로 구조를 가지는 화소 어레이에 대한 시험 방법을 제안하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 화소는 유기 발광 다이오드, 제1 전원에 연결되고 상기 유기 발광 다이오드에 대응하는 데이터 전압에 따른 구동 전류를 공급하는 제1 트랜지스터, 주사선에 연결되어 상기 주사선으로부터 전달되는 주사 신호에 따라 데이터 선으로부터 대응하는 데이터 신호에 따른 상기 데이터 전압을 상기 구동 트랜지스터에 전달하는 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극에 연결되어 있는 일전극을 포함하고 상기 데이터 전압에 따른 제1 전압을 저장 및 유지하는 제1 커패시터를 포함한다. 이때, 상기 제1 커패시터의 크기는 상기 제1 트랜지스터의 게이트 절연막 크기의 2배 내지 4배이다.
상기 제1 트랜지스터의 게이트 절연막은 상기 제1 트랜지스터의 활성층과 게이트 금속층 사이에 구비되는 절연층이다.
그리고 상기 제1 커패시터와 상기 제1 트랜지스터의 게이트 절연막은 직렬로 연결된다.
상기 제2 트랜지스터는 상기 주사 신호에 응답하여 상기 데이터 전압을 상기 제1 트랜지스터의 소스 전극에 전달할 수 있으나 이에 반드시 제한되지 않으며, 상기 제1 트랜지스터의 게이트 전극에 전달하도록 구성할 수도 있다.
상기 제2 트랜지스터는, 상기 주사선에 연결되는 게이트 전극, 상기 데이터 선에 연결되는 소스 전극, 및 상기 제1 트랜지스터의 소스 전극에 연결되는 드레인 전극을 포함할 수 있다.
상기 제1 커패시터의 타전극은 상기 제2 트랜지스터의 드레인 전극과 상기 제1 트랜지스터의 소스 전극이 연결되는 제1 접점에 연결된다.
상기 화소는, 상기 제1 트랜지스터의 게이트 전극과 드레인 전극에 연결되고 상기 주사 신호에 대응하여 상기 제1 트랜지스터의 문턱 전압을 보상하는 제3 트랜지스터를 더 포함할 수 있다.
그리고 상기 화소는, 적어도 상기 제1 전원과 상기 제1 트랜지스터 사이 및 상기 유기 발광 다이오드와 상기 제1 트랜지스터 사이에 구비되어 제어 신호에 따라 상기 유기 발광 다이오드로 구동 전류의 전달을 제어하는 적어도 하나의 제4 트랜지스터를 더 포함할 수 있다.
한편 상기 목적을 달성하기 위한 본 발명의 다른 일 실시 예에 따른 화소 어레이 시험 방법은 주사 신호에 따라 유기 발광 다이오드로의 구동 전류의 공급을 제어하는 데이터 신호를 전달하는 구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 있는 저장 커패시터를 포함하는 화소에 대한 것으로서, 상기 유기 발광 다이오드의 완성 전에 상기 유기 발광 다이오드의 애노드 전극에 전자 빔을 조사하는 단계, 및 상기 애노드 전극에서 방출되는 2차 전자의 검출량에 근거하여 상기 저장 커패시터의 불량 여부를 검사하는 단계를 포함한다. 이때 상기 화소의 저장 커패시터의 크기는 상기 구동 트랜지스터의 게이트 절연막 크기의 2배 내지 4배인 것을 특징으로 한다.
상기 구동 트랜지스터의 게이트 절연막은 상기 구동 트랜지스터의 활성층과 게이트 금속층 사이에 구비되는 절연층이다.
상기 저장 커패시터의 불량 여부를 검사하는 단계에서, 상기 2차 전자의 검출량에 기초한 비정상 전압에 대한 정상 전압의 비는 상기 저장 커패시터와 상기 게이트 절연막의 각 커패시턴스의 함수이다.
한편 상기 저장 커패시터와 상기 게이트 절연막은 직렬로 연결되고, 상기 2차 전자의 검출량에 기초한 비정상 전압에 대한 정상 전압의 비는 C1/(C1+C2)가 될 수 있다. 이때 C1은 상기 저장 커패시터의 커패시턴스이고, C2는 상기 게이트 절연막의 커패시턴스이다.
본 발명에 따르면 대형 표시 패널에서 화소 어레이 시험 공정에 최적화된 회로 소자를 가지는 화소를 제공할 수 있다. 특히 제품 생산 공정에서 불량률이 높은 커패시터의 단락에 따른 이상 여부를 어레이 시험 과정에서 정확하게 검출하도록 화소 회로의 커패시터를 최적 범위 내에서 구성할 수 있다.
따라서 본 발명에 따른 화소 회로로 구성된 화소 어레이에 대한 시험 방법을 통하여 5매 마스크에서 취약한 커패시터의 이상 징후를 정확하게 검지할 수 있고 그에 따라 생산 수율의 향상에 크게 기여할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 화소 회로도.
도 2는 도 1의 화소 회로도의 일 영역에 대한 개략도.
도 3은 도 1의 화소에 본 발명의 일 실시 예에 따른 화소 어레이 시험 방법이 적용되는 모습을 설명하는 도면.
도 4는 도 1의 화소에 포함된 커패시터의 크기 비에 따른 화소 어레이 검출 성공률을 나타내는 그래프.
도 5는 도 1의 화소에 포함된 커패시터의 크기 비에 따른 어레이 검사 불량률을 나타내는 그래프.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명의 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 화소 회로도이다.
구체적으로 도 1에서는 화소 어레이 시험 방법이 적용되는 복수의 화소 어레이 중 단위 화소의 등가회로도를 나타낸다. 이때 화소 회로(1)는 제1 내지 제5 트랜지스터(M1-M5)의 5개의 피모스(PMOS) 트랜지스터와 1개의 저장 커패시터(Cst)로 이루어진 5T1C 구조를 예시하고 있다.
제1 트랜지스터(M1)인 구동 트랜지스터의 게이트 전극은 제1 접점(N1)에 연결되고, 소스 전극은 제1 전원, 예컨대 구동 전압(ELVDD)과 연결되며, 드레인 전극은 제2 전원, 예컨대 구동 전압(ELVDD)과 연결된다. 특히, 제1 트랜지스터(M1)의 상기 소스 전극은 상기 제1 전원 사이에 제4 트랜지스터(M4)를 더 포함할 수 있으므로, 구체적으로 도 1과 같이 제4 트랜지스터(M4)의 드레인 전극에 연결된다. 그리고, 제1 트랜지스터(M1)의 상기 드레인 전극은 상기 제2 전원 사이에 제5 트랜지스터(M5)를 더 포함할 수 있으므로, 도 1과 같이 제5 트랜지스터(M5)의 소스 전극에 연결된다.
제2 트랜지스터(M2)인 스위칭 트랜지스터의 게이트 전극은 해당 단위 화소에 주사 신호를 전달하는 주사선(SCAN)과 연결되고, 소스 전극은 해당 단위 화소에 데이터 신호를 공급하는 데이터 선(DATA)과 연결되고, 드레인 전극은 제2 접점(N2)에 연결되어 있다.
제3 트랜지스터(M3)인 문턱전압 보상 트랜지스터의 게이트 전극은 해당 단위 화소에 주사 신호를 전달하는 주사선(SCAN)과 연결되고, 소스 전극은 제1 접점(N1)에서 제1 트랜지스터(M1)의 게이트 전극과 저장 커패시터(Cst)의 일전극에 연결되며, 드레인 전극은 제3 접점(N3)에서 유기 발광 다이오드(OLED)의 애노드 전극 및 제5 트랜지스터(M5)의 드레인 전극과 연결되어 있다.
제4 트랜지스터(M4)인 발광 제어 트랜지스터의 게이트 전극은 화소의 발광 조절을 위한 제어 신호를 전달하는 제어선(GC)에 연결되고, 소스 전극은 상기 제1 전원, 예컨대 구동 전압(ELVDD)과 연결되고, 드레인 전극은 제2 접점(N2)에서 제1 트랜지스터(M1)의 소스 전극과 저장 커패시터(Cst)의 타전극과 연결되어 있다.
그리고 제5 트랜지스터(M5)인 발광 제어 트랜지스터의 게이트 전극 역시 화소의 발광 조절을 위한 제어 신호를 전달하는 상기 제어선(GC)에 연결된다. 그리고, 소스 전극은 제1 트랜지스터(M1)의 드레인 전극과 연결되어 있고, 드레인 전극은 제3 접점(N3)에서 유기 발광 다이오드(OLED)의 애노드 전극 및 제3 트랜지스터(M3)의 소스 전극과 연결되어 있다.
저장 커패시터(Cst)의 일전극은 제1 접점(N1)에서 제1 트랜지스터(M1)의 게이트 전극과 연결되고, 타전극은 제2 접점(N2)에서 유기 발광 다이오드에 전류를 공급하기 위해 필요한 제1 전원, 예컨대 구동 전압(ELVdd)에 연결되어 있다.
유기 발광 다이오드(OLED)의 애노드 전극(화소 전극)은 제3 접점(N3)에서 제5 트랜지스터(M5)의 드레인 전극 및 제3 트랜지스터(M3)의 소스 전극과 연결되고, 캐소드 전극(공통 전극)은 제2 전원, 예컨대 공통 전압(ELVSS)에 연결되어 있다.
제2 트랜지스터(M2)의 게이트 전극에 연결된 주사선(SCAN)을 통해 현재 대응하는 주사 신호가 전달되면, 이에 응답하여 소스 전극에 연결된 데이터 선(DATA)을 통해 대응하는 데이터 신호를 제1 트랜지스터(M1)의 소스 전극이 연결된 제2 접점(N2)에 전달한다. 그러면 상기 제2 접점(N2)에 연결된 저장 커패시터(Cst)의 타전극에 상기 대응하는 데이터 신호에 따른 데이터 전압이 인가된다. 이때 상기 대응하는 데이터 신호는 유기 발광 다이오드(OLED)의 발광량을 제어한다.
한편, 제3 트랜지스터(M3)의 게이트 전극은 상기 주사선(SCAN)에 연결되어 있으므로, 현재 대응하는 주사 신호에 의해 활성화된다. 그래서 제1 트랜지스터(M1)의 문턱 전압을 보상하기 위한 문턱 전압 보상용 전압을 제1 트랜지스터(M1)의 게이트 전극이 연결된 제1 접점(N1)에 전달한다. 이때 제1 접점(N1)에 연결된 저장 커패시터(Cst)의 일전극에 상기 문턱 전압 보상용 전압이 인가된다.
따라서, 주사선(SCAN)을 통해 대응하는 주사 신호가 전달되면 저장 커패시터(Cst)는 양 전극 간에 인가되는 전압 차이만큼 전압을 저장한다. 즉, 상기 대응하는 데이터 전압과 상기 문턱 전압 보상용 전압의 차이에 해당하는 전압을 저장하게 된다.
그런 다음 발광 제어 트랜지스터인 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)의 각 게이트 전극에 연결된 제어선(GC)을 통해 제어 신호가 전달되면, 상기 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)는 활성화되어 유기 발광 다이오드(OLED)로 구동 전류를 공급하여 유기 발광 다이오드(OLED)를 발광시킨다. 상기 구동 전류는 구동 트랜지스터(M1)의 게이트-소스 간 전압차에 대응하는 전류로서, 상기 저장 커패시터(Cst)에 저장된 전압에 따라 달라지게 된다. 따라서, 상기 구동 전류는 구동 트랜지스터(M1)의 문턱 전압이 보상되고 상기 대응하는 데이터 신호에 따른 전압에 대응한다.
도 1에서는 화소 회로(1)로 5T1C 구조를 예시하고 있으나, 제3 트랜지스터(M3), 제4 트랜지스터(M4), 및 제5 트랜지스터(M5)를 생략하여 2T1C로 구성된 화소 회로에도 본 발명에 따른 어레이 시험 방법이 적용 가능하다. 반대로 도 1의 트랜지스터에 추가적인 트랜지스터를 더 연결하여 구성하는 경우에도 본 발명의 어레이 시험 방법의 적용이 가능함은 물론이다. 따라서 본 발명의 일 실시 예에 따른 화소는 회로 구성 소자를 대체하는 다른 트랜지스터와 커패시터의 다양한 조합을 포함할 수 있다.
그리고 도 1의 화소에서 제1 내지 제5 트랜지스터(M1-M5)는 p-채널 전계 효과 트랜지스터일 수 있다. 전계 효과 트랜지스터의 예로는 박막 트랜지스터(thin film transistor, TFT)가 사용될 수 있다. 제1 내지 제5 트랜지스터(M1-M5)의 채널형(channel type)은 n-채널형으로 바뀔 수 있으며, 이 경우에는 이들을 구동하는 신호의 파형 또한 뒤집힐 수 있다.
본 발명의 실시 예에 따른 화소는 유기 발광 트랜지스터(OLED)의 애노드 전극을 설치한 과정 후에 어레이 시험 과정을 거치게 된다. 구체적으로 애노드 전극에 전자 빔(E-beam)을 조사하고 난 후 다시 방출되는 2차 전자를 검출하여 그 검출량에 기초한 전압값을 계산하여 화소의 불량 여부를 판단하게 된다.
특히 이러한 화소 어레이 시험 방법에서 화소 회로의 상기 저장 커패시터(Cst)의 불량 여부를 검출하려면, 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 턴 온 시켜 데이터 전압을 스윙(Swing)하여야 한다. 그러면 이때 변경되는 애노드 전극의 전압을 전자 빔을 이용하여 측정함으로써, 저장 커패시터(Cst)의 불량 여부를 검출할 수 있다.
즉, 도 3에서 도 1의 화소에 본 발명의 일 실시 예에 따른 화소 어레이 시험 방법이 적용되는 모습을 도시하였는데, 도 3을 참조하면, 애노드 전극(101)에 전자 빔(201)을 조사하여 방출되는 2차 전자(203)의 검출량을 기준하여 화소의 정상 동작 여부를 판별할 수 있다.
화소 어레이에 포함된 화소 각각의 애노드 전극에 동일하게 전자가 주입되므로, 만약 화소 어레이 중 어떤 화소의 구동 트랜지스터(M1)가 정상 동작하지 않는다면, 해당 화소의 애노드 전극에서 방출되는 2차 전자의 출력 값이 다른 정상 화소들과 다른 값을 가지게 된다. 또한 화소 어레이 중 어떤 화소의 저장 커패시터(Cst)가 단락 등의 이유로 정상 동작하지 않는다면, 해당 화소의 애노드 전극에서 방출되는 2차 전자의 출력 값이 정상 전압과 다른 비정상 전압으로 산출된다.
구체적으로 저장 커패시터(Cst)의 단락(Short)으로 인한 불량인 경우, 제2 트랜지스터(M2)에 인가되는 데이터 신호의 변화가 반영되는 정상 전압과 비정상 전압의 비(ΔVn/ΔVabn)로써 검출이 가능하다. 그러나, 어레이 시험 장치는 정상 전압과 비정상 전압의 비(ΔVn/ΔVabn)의 한계가 저장 커패시터의 연결 구조에 따른 커패시턴스의 비에 따라 명확하게 정해져 있으므로, 커패시턴스와 같은 인자(factor)에 따라 불량 여부의 검출이 불가능할 수 있다.
도 1의 화소와 같은 구조를 가진 화소 어레이 테스트 과정에서, 상기 제1 접점(N1)과 상기 제2 접점(N2) 사이에 연결된 저장 커패시터(Cst)가 단락된 경우, 데이터 신호의 변화가 반영된 애노드 전극 전압의 정상 전압과 비정상 전압의 비(ΔVn/ΔVabn)는 저장 커패시터(Cst)의 커패시턴스(C1)와 상기 제1 접점(N1)에 연결된 구동 트랜지스터(M1)의 게이트 절연막의 커패시턴스(C2)에 따르게 된다.
도 1의 화소 회로도의 일 영역(10)에 대한 등가회로는, 도 2에 도시된 바와 같이, 제1 접점(N1)에 저장 커패시터(Cst)와 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)가 직렬로 연결된 것이다. 즉, 구동 트랜지스터(M1)는 활성층(Activation layer)과 게이트 금속 전극층 사이에 게이트 절연막을 포함하는데, 상기 게이트 절연막이 커패시터로 기능한다. 도 2와 같이 저장 커패시터(Cst)와 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)가 직렬 연결되므로, 애노드 전극에 전자 빔을 조사하여 방출되는 2차 전자의 검출량으로부터 산출되는 전압비(ΔVn/ΔVabn)는 C1/(C1+C2)에 따르게 된다. 여기서 C1은 저장 커패시터(Cst)의 커패시턴스이고, C2는 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)의 커패시턴스이다.
다른 실시 예로서 상기 C2는 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)의 커패시턴스 이외에 구동 트랜지스터(M1)의 게이트-소스 간의 기생 커패시터 및 구동 트랜지스터(M1)의 게이트-드레인 간의 기생 커패시터 각각의 커패시턴스를 포함할 수 있다.
그러나 상기 기생 커패시터들의 커패시턴스는 상기 게이트 절연막의 커패시터의 커패시턴스에 비하여 미미한 값이기 때문에 계산에 고려되지 않을 수 있다.
도 1의 화소의 경우 화소 어레이 시험 방법에서 검출되는 전압비(ΔVn/ΔVabn)가 C1/(C1+C2)으로 한계가 정해져 있으므로 저장 커패시터(Cst)와 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)의 용량에 관계되는 인자(예를 들어 커패시터의 크기 또는 양 전극간 거리)에 따라 어레이 검출이 가능하도록 설정할 수 있다. 따라서, 본 발명의 일 실시 예에 따른 도 1의 화소에서 저장 커패시터(Cst)와 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)의 크기를 한정할 수 있다.
일 실시 예로서 구동 트랜지스터(M1)의 게이트 절연막의 커패시터(Cx)의 크기에 대한 저장 커패시터(Cst)의 크기의 비(Cst/Cx)는 2 내지 4일 수 있다.
즉, 상기 게이트 절연막의 커패시터(Cx)의 크기에 대한 저장 커패시터(Cst)의 크기의 비(Cst/Cx)가 4보다 클 경우 화소 어레이 테스트의 진행이 불가하고, 2보다 작을 경우 화소 어레이 시험은 가능하지만 제품의 표시 패널의 화질이 떨어져 불량품이 될 수 있다.
도 4와 도 5의 그래프는 상기 게이트 절연막의 커패시터(Cx)의 크기에 대한 저장 커패시터(Cst)의 크기의 비(Cst/Cx)에 대한 임계적 의의를 보여주는 그래프이다. 도 4는 도 1의 화소에 포함된 저장 커패시터와 구동 트랜지스터의 게이트 절연막 커패시터의 크기 비에 따른 화소 어레이 검출 성공률을 나타내고, 도 5는 도 1의 화소에 대한 어레이 검사 불량률을 나타내는 그래프이다.
도 4를 참조하면, 가로축은 도 1의 화소의 제1 접점(N1)에 연결된 양 커패시터의 크기의 비(Cst/Cx)이고, 세로축은 도 1과 같은 화소로 구성된 어레이 기판에 대한 불량 여부의 검출 성공률(%)을 나타낸다.
게이트 절연막의 커패시터(Cx)의 크기에 대한 저장 커패시터(Cst)의 크기의 비가 커질수록 어레이 검출 성공률이 다소 떨어지는데, 대략 3.8 정도까지 약 80% 정도의 검출 성공률을 보인다. 그러다가 4 이상에서는 20% 급격히 어레이 검출 성공률이 떨어지기 때문에 저장 커패시터(Cst)의 크기를 구동 트랜지스터의 게이트 절연막 크기보다 4배 이상으로 구성할 경우 어레이 시험 과정의 수행이 불가능하게 된다.
따라서, 저장 커패시터의 크기를 구동 트랜지스터의 게이트 절연막 크기보다 4배 이하로 설정하고 그에 따라 화소 회로를 구성한다.
도 4에 의하면 양 커패시터의 크기의 비(Cst/Cx)가 4 이하인 범위에서는 어레이 검출 성공률이 우수하다.
한편 도 5를 참조하면, 가로축은 도 1의 화소의 제1 접점(N1)에 연결된 양 커패시터의 크기의 비(Cst/Cx)이고, 세로축은 도 1과 같은 화소로 구성된 어레이 기판에 대한 불량 여부의 대략적인 검출 결과를 나타낸다.
도 4에서 확인한 바와 같이, 커패시터의 크기의 비(Cst/Cx)가 4 이하의 범위에서 어레이 검출 성공률은 우수하지만, 도 5를 참조하면 2 이하의 범위인 A1 영역과 A2 영역에서 표시 패널은 품질은 불량이 발생하여 제품화하기 어려운 수준이 된다. 구체적으로 게이트 절연막의 커패시터(Cx)의 크기에 대한 저장 커패시터(Cst)의 크기의 비(Csts/Cx)가 0 내지 1인 A1 영역에서 표시 패널에 얼룩이 심한 수준으로 발생하여 불량품으로 판정되고, 1 내지 2의 A2 영역에서도 얼룩이 상당한 수준으로 발생하여 불량품으로 판정될 수 밖에 없다.
도 5를 참조하면 게이트 절연막의 커패시터(Cx)의 크기에 대한 저장 커패시터(Cst)의 크기의 비(Csts/Cx)가 2 내지 4인 A3 영역에서 얼룩 발생이 적어 양호한 수준으로 판단되므로 제품화할 수 있다.
따라서, 표시 패널의 생산 공정에서 제품으로 양산이 가능함과 동시에 어레이 시험 과정을 거쳐 검출 성공률을 일정 수준 이상으로 확보할 수 있는 커패시터의 크기 비(Csts/Cx)는 2 내지 4로 설정할 수 있다.
본 발명의 일 실시 예와 같이 2 내지 4의 비율로 구동 트랜지스터(M1)의 게이트 절연막과 저장 커패시터(Cst)의 크기를 설정하여 도 1의 화소를 형성하면, 어레이 시험 과정을 거쳐 5매 마스크에서 취약한 커패시터의 이상 여부를 용이하게 검출할 수 있으며, 이것은 표시 장치의 생산 수율의 향상에 크게 기여할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.
1: 화소 회로 10: 화소의 일 영역
100: 어레이 시험 공정의 화소 회로
101: 애노드 전극 201: 전자 빔
203: 2차 전자

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  9. 주사 신호에 따라 유기 발광 다이오드로의 구동 전류의 공급을 제어하는 데이터 신호를 전달하는 구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 있는 저장 커패시터를 포함하는 화소에 대한 화소 어레이 시험 방법은,
    제조 단계에 있는 상기 유기 발광 다이오드의 완성 전에 상기 유기 발광 다이오드의 애노드 전극에 전자 빔을 조사하는 단계, 및
    상기 애노드 전극에서 방출되는 2차 전자의 검출량에 근거하여 상기 저장 커패시터의 불량 여부를 검사하는 단계를 포함하고,
    상기 화소의 저장 커패시터의 커패시턴스는 상기 구동 트랜지스터의 게이트 절연막 커패시턴스의 2배 내지 4배인 것을 특징으로 하는 화소 어레이 시험 방법.
  10. 제 9항에 있어서,
    상기 구동 트랜지스터의 게이트 절연막은 상기 구동 트랜지스터의 활성층과 게이트 금속층 사이에 구비되는 절연층인 것을 특징으로 하는 화소 어레이 시험 방법.
  11. 제 9항에 있어서,
    상기 저장 커패시터의 불량 여부를 검사하는 단계에서, 상기 2차 전자의 검출량에 기초한 비정상 전압에 대한 정상 전압의 비는 상기 저장 커패시터와 상기 게이트 절연막의 각 커패시턴스의 함수인 것을 특징으로 하는 화소 어레이 시험 방법.
  12. 제 11항에 있어서,
    상기 저장 커패시터와 상기 게이트 절연막은 직렬로 연결되고, 상기 2차 전자의 검출량에 기초한 비정상 전압에 대한 정상 전압의 비는 C1/(C1+C2)이며,
    C1은 상기 저장 커패시터의 커패시턴스이고, C2는 상기 게이트 절연막의 커패시턴스인,
    화소 어레이 시험 방법.
  13. 제 9항에 있어서,
    상기 저장 커패시터의 일전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 상기 저장 커패시터의 타전극은 상기 구동 트랜지스터의 소스 전극에 연결되는 것을 특징으로 하는 화소 어레이 시험 방법.
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