KR100558037B1 - 실리콘나노와이어를 이용한 반도체 소자의 콘택 형성 방법 - Google Patents

실리콘나노와이어를 이용한 반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 유효콘택영역값을 증가시켜 콘택저항을 감소시키는데 적합한 반도체 소자의 콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 콘택 형성 방법은 실리콘이 함유된 도전층 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 노출된 상기 도전층 표면에 국부적으로 결정질의 촉매용 금속실리사이드를 형성하는 단계; 상기 촉매용 금속실리사이드를 촉매로 하여 상기 노출된 도전층 상에 상기 콘택홀을 일부를 채우는 두께로 실리콘나노와이어를 성장시키는 단계; 상기 촉매용 금속실리사이드 및 상기 실리콘나노와이어 상에 배리어메탈을 형성하는 단계; 상기 실리콘나노와이어와 상기 배리어메탈의 계면에 추가로 금속실리사이드를 형성하는 단계; 상기 배리어메탈 상에 상기 콘택홀을 채울때까지 금속막을 형성하는 단계; 및 상기 금속막과 배리어메탈을 패터닝하여 금속배선을 형성하는 단계를 포함한다.
콘택저항, 실리콘나노와이어, 티타늄실리사이드, 배리어메탈, 촉매

Description

실리콘나노와이어를 이용한 반도체 소자의 콘택 형성 방법{Method of forming contact using silicon nano-wire in semiconductor device }
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도이다.
도 2는 종래 기술의 티타늄과 티타늄나이트라이드를 배리어메탈로 사용한 경우의 금속배선용 콘택홀의 크기에 따른 콘택저항의 변화를 측정한 실험 결과 그래프,
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 실리콘나노 와이어의 성장 방법을 도시한 공정 단면도,
도 4a는 본 발명의 제1실시예에 따른 제1티타늄실리사이드의 SEM 사진,
도 4b는 본 발명의 제1실시예에 따른 실리콘나노와이어의 SEM 사진,
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 게이트산화막
43 : 게이트전극 44 : LDD 영역
45 : 스페이서 46 : 소스/드레인 영역
47 : 층간절연막 48 : 금속배선용 콘택홀
49 : 제1티타늄실리사이드 50 : 제2티타늄실리사이드
51 : 실리콘나노와이어 52 : 티타늄
53 : 티타늄나이트라이드 54 : 제3티타늄실리사이드
55 : 금속배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 형성 방법에 관한 것이다.
최근에 고집적, 고속화가 요구되는 반도체 소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈(Grain size)를 대형화, 고배향화하고 있는 한편, 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.
한편, 반도체소자 제조시, 트랜지스터의 소스/드레인과 금속배선의 콘택저항을 개선시키고, 또는 캐패시터의 플러그와 하부전극간의 접착성, 이온확산 방지 및 콘택 저항을 개선시키기 위해 배리어메탈(barrier metal)인 티타늄과 티타늄나이트라이드(TiN)의 이중층을 구현한 후, 오믹콘택(Ohmic contact)을 위해 급속열처리로 티타늄과 실리콘층을 반응시켜 티타늄실리사이드(TiSi2)를 형성한다. 따라서, 실제 급속열처리후에는 티타늄실리사이드와 티타늄나이트라이드의 이중층 형태를 갖는다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12), 게이트전극(13)을 순차적으로 형성한다. 이 때, 게이트전극(13)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 고집적 동작을 위해서는 폴리실리콘에서 금속게이트로의 전환이 필요하다.
계속해서, 게이트전극(13)을 마스크로 이용한 저농도 도펀트의 이온주입을 이용하여 반도체 기판(11)에 LDD(Lightly Doped Drain) 영역(14)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(13)의 양측벽에 접하는 스페이서(15)를 형성한다.
그리고, 게이트전극(13) 및 스페이서(15)를 마스크로 이용한 고농도 도펀트 의 이온주입을 이용하여 LDD 영역(14)에 접속되는 소스/드레인 영역(16)을 형성한다.
계속해서, 게이트전극(13)을 포함한 전면에 층간절연막(17)을 증착한 후, 층간절연막(17)을 식각하여 소스/드레인 영역(16)의 일부 표면을 노출시키는 금속배선용 콘택홀(18)을 개방한다.
다음으로, 금속배선용 콘택홀(18)을 포함한 전면에 티타늄(19)을 증착한 후, 티타늄(19) 상에 티타늄나이트라이드(20)를 증착한다.
다음에, 급속열처리(Rapid Thermal Process; RTP)를 실시하여 티타늄(19)과 소스/드레인 영역(16)의 실리콘(Si)간의 반응을 통해 티타늄실리사이드(21)를 형성한다.
도 1b에 도시된 바와 같이, 티타늄나이트라이드(20) 상에 금속배선용 콘택홀(18)을 충분히 채울때까지 금속배선(22)용 금속막을 증착한 후, 금속막과 티타늄나이트라이드(20) 및 티타늄(19)을 동시에 패터닝하여 배리어메탈인 티타늄나이트라이드(20)/티타늄(19)를 사이에 두고 소스/드레인 영역(16)에 연결되는 금속배선(22)을 형성한다.
전술한 종래 기술에서, 콘택바닥의 티타늄실리사이드(21)는 오믹콘택을 형성해주기 위한 것이고, 티타늄(19)과 티타늄나이트라이드(20)의 적층막은 배리어메탈(barrier metal) 역할을 한다.
도 2는 종래 기술의 티타늄과 티타늄나이트라이드를 배리어메탈로 사용한 경우의 금속배선용 콘택홀의 크기에 따른 콘택저항의 변화를 측정한 실험 결과이다.
도 2에 도시된 바에 의하면, 콘택홀의 크기가 감소함에 따라 콘택저항이 급격히 증가함을 알 수 있다.
도 2와 같은 콘택저항의 증가는 콘택 면적에 역비례하고, 이는 콘택저항을 표시하는 다음의 수학식들과 일치하는 것을 보여준다.
Rc ∝ [Const×(ψ_b/sqrt(ND))]
여기서, Rc는 콘택의 내재적 콘택저항을 나타내는 고유 콘택저항(specific contact resistance)을 의미하고, ψ_b는 금속의 숏트키 배리어 높이(height)를 나타내고, ND는 도핑 농도(Doping concentration)를 나타낸다.
[수학식1]에 의하면, 고유 콘택저항(Rc)은 금속의 숏트키 배리어 높이(ψ_b)와 실리콘기판내의 도핑 농도(ND)의 함수로 나타낸다.
그러나, 실제 소자에서 모니터링되는 콘택저항은 콘택 면적의 영향을 포함하는 다음의 [수학식2]로 표현된다.
R=Rc/Ac
여기서, Ac는 콘택영역(contact area)을 나타낸다.
[수학식1]에 나타낸 바와 같이 콘택저항은 계면에서의 실리콘기판내의 도핑 농도에 의해 영향을 받으므로, 계면에서의 도핑농도를 증가시키므로써 콘택저항의 감소를 얻을 수 있는 것으로 예상된다. 그러나, 콘택저항 개선을 위해 소스/드레인 영역에 추가로 도펀트를 도핑하는 공정을 적용하는 소자에서는, 실리콘기판내의 보론 도펀트 농도가 높고, 이는 작은 선폭(feature size)을 갖는 고집적 소자에서 얇은 접합 깊이(shallow junction depth)를 확보해야 하는 기술과 반대되는 것이다.
결국, 작은 선폭을 갖는 고집적 소자에서 깊은 접합 깊이는 숏채널효과(short channerl effect)를 더욱 유발하고, 숏트키 배리어 높이값은 각 물질의 공유값을 갖기 때문에 티타늄실리사이드를 오믹콘택 물질로 계속 사용하는 환경에서 콘택저항을 개선하기 위해서는 유효 콘택영역(effective contact area)값이 크게 확보되어야 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 유효콘택영역값을 증가시켜 콘택저항을 감소시키는데 적합한 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 형성 방법은 실리콘이 함유된 도전층 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 노출된 상기 도전층 표면에 국부적으로 결정질의 촉매용 금속실리사이드를 형성하는 단계; 상기 촉매용 금속실리사이드를 촉매로 하여 상기 노출된 도전층 상에 상기 콘택홀을 일부를 채우는 두께로 실리콘나노와이어를 성장시키는 단계; 상기 촉매용 금속실리사이드 및 상기 실리콘나노와이어 상에 배리어메탈을 형성하는 단계; 상기 실리콘나노와이어와 상기 배리어메탈의 계면에 추가로 금속실리사이드를 형성하는 단계; 상기 배리어메탈 상에 상기 콘택홀을 채울때까지 금속막을 형성하는 단계; 및 상기 금속막과 배리어메탈을 패터닝하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 실시예들에서는 실리콘나노와이어(silicon nano wire)를 콘택홀에 성장시키므로써 유효 콘택 영역을 넓히는 방법을 제안한다.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 실리콘나노 와이어의 성장 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘이 함유된 도전층(31)을 준비하고, TiCl4를 이용하는 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 티타늄과 도전층(31)의 실리콘을 반응시켜 도전층(31) 상에 제1티타늄실리사이드(TiSix, x<2)(32)를 형성한다.
이때, 제1티타늄실리사이드(32)는 실리콘과의 격자부정합에 기인한 스트레인(strain)을 흡수하기 위해 도전층(31)의 표면에 국부적으로 형성된다. 즉, 자기 집합적 메카니즘(Self assembly mechanism)을 이용하여 제1티타늄실리사이드(32)를 형성한다. 이와 같은 제1티타늄실리사이드(32)는 실리콘의 조성비 x가 2 보다 작은 파티클로서, 30μΩcm∼60μΩcm 정도의 높은 비저항을 가지는 사방정계 기부 중심 상(Orthorhombic base-centered phase)(이하 'C49 상'이라 약칭함)이다.
전술한 제1티타늄실리사이드(32)는 500℃∼800℃의 온도에서 질소(N2) 및 아르곤(Ar) 가스를 TiCl4에 첨가하여 형성하고, 도전층(31)의 실리콘과의 반응을 촉진시키기 위해 수소/수소이온(H2/H ion) 또는 수소 라디칼(H radical)을 외부 또는 내부에서 생성하여 주입한다.
도 4a는 제1티타늄실리사이드의 SEM 사진으로서, 제1티타늄실리사이드가 국부적으로 불규칙하게 형성되고 있음을 알 수 있다.
도 3b에 도시된 바와 같이, 자기집합적 파티클인 제1티타늄실리사이드(32)를 결정질인 제2티타늄실리사이드(TiSi2)(33)로 전환하기 위하여 800℃∼1000℃의 온도에서 어닐링(annealing)한다. 예를 들어, 급속열처리(RTP) 또는 로열처리(Frunace annealing)를 진행한다.
이때, 제2티타늄실리사이드(33)는 12μΩcm∼20μΩcm 정도의 비저항을 갖는 보다 열역학적으로 안정한 사방정계 면 중심상(Orthorhombic face-centered phase)(이하 'C54 상'이라 약칭함)의 티타늄실리사이드이다.
도 3c에 도시된 바와 같이, 제2티타늄실리사이드(33)를 촉매(catalyst)로 이용하여 도전층(31) 상에 실리콘나노와이어(34)를 성장시킨다. 예컨대, 제2티타늄실리사이드(33)를 SiH4, SiH2Cl2 또는 Si2Cl6(TCD)에 노출시키면, 이전에 형성된 제2티타늄실리사이드(33)가 촉매 역할을 하여 도전층(31) 상에 실리콘나노와이어(34)가 성장된다.
도 4b는 도전층 상에 성장된 실리콘나노와이어의 SEM 사진이다.
도 4b에 도시된 것처럼, 실리콘나노와이어는 가느다란 실 모양으로 불규칙하게 형성되고 있어 그 유효 면적이 증가되고 있음을 알 수 있다.
예를 들어, 제2티타늄실리사이드(33)의 면밀도가 ∼2×103(#/㎛2)이고, 콘택크기를 0.1㎛이라고 하고, 실리콘 나노 와이어의 길이를 0.02㎛이라고 가정하면, 실리콘나노와이어를 형성하기전 오픈 영역에 대비하여 300% 이상의 면적을 더 확보할 수 있다. 즉, 실리콘나노와이어가 없는 경우의 콘택바닥 면적은 φR2(여기서, R은 콘택크기), 실리콘나노와이어가 있는 경우, 실리콘나노와이어가 원통형이므로 2Φr2h×면밀도(여기서, r은 실리콘나노와이어 반경, h는 나노와이어의 길이)이다.
이는 캐패시터 공정에서 유효 면적을 넓게 하기 위하여 도입된 MPS(Meta stable PolySilicon) 공정에서 사용되는 AEF(Area Enhancement Factor)로 3 이상을 확보함을 의미한다.
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(41) 상에 게이트산화막(42), 게이트전극(43)을 순차적으로 형성한다. 이 때, 게이트전극(43)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 고집적 동작을 위해서는 폴리실리콘에서 금속게이트로의 전환이 필요하다.
계속해서, 게이트전극(43)을 마스크로 이용한 저농도 도펀트의 이온주입을 이용하여 반도체 기판(41)에 LDD 영역(44)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(43)의 양측벽에 접하는 스페이서(45)를 형성한다.
그리고, 게이트전극(43) 및 스페이서(45)를 마스크로 이용한 고농도 도펀트의 이온주입을 이용하여 LDD 영역(44)에 접속되는 소스/드레인 영역(46)을 형성한후, 소스/드레인 영역(46)에 주입된 도펀트의 활성화를 위한 열처리를 진행한다.
계속해서, 게이트전극(43)을 포함한 전면에 층간절연막(47)을 증착한 후, 층간절연막(47)을 식각하여 소스/드레인 영역(46)의 일부 표면을 노출시키는 금속배선용 콘택홀(48)을 개방한다.
도 5b에 도시된 바와 같이, TiCl4 소스를 이용하는 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 금속배선용 콘택홀(48) 내에 노출된 소스/드레인 영역(46)의 실리콘과 TiCl4을 반응시켜 제1티타늄실리사이드(TiSix, x<2)(49)를 형성한다.
이때, 제1티타늄실리사이드(49)는 실리콘과의 격자부정합에 기인한 스트레인을 흡수하기 위해 소스/드레인 영역(46)의 표면에 국부적으로 형성된다. 즉, 자기 집합적 메카니즘(Self assembly mechanism)을 이용하여 제1티타늄실리사이드(49)를 형성한다. 이와 같은 제1티타늄실리사이드(49)는 실리콘의 조성비(x)가 2 보다 작은 파티클로서, 30μΩcm∼60μΩcm 정도의 높은 비저항을 가지는 사방정계 기부 중심 상(Orthorhombic base-centered phase)(이하 'C49 상'이라 약칭함)이다.
전술한 제1티타늄실리사이드(49)는 500℃∼800℃의 온도에서 질소(N2) 및 아르곤(Ar) 가스를 TiCl4에 첨가하여 형성하고, 실리콘과의 반응을 촉진시키기 위해 수소/수소이온(H2/H ion) 또는 수소 라디칼(H radical)을 외부 또는 내부에서 생성하여 주입한다.
도 5c에 도시된 바와 같이, 자기집합적 파티클인 제1티타늄실리사이드(49)를 결정질인 제2티타늄실리사이드(TiSi2)(50)로 전환하기 위하여 800℃∼1000℃의 온도에서 급속열처리(RTP) 또는 로열처리(Frunace annealing)를 진행한다.
이때, 제2티타늄실리사이드(50)는 12μΩcm∼20μΩcm 정도의 비저항을 갖는 보다 열역학적으로 안정한 사방정계 면 중심상(Orthorhombic face-centered phase)(이하 'C54 상'이라 약칭함)의 티타늄실리사이드로서, 후속 실리콘나노와이어 성장을 위한 촉매용이다.
도 5d에 도시된 바와 같이, 제2티타늄실리사이드(50)를 촉매(catalyst)로 이용하여 실리콘 나노와이어(51)를 성장시킨다. 예컨대, 제2티타늄실리사이드(50)를 SiH4, SiH2Cl2 또는 Si2Cl6(TCD)에 노출시키면, 이전에 형성된 제2티타늄실리사이드(50)가 촉매 역할을 하여 소스/드레인영역(46) 상에 실리콘나노와이어(51)가 성장된다.
이와 같은 실리콘나노와이어(51)는 콘택홀을 일부 채우는 두께로 성장되며, 금속배선용 콘택홀(48)이 고종횡비(high aspect ratio) 식각을 요구하는 경우에 발생되는 소스/드레인영역(46)의 식각에 의해 손상된 실리콘층을 보상하여 얇은 접합에 의한 접합누설전류를 보상해준다.
다음에, 추가로 도펀트를 이온주입한다.
도 5e에 도시된 바와 같이, 실리콘나노와이어(51)의 성장에 의해 콘택이 형성될 소스/드레인영역(46) 상부의 면적이 더 넓어진다. 다음에, 실리콘나노와이어(51) 및 제2티타늄실리사이드(50) 상에 티타늄(52)-티타늄나이트라이드(53) 배리어메탈을 형성한다. 이때, 티타늄(52)-티타늄나이트라이드(53) 배리어메탈은 IMP(Ionized Metal Plasma) Ti-IMP TiN, IMP Ti-CVD TiN 또는 TiCl4 CVD Ti-CVD TiN이다.
다음에, 급속열처리를 실시하여, 티타늄(52)과 실리콘나노와이어(51)의 계면에 제3티타늄실리사이드(54)를 형성시킨다. 이때, 제3티타늄실리사이드(54)는 오믹콘택을 형성해주기 위한 것이다.
도 5f에 도시된 바와 같이, 티타늄나이트라이드(53) 상에 콘택홀을 완전히 채울때까지 금속막을 증착한 후, 금속막, 티타늄나이트라이드 및 티타늄을 순차적 으로 식각하여 티타늄(52)/티타늄나이트라이드(53) 배리어메탈을 사이에 두고 소스/드레인 영역(46)과 연결되는 금속배선(55)을 형성한다.
결국, 화살표를 이용하여 이끌어낸 상세 도면에 도시된 바와 같이, 금속배선(55)이 소스/드레인영역(46) 상에 형성된 실리콘나노와이어(51)가 제공하는 넓어진 오픈면적을 통해 소스/드레인영역(46)과 콘택되고 있다.
전술한 바에 의하면, 금속배선(55)이 접촉하는 금속콘택으로서 실리콘나노와이어(51)를 형성하므로써 실질적으로 유효 콘택영역을 넓게 확보할 수 있으므로, 콘택저항을 감소시킬 수 있다.
아울러, 통상적인 엘리베이티드 소스/드레인(elevated source/drain)이 얕은 접합으로 인한 숏채널 효과를 억제하기 위한 것인데 반해, 본 발명은 숏채널 효과를 억제하는 것은 물론이고, 더불어 콘택저항 감소 효과를 얻을 수 있다. 이로써, 통상적인 티타늄-티타늄나이트라이드 배리어메탈 구조를 그대로 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 실질적인 유효 콘택영역을 넓게 확보하므로써 콘택저항을 감소시킬 수 있는 효과가 있다.
또한, 소스/드레인 영역상에 실리콘나노와이어를 성장시켜 엘리베이티드 소스/드레인 역할을 하도록 하므로써 숏채널 효과를 억제함과 동시에 콘택저항을 감소시키고, 이로써 기확보된 배리어메탈을 그대로 적용할 수 있는 효과가 있다.

Claims (8)

  1. 실리콘이 함유된 도전층 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 노출된 상기 도전층 표면에 국부적으로 결정질의 촉매용 금속실리사이드를 형성하는 단계;
    상기 촉매용 금속실리사이드를 촉매로 하여 상기 노출된 도전층 상에 상기 콘택홀을 일부를 채우는 두께로 실리콘나노와이어를 성장시키는 단계;
    상기 촉매용 금속실리사이드 및 상기 실리콘나노와이어 상에 배리어메탈을 형성하는 단계;
    상기 실리콘나노와이어와 상기 배리어메탈의 계면에 추가로 금속실리사이드를 형성하는 단계;
    상기 배리어메탈 상에 상기 콘택홀을 채울때까지 금속막을 형성하는 단계; 및
    상기 금속막과 배리어메탈을 패터닝하여 금속배선을 형성하는 단계
    를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 실리콘나노와이어를 성장시키는 단계는,
    상기 촉매용 금속실리사이드 표면에 실리콘소스를 노출시켜 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 실리콘소스는 SiH4, SiH2Cl2 또는 Si2Cl6를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제1항에 있어서,
    상기 결정질의 촉매용 금속실리사이드를 형성하는 단계는,
    상기 콘택홀 내에 노출된 상기 도전층 표면에 실리콘 조성비가 낮은 티타늄실리사이드를 국부적으로 형성하는 단계
    어닐링을 통해 상기 티타늄실리사이드를 결정질 티타늄실리사이드로 변환시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제4항에 있어서,
    상기 티타늄실리사이드를 국부적으로 형성하는 단계는,
    상기 콘택홀 내에 노출된 상기 도전층 표면에 TiCl4 소스를 이용한 화학기상증착법 또는 원자층증착법을 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제4항에 있어서,
    상기 어닐링은 급속열처리 또는 로열처리를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  7. 제1항에 있어서,
    상기 배리어메탈은 티타늄과 티타늄나이트라이드의 적층막을 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  8. 제1항에 있어서,
    상기 추가로 형성되는 금속실리사이드는, 티타늄실리사이드인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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Cited By (2)

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