JP2000353809A

JP2000353809A - 半導体装置およびその作製方法

Info

Publication number: JP2000353809A
Application number: JP2000057344A
Authority: JP
Inventors: Tomohito Murakami; 智史村上; Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山; Mitsuaki Osame; 光明納; Yukio Tanaka; 幸夫田中; Yoshiharu Hirakata; 吉晴平形
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-03-02
Filing date: 2000-03-02
Publication date: 2000-12-19

Abstract

(57)【要約】【課題】動作性能および信頼性の高い半導体装置を提
供する。【解決手段】有機樹脂膜３７６上に、陽極酸化可能な
材料からなる電極３７７、３７８と、その陽極酸化膜３
７８と、その上の画素電極３７９〜３８２とで画素容量
を形成する。この陽極酸化膜は、単位時間当たりの印加
電圧が１５Ｖ／minで陽極酸化され、電極配線の回り込
みがないため、膜剥がれを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。

【０００４】例えば、液晶表示装置においてはマトリク
ス状に配列された画素マトリクス回路を個々に制御する
画素マトリクス回路、画素マトリクス回路を制御するド
ライバー回路、さらに外部からのデータ信号を処理する
ロジック回路（プロセッサ回路やメモリ回路など）等の
あらゆる電気回路にＴＦＴを応用する試みがなされてい
る。

【０００５】従来、上記ＴＦＴの配線材料としては、Ａ
ｌ、Ｔａ、Ｔｉ等の導電材料が用いられている。そし
て、陽極酸化工程によって上記導電材料からなる電極表
面に高抵抗を有する陽極酸化膜を形成して、電極の表面
を保護し、半導体装置の電極間を絶縁する方法が知られ
ている。

【０００６】従来の陽極酸化の方法は、まず、絶縁表面
上に形成された陽極酸化可能な材料からなる電極に対し
て、直流電源の陽極を接続し、白金からなる陰極電極を
直流電極の陰極に接続し、電極及び陰極電極を陽極酸化
液中に浸し、両者間に直流電圧を印加して陽極酸化が行
われていた。

【０００７】一般的には陽極と陰極間に流れる電流及び
電圧は以下に示すように変化させる。

【０００８】図２６に示すように、従来は、まず任意の
期間において電流値が一定になるように制御した（この
状態を定電流状態と呼ぶ）。すると、金属配線上に陽極
酸化膜が形成されはじめ、膜厚が厚くなるに従って、電
極の抵抗が高くなり、電圧値が次第に増加する。なお、
定電流状態において、陽極酸化膜の膜厚は、電圧値と比
例する。

【０００９】次に、任意の電圧値（到達電圧）に到達し
たところで、今度は電圧が一定になるように制御した
（この状態を定電圧状態と呼ぶ）。すると、電流量は下
がり始め、数十分間その電圧値を維持し、その後、陽極
酸化工程を終了させていた。図示しないが終了時、電圧
はゼロとなる。

【００１０】このように、従来では膜質および均一性の
優れた陽極酸化膜を形成するために、定電流状態から定
電圧状態に移行させる工程を用いていた。

【００１１】

【発明が解決しようとする課題】しかし、陽極酸化可能
な材料と密着性の悪い材料膜上に陽極酸化可能な材料か
らなる配線を形成した後、従来の陽極酸化を行った場
合、配線の剥がれ、破壊等の問題が生じていた。特に、
半導体装置の微細化、多層化に伴い、平坦性の優れた層
間絶縁膜として近年用いられるようになってきた樹脂膜
は、陽極酸化可能な材料と密着性が不良であり膜剥がれ
が生じる場合が多かった。図２７には、その一例として
ポリイミド樹脂膜４１０１上にアルミニウムからなる電
極４１０２を形成した後、従来の方法を用いて陽極酸化
を行った場合、膜剥がれが生じた例を示す。

【００１２】図２７に示した膜剥がれは、特に電極４１
０２の端部において、均一な陽極酸化が行われず陽極酸
化工程において、溶液が電極４１０２の端部下部に廻り
込み（しみ込み）、陽極酸化膜４１０３が電極４１０２
の端部下部に形成されることが原因の一つと考えられ
る。この廻り込み量（しみ込み量）Ｘが大きければ大き
いほど膜剥がれが顕著に見られた。本明細書において、
電極４１０２が樹脂膜と接している箇所から、陽極酸化
膜４１０３の側面までの距離をＸａとし、電極側面に形
成された陽極酸化膜４１０３の膜厚をＸｂとした場合、
ＸａからＸｂを差し引いた距離を「廻り込み量Ｘ」と定
義している。図２７においては、廻り込み量Ｘ＝Ｘａ−
Ｘｂ＝約０．６μｍ〜０．７μｍ程度となっている。

【００１３】そこで、密着性の悪い材料膜上に設けられ
た電極に陽極酸化を行っても膜剥がれ等が生じない新規
な陽極酸化工程が要求されていた。

【００１４】本願発明は、その様な要求に答えるもので
あり、ＡＭ−ＬＣＤに代表される電気光学装置の各回路
の配線として、本願発明の新規な陽極酸化工程により膜
厚が均一な陽極酸化膜を表面に有する電極を用い、高い
信頼性を有する電気光学装置を提供することを課題とす
る。

【００１５】特に、樹脂上に設けられた電極の陽極酸化
膜を誘電体とする容量を有する電気光学装置を提供する
ことを課題とする。

【００１６】

【課題を解決するための手段】本明細書で開示する発明
の構成は、有機樹脂膜上に第１の電極と、該第１の電極
の表面の少なくとも一部に酸化膜と、該酸化膜の少なく
とも一部を覆って第２の電極とからなる容量を備えてい
ることを特徴とする半導体装置である。

【００１７】また、他の発明の構成は、有機樹脂膜上に
無機膜と、該無機膜上に第１の電極と、該第１の電極の
表面の少なくとも一部に酸化膜と、該酸化膜の少なくと
も一部を覆って第２の電極とからなる容量を備えている
ことを特徴とする半導体装置である。

【００１８】上記構成において、前記無機膜はスパッタ
法により形成されたことを特徴としている。

【００１９】また、上記各構成において、前記第１の電
極は陽極酸化可能な材料からなることを特徴としてい
る。

【００２０】また、上記各構成において、前記第１の電
極の端部における酸化膜の廻り込み量Ｘが０．５μｍ以
下であることを特徴としている。

【００２１】好ましくは、前記第１の電極の端部におけ
る酸化膜の廻り込み量Ｘが０．１μｍ以下であるとよ
い。

【００２２】また、他の発明の構成は、基板上に画素マ
トリクス回路を少なくとも含む半導体装置において、前
記画素マトリクス回路の保持容量は、有機樹脂膜の上に
設けられた遮蔽膜と、該遮蔽膜の酸化膜と、該酸化膜の
上に設けられた画素電極とで形成されていることを特徴
とする半導体装置である。

【００２３】また、他の発明の構成は、同一基板上に画
素マトリクス回路とドライバー回路とを少なくとも含む
半導体装置において、前記ドライバー回路を形成するｎ
チャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部また
は全部が、該ｎチャネル型ＴＦＴのゲート配線と重なる
ように配置され、前記画素マトリクス回路を形成する画
素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線と
重ならないように配置され、前記画素マトリクス回路の
保持容量は有機樹脂膜の上に設けられた遮蔽膜と、該遮
蔽膜の酸化膜と、画素電極とで形成されており、前記ド
ライバー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
域には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度で
ｎ型を付与する不純物元素が含まれることを特徴とする
半導体装置である。

【００２４】また、上記構成において、前記遮蔽膜は陽
極酸化可能な材料からなることを特徴としている。

【００２５】また、好ましくは前記遮蔽膜の端部におい
て、酸化膜の廻り込み量Ｘが０．５μｍ以下であるとよ
い。

【００２６】また、上記各構成において、前記画素マト
リクス回路は、カラーフィルターで平坦化されているこ
とを特徴としている。

【００２７】また、上記各構成において、前記画素電極
は透明導電膜からなることを特徴としている。

【００２８】また、上記各構成において、前記画素電極
は反射性を有する材料からなることを特徴としている。

【００２９】また、上記構造を実現するための発明の構
成は、ＴＦＴの上方に樹脂膜を形成する工程と、前記樹
脂膜上に第１の電極を形成する工程と、前記第１の電極
の酸化膜を形成する工程と、前記酸化膜を少なくとも一
部を覆って第２の電極を形成する工程とを有し、容量が
前記第１の電極と、前記第１の電極の酸化膜と、前記第
２の電極とで形成されることを特徴とする半導体装置の
作製方法である。

【００３０】また、他の発明の構成は、ＴＦＴの上方に
樹脂膜を形成する工程と、前記樹脂膜上に無機膜を形成
する工程と、前記無機膜上に第１の電極を形成する工程
と、前記第１の電極の酸化膜を形成する工程と、前記酸
化膜を少なくとも一部を覆って第２の電極を形成する工
程とを有し、容量が前記第１の電極と、前記第１の電極
の酸化膜と、前記第２の電極とで形成されることを特徴
とする半導体装置の作製方法である。

【００３１】また、上記構成において、前記樹脂膜上に
無機膜を形成する工程はスパッタ法により形成すること
を特徴としている。

【００３２】また、上記各構成において、前記第１の電
極の酸化膜を形成する工程は、印加電圧／給電時間が１
１Ｖ／ｍｉｎ以上とする陽極酸化工程であることを特徴
としている。

【００３３】また、他の発明の構成は、同一基板上に画
素マトリクス回路とドライバー回路とを少なくとも含む
半導体装置の作製方法において、前記ドライバー回路を
形成するｎチャネル型ＴＦＴの活性層に、チャネル形成
領域、ソース領域、ドレイン領域および該ソース領域ま
たはドレイン領域とチャネル形成領域とに挟まれたＬＤ
Ｄ領域を形成する工程と、前記ドライバー回路を形成す
るｐチャネル型ＴＦＴの活性層に、チャネル形成領域、
ソース領域およびドレイン領域を形成する工程と、前記
画素マトリクス回路を形成する画素ＴＦＴの活性層に、
チャネル形成領域、ソース領域、ドレイン領域および該
ソース領域またはドレイン領域とチャネル形成領域とに
挟まれたＬＤＤ領域を形成する工程と、前記ドライバー
回路を形成するｎチャネル型ＴＦＴ及びｐチャネル型Ｔ
ＦＴ並びに前記画素マトリクス回路を形成する画素ＴＦ
Ｔの上方に有機樹脂膜でなる層間絶縁膜を形成する工程
と、前記層間絶縁膜上に遮蔽膜を形成する工程と、前記
遮蔽膜の表面に該遮蔽膜の酸化膜を形成する工程と、前
記遮蔽膜の酸化膜に接し、且つ前記遮蔽膜に重なるよう
にして画素電極を形成する工程と、を有し、前記ドライ
バー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域
は、少なくとも一部または全部が、該ｎチャネル型ＴＦ
Ｔのゲート配線に重なって配置され、前記画素ＴＦＴの
ＬＤＤ領域は、該画素ＴＦＴのゲート配線に重ならない
ように配置され、前記ドライバー回路を形成するｎチャ
ネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤ
Ｄ領域よりも高い濃度でｎ型を付与する不純物元素が添
加されることを特徴とする半導体装置の作製方法であ
る。

【００３４】また、上記構成において、前記遮蔽膜の酸
化膜を形成する工程は、印加電圧／給電時間が１１Ｖ／
ｍｉｎ以上とする陽極酸化工程であることを特徴として
いる。

【００３５】また、他の発明の構成は、基板上に画素マ
トリクス回路を少なくとも含む半導体装置において、前
記画素マトリクス回路は、カラーフィルターで平坦化さ
れていることを特徴とする半導体装置である。

【００３６】

【発明の実施の形態】本願発明の実施形態について、以
下に説明する。本発明においては、同一基板上に形成さ
れたＡＭ−ＬＣＤに代表される電気光学装置の各回路の
電極として陽極酸化可能な材料を用い、その表面に陽極
酸化膜を有する構成を特徴とする。

【００３７】なお、本願発明は、陽極酸化可能な材料と
密着性の悪い材料膜、例えば有機樹脂膜を下地として、
その上に陽極酸化可能な材料からなる第１の電極を設
け、該電極の表面に陽極酸化膜を設け、さらに陽極酸化
膜上に第２の電極を設けて容量を形成する構成とした時
に最も効果的な技術である。

【００３８】本願発明で用いる陽極酸化可能な材料とし
ては、バルブ金属膜（例えば、アルミニウム、タンタル
膜、ニオブ膜、ハフニウム膜、ジルコニウム膜、クロム
膜、チタン膜等）や導電性を有する珪素膜（例えばリン
ドープシリコン膜、ボロンドープシリコン膜等）でも良
いし、前記バルブ金属膜をシリサイド化したシリサイド
膜、窒化したバルブ金属膜（窒化タンタル膜、窒化タン
グステン膜、窒化チタン膜等）を主成分とする材料を用
いることができる。また、他の金属元素（タングステン
膜、モリブデン膜等）との共融体である合金（例えばモ
リブデンタンタル合金等）を用いることも可能である。
また、これらを自由に組み合わせて積層しても良い。

【００３９】バルブ金属とは、アノード的に生成したバ
リアー型陽極酸化膜がカソード電流は流すがアノード電
流は通さない、即ち弁作用を示すような金属を指す。
（電気化学便覧第４版；電気化学協会編、ｐ３７０、
丸善、１９８５）

【００４０】また、上記陽極酸化可能な材料からなる第
１の電極の構造は、単層膜からなる電極としても良い
し、多層膜からなる電極としてもよい。なお、本明細書
中において「電極」とは、「配線」の一部であり、他の
配線との電気的接続を行う箇所、または半導体層と交差
する箇所を指す。従って、説明の便宜上、「配線」と
「電極」とを使い分けるが、「電極」という文言に「配
線」は常に含められているものとする。

【００４１】図１（Ａ）は、有機樹脂膜（ポリイミド
膜）上に設けられた、表面に陽極酸化膜１０３を備えた
電極を示したＳＥＭ（走査型電子顕微鏡）写真である。
図１（Ｂ）はＳＥＭ写真の模式図である。図２７と比較
して、陽極酸化膜の廻り込み量Ｘが非常に小さい（Ｘ＝
０〜０．０２μｍ）電極端部が図１に示されている。理
想的には、廻り込み量Ｘ＝０の状態が好ましく、さらに
上面および側面の陽極酸化膜厚が均一に形成されること
が望ましい。

【００４２】上記構成を実現するためには、制御性の高
い陽極酸化膜を形成する必要があり、本願発明は、その
形成方法にも特徴がある。

【００４３】本発明者らは、樹脂膜上に電極を形成し、
様々な陽極酸化条件を振って陽極酸化する実験を行った
が、従来の方法、即ち、定電流状態から定電圧状態に移
行させる工程では、どうしても電極端部において不均一
な陽極酸化が行われ陽極酸化膜の廻り込みが生じてい
た。

【００４４】実験手順を以下に簡略に述べる。

【００４５】基板上に塗布法にて、厚さ０．８μｍのポ
リイミド樹脂膜を成膜した。次いで後に成膜する金属膜
との密着性を高めるためにＣＦ₄ガスを用いたプラズマ
処理を施した。次いで、スパッタ法にて、厚さ１２５ｎ
ｍのＡｌ―Ｔｉ膜を成膜後、パターニングを施し電極を
形成した。その後、樹脂膜を焼成するため、２５０℃、
１時間の熱処理を施した。そして、電極に陽極酸化装置
のプローブを接続して電極の表面にバリア型の陽極酸化
膜を形成した。なお、バリア型の陽極酸化膜はアルミナ
である。このようにして形成した陽極酸化膜をＳＥＭ観
察した。

【００４６】陽極酸化条件として、電解溶液に３％の酒
石酸を含むエチレングリコール溶液を用い、溶液温度３
０℃と設定して、定電圧時間（定電圧状態での保持時
間）、上昇レート（単位時間当たりの印加電圧値）、基
板１枚当たりの供給電流をそれぞれ条件１〜４で設定し
て廻り込み量Ｘを測定した。なお、条件１〜４は、電極
の表面に膜厚５０ｎｍの陽極酸化膜を形成するため、到
達電圧３５Ｖと設定した。条件１と条件２と条件３で電
流値及び上昇レートによる廻り込み量Ｘの比較を行い、
条件２と条件４で定電圧時間の有無による廻り込み量Ｘ
の比較を行った。

【００４７】ここでの実験結果を表１に示す。

【００４８】

【表１】

【００４９】なお、条件３のＳＥＭ観察写真は図１であ
り、条件４のＳＥＭ観察写真は図２７である。

【００５０】実験結果により、廻り込み量Ｘは、上昇レ
ート及び陽極酸化工程にかかる給電時間に比例すること
を本発明者らは見出した。

【００５１】従来と比較して、本発明の陽極酸化工程の
陽極酸化しようとする電極の単位面積当たりの電流値、
及び単位時間当たりの印加電圧値を大きい値とし、目標
電圧に到達した段階で終了させると廻り込み量Ｘを小さ
くすることができた。加えて、陽極酸化工程にかかる時
間を短縮するために、定電圧状態の時間を数秒〜数分、
あるいは定電圧状態の時間をゼロとして陽極酸化膜を形
成する。

【００５２】本願発明の形成方法の一例を以下に図２を
用いて説明する。なお、当然ながら、陽極酸化工程が終
了した段階で電圧はゼロとなるが、図２では図示してい
ない。

【００５３】具体的には、陽極酸化しようとする電極の
電流密度（単位面積当たりの電流量）は、１〜２０ｍＡ
／ｃｍ²であることが好ましい。なお、従来の電流密度
（約０．３ｍＡ／ｃｍ²程度）と比べて大きい電流密度
である。

【００５４】また、電圧上昇レート（単位時間当たりに
上昇させる電圧値）は、１１Ｖ／min以上、好ましくは
１００Ｖ／min以上とした。同様に従来の電圧上昇レー
ト（約１０Ｖ／min程度）と比較して大きい。

【００５５】その結果、制御性よく樹脂膜上に設けられ
た電極端部における陽極酸化膜の回り込み量Ｘを抑える
ことができ、所望の陽極酸化膜を形成することができ
た。

【００５６】このように、本発明者らは、従来の陽極酸
化工程とは全く異なる新規な陽極酸化工程を見出した。

【００５７】上記本願発明の技術を利用して画素マトリ
クス回路に配置されるＴＦＴの保持容量の誘電体として
陽極酸化膜を形成したＡＭ−ＬＣＤの断面図を図５に示
す。なお、ここではドライバー回路を構成する基本回路
としてＣＭＯＳ回路を示し、画素マトリクス回路のＴＦ
Ｔとしてはダブルゲート構造のＴＦＴを示している。勿
論、ダブルゲート構造に限らずトリプルゲート構造やシ
ングルゲート構造などとしても良い。

【００５８】図５において、ｎチャネル型ＴＦＴ５０４
を覆う平坦性を有する有機樹脂膜３７６（ポリイミド）
上に、陽極酸化可能な材料（アルミニウム）からなる電
極（遮蔽膜３７７）が設けられている。この遮蔽膜３７
７は遮光及び電界遮蔽の効果を有する。また、その表面
には陽極酸化膜３７８が設けられている。

【００５９】この陽極酸化膜３７８は、画素の保持容量
の誘電体としての膜質を有しており、下部電極を電極
（遮蔽膜３７７）、上部電極を画素電極３７９とした保
持容量３８２が設けられている。

【００６０】また、画素電極３７９としては、透過型Ａ
Ｍ−ＬＣＤを作製するのであればＩＴＯ膜に代表される
透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであれ
ばアルミニウム、銀、またはこれらの合金（Ａｌ−Ａｇ
合金）等に代表される反射率の高い金属膜を用いれば良
い。

【００６１】また、アルミニウム膜からなる電極を遮蔽
膜として用いる場合は、陽極酸化膜が設けられた電極の
遮光性が重要である。出発膜厚を３条件（６５ｎｍ、９
５ｎｍ、１２５ｎｍ）振り、陽極酸化条件は全て同一条
件とし膜厚５０ｎｍの陽極酸化膜を形成した。すると、
陽極酸化されなかった電極膜厚は３０ｎｍ、６０ｎｍ、
９０ｎｍとなった。

【００６２】図１２に日立分光光度計Ｕ−４０００にて
測定した結果を示した。５５０ｎｍにおける電極膜厚：
３０ｎｍの吸光度は２．６、電極膜厚：６０ｎｍの吸光
度は４、電極膜厚：９０ｎｍの吸光度は４．６であるこ
とが図１２から読みとれる。電極を遮蔽膜として用いる
場合に必要な吸光度（５５０ｎｍにおける）は３以上あ
ればよい。従って、６０ｎｍ以上であれば問題なく遮蔽
膜として機能する。また、段差による光漏れを考慮する
なら、遮蔽膜は薄い方が好ましい。

【００６３】なお、図５では画素電極３７９がドレイン
電極３７２を介して画素マトリクス回路のＴＦＴのドレ
イン領域４１６と電気的に接続されているが、画素電極
とドレイン領域とが直接的に接続するような構造として
も良い。

【００６４】以上のような構造でなるＡＭ−ＬＣＤは、
膜剥がれの生じない陽極酸化工程により形成され均一な
膜厚を有する陽極酸化膜を誘電体とした保持容量３８２
を備えた画素マトリクス回路が形成されるため、信頼性
及び生産性が高い点に特徴がある。

【００６５】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００６６】

【実施例】［実施例１］本実施例では本発明の構成につ
いて図３〜図５を用い、画素マトリクス回路とその周辺
に設けられるドライバー回路の基本形態であるＣＭＯＳ
回路を同時に形成したアクティブマトリクス基板の作製
方法について説明する。

【００６７】最初に、基板３０１上に下地膜として窒化
酸化シリコン膜３０２ａを５０〜５００ｎｍ、代表的に
は１００ｎｍの厚さに形成した。窒化酸化シリコン膜３
０２ａは、ＳｉＨ₄とＮ₂ＯとＮＨ₃を原料ガスとして作
製されるものであり、含有する窒素濃度を２５atomic％
以上５０atomic％未満となるようにした。その後、窒素
雰囲気中で４５０〜６５０℃の熱処理を施し、窒化酸化
シリコン膜３０２ａを緻密化した。

【００６８】さらに窒化酸化シリコン膜３０２ｂを１０
０〜５００ｎｍ、代表的には２００ｎｍの厚さに形成
し、連続して非晶質半導体膜（図示せず）を２０〜８０
ｎｍの厚さに形成した。本実施例では非晶質半導体膜と
しては非晶質シリコン膜を用いたが、微結晶シリコン膜
や非晶質シリコンゲルマニウム膜を用いても良い。

【００６９】そして特開平７−１３０６５２号公報（米
国特許番号５，６４３，８２６号に対応）に記載された
結晶化手段により非晶質シリコン膜を結晶化し、結晶質
シリコン膜（図示せず）を形成した。同公報記載の技術
は、非晶質シリコン膜の結晶化に際して、結晶化を助長
する触媒元素（ニッケル、コバルト、ゲルマニウム、
錫、鉛、パラジウム、鉄、銅から選ばれた一種または複
数種の元素、代表的にはニッケル）を用いる結晶化手段
である。具体的には、非晶質シリコン膜表面に触媒元素
を保持させた状態で加熱処理を行い、非晶質シリコン膜
を結晶質シリコン膜に変化させるものである。

【００７０】こうして結晶質シリコン膜を形成したら、
エキシマレーザー光を照射することにより残存した非晶
質成分の結晶化を行い、全体の結晶性を向上させる。な
お、エキシマレーザー光はパルス発振型でも連続発振型
でも良いが、ビーム形を線状に加工して照射することで
大型基板にも対応できる。

【００７１】次に、結晶質シリコン膜をパターニングし
て、活性層３０３〜３０６を形成し、さらにそれらを覆
ってゲート絶縁膜３０７を形成した。ゲート絶縁膜３０
７は、ＳｉＨ₄とＮ₂Ｏとから作製される窒化酸化シリコ
ン膜であり、ここでは１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さで形成した。（図３（Ａ））

【００７２】次に、活性層３０３、３０６の全面と、活
性層３０４、３０５の一部（チャネル形成領域を含む）
を覆うレジストマスク３０８〜３１１を形成した。そし
て、フォスフィン（ＰＨ₃）を用いたイオンドープ法で
ｎ型を付与する不純物元素（本実施例ではリン）を添加
して後にＬov領域またはLoff領域となるｎ^-領域３１２
〜３１４を形成した。この工程では、ゲート絶縁膜３０
７を通してその下の活性層にリンを添加するために、加
速電圧は６５ｋｅＶに設定した。活性層に添加されるリ
ンの濃度は、２×１０¹⁶〜５×１０¹⁹atoms/cm³の範囲
にするのが好ましく、ここでは１×１０¹⁸atoms/cm³と
した。(図３（Ｂ）)

【００７３】次に、第１の導電膜３１５を、スパッタ法
により窒化タンタル（ＴａＮ）で形成した。続いて、ア
ルミニウム（Ａｌ）を主成分とする第２の導電膜３１６
を、１００〜３００ｎｍの厚さに形成した。（図３
（Ｃ））

【００７４】そして、第２の導電膜をエッチングして配
線３１７を形成した。本実施例の場合、第２の導電膜が
Ａｌであるので、リン酸溶液により下地であるＴａＮ膜
との選択比が良好であった。さらに、第１の導電層３１
５と配線３１７の上に第３の導電膜３１８をタンタル
（Ｔａ）で１００〜４００ｎｍ（本実施例では２００ｎ
ｍ）の厚さに形成した。なお、このタンタル膜の上にさ
らに窒化タンタル膜を形成しても構わない。（図３
（Ｄ））

【００７５】次に、レジストマスク３１９〜３２４を形
成し、第１の導電膜と第３の導電膜の一部をエッチング
除去して、低抵抗な接続配線３２５、ｐチャネル型ＴＦ
Ｔのゲート配線３２６、画素マトリクス回路のゲート配
線３２７を形成した。なお、導電膜３２８〜３３０はｎ
チャネル型ＴＦＴとなる領域上に残しておく。また、こ
の接続配線３２５は、配線抵抗を極力小さくした部分
（例えば、外部信号の入出力端子からドライバー回路の
入出力端子までの配線部分）に形成する。但し、構造
上、配線幅がある程度太くなってしまうので、微細な配
線を必要とする部分には不向きである。

【００７６】上記第１の導電膜（ＴａＮ膜）と第２の導
電膜（Ｔａ膜）のエッチングはＣＦ ₄とＯ₂の混合ガスに
より行うことができた。そして、レジストマスク３１９
〜３２４をそのまま残して、ｐチャネル型ＴＦＴが形成
される活性層３０３の一部に、ｐ型を付与する不純物元
素を添加する工程を行った。ここではボロンをその不純
物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドー
プ法（勿論、イオンインプランテーション法でも良い）
で添加した。ボロンの添加濃度は５×１０²⁰〜３×１０
²¹atoms/cm³（本実施例では２×１０²¹atoms/cm³）とし
た。そして、ボロンが高濃度に添加されたｐ⁺⁺領域３３
１、３３２を形成した。（図４（Ａ））

【００７７】なお、この工程において、レジストマスク
３１９〜３２４をマスクとしてゲート絶縁膜３０７をエ
ッチングし、活性層３０３の一部を露出させた後、ボロ
ンを添加する工程を行っても良い。その場合、加速電圧
が低くて済むため、活性層に与えるダメージも少ない
し、スループットも向上する。

【００７８】次に、レジストマスク３１９〜３２４を除
去した後、新たにレジストマスク３３３〜３３８を形成
した。これはｎチャネル型ＴＦＴのゲート配線を形成す
るためのものであり、ドライエッチング法によりｎチャ
ネル型ＴＦＴのゲート配線３３９〜３４１が形成され
た。このときゲート配線３３９、３４０はｎ^-領域３１
２〜３１４の一部と重なるように形成した。（図４
（Ｂ））

【００７９】次に、レジストマスク３３３〜３３８を除
去した後、新たにレジストマスク３４２〜３４７を形成
した。レジストマスク３４４、３４６はｎチャネル型Ｔ
ＦＴのゲート配線３４０、３４１とｎ^-領域の一部を覆
う形で形成した。

【００８０】そして、ｎ型を付与する不純物元素（本実
施例ではリン）を１×１０²⁰〜１×１０²¹atoms/cm
³（本実施例では５×１０²⁰atoms/cm³）の濃度で添加し
て活性層３０４〜３０６にｎ⁺領域３４７〜３５３を形
成した。（図４（Ｃ））

【００８１】なお、この工程において、レジストマスク
３４２〜３４７を用いてゲート絶縁膜３０７をエッチン
グ除去し、活性層３０４〜３０６の一部を露出させた
後、リンを添加する工程を行っても良い。その場合、加
速電圧が低くて済むため、活性層に与えるダメージも少
ないし、スループットも向上する。

【００８２】次に、レジストマスク３４２〜３４６を除
去し、画素マトリクス回路のｎチャネル型ＴＦＴとなる
活性層３０６にｎ型を付与する不純物元素（本実施例で
はリン）を添加する工程を行った。こうして前記ｎ^-領
域の１／２〜１／１０の濃度（具体的には１×１０¹⁶〜
５×１０¹⁸atoms/cm³）でリンが添加されたｎ^--領域３
５４〜３５７を形成した。

【００８３】また、この工程ではゲート配線で隠された
不純物領域３５８〜３６０を除いて全ての不純物領域に
ｎ^--の濃度でリンが添加された。実際、その濃度は非常
に低濃度であるため無視して差し支えない。但し、厳密
には３５９、３６０で示される領域がｎ^-領域であるの
に対し、３６１、３６２で示される領域は（ｎ^-＋
ｎ^--）領域となり、前記ｎ^-領域３５９、３６０よりも
若干高い濃度でリンを含む。(図５（Ａ）)

【００８４】次に、１００〜４００ｎｍ厚の保護絶縁膜
３６３をプラズマＣＶＤ法でＳｉＨ ₄、Ｎ₂Ｏ、ＮＨ₃を
原料とした窒化酸化シリコン膜で形成した。この窒化酸
化シリコン膜中の含有水素濃度は１〜３０atomic％とな
るように形成することが望ましかった。保護絶縁膜３４
４としては、他にも酸化シリコン膜、窒化シリコン膜ま
たはそれらを組み合わせた積層膜を用いることができ
る。

【００８５】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。

【００８６】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、活性層を水素化する工程を行った。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。（図５（Ｂ））

【００８７】活性化工程を終えたら、保護絶縁膜３６３
の上に０．５〜１．５μm厚の層間絶縁膜３６４を形成
した。前記保護絶縁膜３６３と層間絶縁膜３６４とでな
る積層膜を第１の層間絶縁膜とした。

【００８８】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線３６５〜３６８と、ドレイン配線３６９
〜３７２を形成した。なお、図示されていないがＣＭＯ
Ｓ回路を形成するためにドレイン配線３６９と３７０は
同一配線として接続されている。また、入出力端子間、
回路間を結ぶ接続配線３７３、３７４も同時に形成し
た。なお、図示していないが本実施例ではこの電極を、
Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００
ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成し
た３層構造の積層膜とした。

【００８９】次に、パッシベーション膜３７５として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成した。パッシベーション膜３７５は
プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃から形成さ
れる窒化酸化シリコン膜、またはＳｉＨ₄、Ｎ₂、ＮＨ ₃
から作製される窒化シリコン膜で形成すれば良い。

【００９０】まず、膜の形成に先立ってＮ₂Ｏ、Ｎ₂、Ｎ
Ｈ₃等を導入してプラズマ水素化処理により水素化の工
程を行なった。プラズマ処理により励起された水素は第
１の層間絶縁膜中に供給され、基板を２００〜４００℃
に加熱しておけば、その水素を下層側にも拡散させて活
性層を水素化することができた。このパッシベーション
膜の作製条件は特に限定されるものではないが、緻密な
膜とすることが望ましい。

【００９１】また、パッシベーション膜を形成した後
に、さらに水素化工程を行っても良い。例えば、３〜１
００％の水素を含む雰囲気中で、３００〜４５０℃で１
〜１２時間の熱処理を行うと良く、あるいはプラズマ水
素化法を用いても同様の効果が得られた。なお、ここで
後に画素電極とドレイン配線を接続するためのコンタク
トホールを形成する位置において、パッシベーション膜
３７５に開口部を形成しておいても良い。

【００９２】その後、有機樹脂からなる第２の層間絶縁
膜３７６を約１μmの厚さに形成した。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
した。

【００９３】次に、画素マトリクス回路となる領域にお
いて、第２の層間絶縁膜３７６上に遮蔽膜３７７を形成
した。遮蔽膜３７７はアルミニウム（Ａｌ）、チタン
（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素またはい
ずれかを主成分とする膜で１００〜３００ｎｍの厚さに
形成した。なお、第２の層間絶縁膜３７６上に酸化シリ
コン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この
上に形成する遮蔽膜の密着性を高めることができた。ま
た、有機樹脂で形成した第２の層間絶縁膜３７６の表面
にＣＦ₄ガスを用いたプラズマ処理を施すと、表面改質
により膜上に形成する遮蔽膜の密着性を向上させること
ができた。

【００９４】また、遮蔽膜だけでなく、他の接続配線を
形成することも可能である。例えば、ドライバー回路内
で回路間をつなぐ接続配線を形成できる。但し、その場
合は遮蔽膜または接続配線を形成する材料を成膜する前
に、予め第２の層間絶縁膜にコンタクトホールを形成し
ておく必要がある。

【００９５】次に、遮蔽膜３７７の表面に陽極酸化法に
より１０〜１００ｎｍ（好ましくは１５〜７５ｎｍ）の
厚さの陽極酸化膜３７８を形成した。本実施例では遮蔽
膜３７７としてアルミニウム膜またはアルミニウムを主
成分とする膜を用いたため、陽極酸化膜３７８として酸
化アルミニウム膜（アルミナ膜）が形成された。

【００９６】陽極酸化処理に際して、まず十分にアルカ
リイオン濃度の小さい酒石酸エチレングリコール溶液を
作製した。これは１５％の酒石酸アンモニウム水溶液と
エチレングリコールとを２：８で混合した溶液であり、
これにアンモニア水を加え、ｐＨが７±０．５となるよ
うに調節した。そして、この溶液中に陰極となる白金電
極を設け、遮蔽膜３７７が形成されている基板を溶液に
浸し、遮蔽膜３７７を陽極として、一定（数ｍＡ〜数百
ｍＡ）の直流電流を流した。電流密度は、１．０ｍＡ／
ｃｍ²〜２０．０ｍＡ／ｃｍ²の範囲に制御しながら、陽
極酸化を行うことが好ましい。

【００９７】本実施例では、１枚の基板に１００ｍＡの
電流を流し、単位時間あたりの電圧値を８７〜４３０Ｖ
／ｍｉｎとした。溶液中の陰極と陽極との間の電圧は酸
化膜の成長に従い時間と共に変化するが、電流が一定と
なるように電圧を調整し、３５Ｖとなったところで終了
した。本実施例の陽極酸化工程時間は７秒であった。

【００９８】このようにして図１に示したように遮蔽膜
３７７の端部側面には厚さ２０〜３０ｎｍの陽極酸化膜
３７８を形成することができた。なお、ここで示した陽
極酸化法に係わる数値は一例にすぎず、作製する素子の
大きさ等によって当然最適値は変化しうるものである。

【００９９】また、ここでは遮蔽膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。

【０１００】次に、第２の層間絶縁膜３７６、パッシベ
ーション膜３７５にドレイン配線３７２に達するコンタ
クトホールを形成し、画素電極３７９を形成した。な
お、画素電極３８０、３８１はそれぞれ隣接する別の画
素の画素電極である。画素電極３７９〜３８１は、透過
型液晶表示装置とする場合には透明導電膜を用い、反射
型の液晶表示装置とする場合には反射性を有する金属膜
（例えば、アルミニウム、銀、Ａｌ−Ａｇ合金等）を用
いれば良い。ここでは透過型の液晶表示装置とするため
に、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの
厚さにスパッタ法で形成した。

【０１０１】また、この時、画素電極３７９と遮蔽膜３
７７とが陽極酸化膜３７８を介して重なった領域３８２
が保持容量を形成した。

【０１０２】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路にはｐチャネル型ＴＦＴ５０１、ｎチャネル型ＴＦＴ
５０２、５０３が形成され、画素マトリクス回路にはｎ
チャネル型ＴＦＴでなる画素ＴＦＴ５０４が形成され
た。（図５（Ｃ））

【０１０３】ＣＭＯＳ回路のｐチャネル型ＴＦＴ５０１
には、チャネル形成領域４０１、ソース領域４０２、ド
レイン領域４０３がそれぞれｐ⁺領域で形成された。

【０１０４】また、ｎチャネル型ＴＦＴ５０２には、チ
ャネル形成領域４０４、ソース領域４０５、ドレイン領
域４０６、そしてチャネル形成領域の片側にＬov領域４
０７が形成された。この時、ソース領域４０５は、（ｎ
^--＋ｎ⁺）領域、ドレイン領域４０６は（ｎ^--＋ｎ^-＋ｎ
⁺）領域でそれぞれ形成され、Ｌov領域４０７はｎ^-領域
で形成された。また、Ｌov領域４０７はゲート配線と全
部重なって形成された。

【０１０５】また、ｎチャネル型ＴＦＴ５０３には、チ
ャネル形成領域４０８、ソース領域４０９、ドレイン領
域４１０、そしてチャネル形成領域の両側にＬov領域４
１１a、４１２aおよびＬoff領域４１１b、４１２bが形
成された。この時、ソース領域４０９、ドレイン領域４
１０は（ｎ^--＋ｎ^-＋ｎ⁺）領域、Ｌov領域４１１a、４
１２aはｎ^-領域、Ｌoff領域４１１b、４１２bは（ｎ^--
＋ｎ^-）領域でそれぞれ形成された。なお、この構造で
はＬＤＤ領域の一部がゲート配線と重なるように配置さ
れたために、Ｌov領域とＬoff領域が実現されている。

【０１０６】また、画素ＴＦＴ５０４には、チャネル形
成領域４１３、４１４、ソース領域４１５、ドレイン領
域４１６、Ｌoff領域４１７〜４２０、Ｌoff領域４１
８、４１９に接したｎ⁺領域４２１が形成された。この
時、ソース領域４１５、ドレイン領域４１６はそれぞれ
（ｎ^--＋ｎ⁺）領域で形成され、Ｌoff領域４１７〜４２
０はｎ^--領域で形成された。

【０１０７】本実施例では、画素マトリクス回路および
ドライバー回路が要求する回路仕様に応じて各回路を形
成するＴＦＴの構造を最適化し、半導体装置の動作性能
および信頼性を向上させることができた。具体的には、
ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配
置を異ならせ、Ｌov領域またはＬoff領域を使い分ける
ことによって、同一基板上に高速動作またはホットキャ
リア対策を重視したＴＦＴ構造と低オフ電流動作を重視
したＴＦＴ構造とを実現した。

【０１０８】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ５０２は高速動作を重
視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。即ち、チャネル形成領域の片側（ドレ
イン領域側）のみにＬov領域を配置することで、できる
だけ抵抗成分を低減させつつホットキャリア対策を重視
した構造となっている。これは上記回路群の場合、ソー
ス領域とドレイン領域の機能が変わらず、キャリア（電
子）の移動する方向が一定だからである。但し、必要に
応じてチャネル形成領域の両側にＬov領域を配置するこ
ともできる。

【０１０９】また、ｎチャネル型ＴＦＴ５０３はホット
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（サンプルホールド回路）に適している。即
ち、Ｌov領域を配置することでホットキャリア対策と
し、さらにＬoff領域を配置することで低オフ電流動作
を実現した。また、サンプリング回路はソース領域とド
レイン領域の機能が反転してキャリアの移動方向が１８
０°変わるため、ゲート配線を中心に線対称となるよう
な構造としなければならない。なお、場合によってはＬ
ov領域のみとすることもありうる。

【０１１０】また、ｎチャネル型ＴＦＴ５０４は低オフ
電流動作を重視した画素マトリクス回路、サンプリング
回路（サンプルホールド回路）に適している。即ち、オ
フ電流値を増加させる要因となりうるＬov領域を配置せ
ず、Ｌoff領域のみを配置することで低オフ電流動作を
実現している。また、ドライバー回路のＬＤＤ領域より
も低い濃度のＬＤＤ領域をＬoff領域として用いること
で、多少オン電流値が低下しても徹底的にオフ電流値を
低減する対策を打っている。さらに、ｎ⁺領域３２１は
オフ電流値を低減する上で非常に有効であることが確認
されている。

【０１１１】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ５０２のＬov領域４０７の長さ（幅）は
０．５〜３．０μｍ、代表的には１．０〜１．５μｍと
すれば良い。また、ｎチャネル型ＴＦＴ５０３のＬov領
域４１１a、４１２aの長さ（幅）は０．５〜３．０μ
ｍ、代表的には１．０〜１．５μｍ、Ｌoff領域４１１
b、４１２bの長さ（幅）は１．０〜３．５μｍ、代表的
には１．５〜２．０μｍとすれば良い。また、画素ＴＦ
Ｔ５０４に設けられるＬoff領域４１７〜４２０の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。

【０１１２】さらに、ｐチャネル型ＴＦＴ５０１は自己
整合（セルフアライン）的に形成され、ｎチャネル型Ｔ
ＦＴ５０２〜５０４は非自己整合（ノンセルフアライ
ン）的に形成されている点も特徴の一つである。

【０１１３】[実施例２]本実施例では、アクティブマト
リクス基板から、アクティブマトリクス型液晶表示装置
を作製する工程を説明する。図６に示すように、図５
（Ｃ）の状態の基板に対し、配向膜６０１を形成する。
通常液晶表示素子の配向膜にはポリイミド樹脂が多く用
いられている。対向側の基板６０２には、透明導電膜か
らなる対向電極６０３と、配向膜６０４とを形成した。
配向膜を形成した後、ラビング処理を施して液晶分子が
ある一定のプレチルト角を持って配向するようにした。
そして、画素マトリクス回路と、ＣＭＯＳ回路が形成さ
れたアクティブマトリクス基板と対向基板とを、公知の
セル組み工程によってシール材やスペーサ（共に図示せ
ず）などを介して貼りあわせる。その後、両基板の間に
液晶材料６０５を注入し、封止剤（図示せず）によって
完全に封止した。液晶材料には公知の液晶材料を用いれ
ば良い。このようにして図６に示すアクティブマトリク
ス型液晶表示装置が完成した。

【０１１４】[実施例３]本実施例では、アクティブマト
リクス基板の画素マトリクス回路のｎチャネル型ＴＦＴ
に接続される保持容量の他の構成について図７を用いて
説明する。なお、図７の断面構造は実施例１で説明した
作製工程に従って、陽極酸化膜３７８を形成するところ
まで全く同一であるので、そこまでの構造は図３〜５で
既に説明されている。従って、本実施例では実施例１と
異なる点のみに注目して説明を行うこととする。

【０１１５】実施例１の工程に従って遮蔽膜３７７、遮
蔽膜３７７を陽極酸化して得られた陽極酸化膜３７８を
形成したら、有機樹脂膜でなるスペーサー７０２〜７０
４を形成する。有機樹脂膜としては、ポリイミド、ポリ
アミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾ
シクロブテン）から選ばれた膜を用いることができる。
その後、スペーサー７０２、第２の層間絶縁膜３７６、
パッシベーション膜３７５をエッチングしてコンタクト
ホールを形成し、実施例１と同一の材料で画素電極７０
５を形成する。なお、画素電極７０６、７０７は隣接す
る別の画素の画素電極である。

【０１１６】こうして、遮蔽膜３７７と画素電極７０５
が陽極酸化膜３７８を介して重なった領域において保持
容量７０８が形成される。このようにスペーサー７０２
〜７０４を設けることにより、遮蔽膜３７７と画素電極
７０５〜７０７との間で発生するショート（短絡）を防
止することができる。

【０１１７】なお、本実施例の構成は実施例２の構成と
組み合わせることが可能である。

【０１１８】〔実施例４〕本実施例では、アクティブマ
トリクス基板の画素マトリクス回路のｎチャネル型ＴＦ
Ｔに接続される保持容量の他の構成について図８を用い
て説明する。なお、図８の断面構造は実施例１で説明し
た作製工程に従って、遮蔽膜３７７を形成するところま
で全く同一であるので、そこまでの構造は図３〜５で既
に説明されている。従って、本実施例では実施例１と異
なる点のみに注目して説明を行うこととする。

【０１１９】まず実施例１の工程に従って遮蔽膜３７７
を形成したら、遮蔽膜３７７の端部を覆うようにして有
機樹脂膜でなるスペーサー８０１〜８０３を形成する。
有機樹脂膜としては、ポリイミド、ポリアミド、ポリイ
ミドアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
から選ばれた膜を用いることができる。（図８（Ａ））

【０１２０】次に、陽極酸化法またはプラズマ酸化法に
より遮蔽膜３７７の露出した表面に酸化膜８０４を形成
する。なお、スペーサー８０１〜８０３と接した部分に
は酸化膜８０４は形成されない。（図８（Ｂ））

【０１２１】次に、スペーサー８０１、第２の層間絶縁
膜３７６、パッシベーション膜３７５をエッチングして
コンタクトホールを形成し、実施例１と同一の材料で画
素電極８０５を形成する。なお、画素電極８０６、８０
７は隣接する別の画素の画素電極である。

【０１２２】こうして、遮蔽膜３７７と画素電極８０５
が酸化膜８０４を介して重なった領域において保持容量
８０８が形成される。このようにスペーサー８０１〜８
０３を設けることにより、遮蔽膜３７７と画素電極８０
５〜８０７との間で発生するショート（短絡）を防止す
ることができる。

【０１２３】なお、本実施例の構成は実施例２の構成と
組み合わせることが可能である。

【０１２４】〔実施例５〕アクティブマトリクス型液晶
表示装置の構成を、図９の上面図を用いて説明する。
尚、図９は、図３〜図５の断面構造図と対応付けるた
め、共通の符号を用いている。また、図９（Ｂ）で示す
Ａ―Ａ’に沿った断面構造は、図５（Ｃ）に示す画素マ
トリクス回路の断面図に対応している。

【０１２５】図９は画素マトリクス回路の一部分（一画
素）を示す上面図である。ここで図９（Ａ）は島状半導
体膜、ゲート配線、ソース配線の重ねあわせを示す上面
図であり、同図（Ｂ）はその上に遮蔽膜、画素電極を重
ねあわせた状態を示す上面図である。図９（Ａ）におい
て、ゲート配線３４１は、図示されていないゲート絶縁
膜を介してその下の島状半導体膜３０６と交差してい
る。また、図示はしていないが、活性層３０６には、ソ
ース領域、ドレイン領域、ｎ^--領域でなるＬoff領域が
形成されている。また、９０１はソース配線３６８と島
状半導体膜３０６とのコンタクト部、９０２はドレイン
配線３７２と活性層３０６とのコンタクト部である。

【０１２６】また、図９（Ｂ）において、画素ＴＦＴの
上には表面に陽極酸化膜（ここでは図示しないが、図５
（Ｃ）の陽極酸化膜３７８を指す）が形成された遮蔽膜
３７７と、各画素ごとに設けられる画素電極３７９〜３
８１が形成されている。そして、遮蔽膜３７７と画素電
極３７９とが陽極酸化膜を介して重なる領域で保持容量
３８２が形成される。なお、９０３はドレイン配線３７
２と画素電極３７９とのコンタクト部である。

【０１２７】本実施例では保持容量の誘電体として比誘
電率が７〜９と高いアルミナ膜を用いたことで、必要な
容量を形成するための面積を少なくすることが可能であ
る。さらに、本実施例のように画素ＴＦＴ上に形成され
る遮蔽膜を保持容量の一方の電極とすることで、アクテ
ィブマトリクス型液晶表示装置の画像表示部の開口率を
向上させることができた。

【０１２８】なお、本実施例のアクティブマトリクス型
液晶表示装置は、実施例４で説明した構造と照らし合わ
せて説明したが、実施例１〜４のいずれの構成とも自由
に組み合わせてアクティブマトリクス型液晶表示装置を
作製することができる。

【０１２９】〔実施例６〕画素マトリクス回路の各画素
に設けられる保持容量は画素電極に接続されていない方
の電極（本発明の場合は遮蔽膜）を固定電位としておく
ことで保持容量を形成することができる。その場合、遮
蔽膜をフローティング状態（電気的に孤立した状態）か
コモン電位（データとして送られる画像信号の中間電
位）に設定しておくことが望ましい。

【０１３０】そこで本実施例では遮蔽膜をコモン電位に
固定する場合の接続方法について図１０を用いて説明す
る。図１０（Ａ）において、１００１は実施例１と同様
にして作製された画素ＴＦＴであり、１００２が保持容
量の一方の電極として機能する遮蔽膜である。遮蔽膜１
００２は画素マトリクス回路の外側にまで延在し、第２
の層間絶縁膜１００４、パッシベーション膜１００５に
設けられたコンタクトホール１００６を介してコモン電
位を与える電源線１００３と接続している。

【０１３１】このように画素マトリクス回路の外側にお
いて、コモン電位を与える電源線と電気的に接続するこ
とでコモン電位とすることができる。従って、この場合
には遮蔽膜１００２を形成する前に第２の層間絶縁膜１
００４、パッシベーション膜１００５をエッチングする
工程が必要となる。

【０１３２】次に、図１０（Ｂ）において、１００７は
実施例１と同様にして作製された画素ＴＦＴであり、１
００８が保持容量の一方の電極として機能する遮蔽膜で
ある。遮蔽膜１００８は画素マトリクス回路の外側にま
で延在し、１００９で示される領域において導電膜１０
１０と酸化膜１０１１を介して重なる。この導電膜１０
１０は画素電極１０１２と同時に形成される導電膜であ
る。

【０１３３】そして、この導電膜１０１０は第２の層間
絶縁膜１０１３、パッシベーション膜１０１４に設けら
れたコンタクトホール１０１５を介してコモン電位を与
える電源線１０１６と接続している。この時、領域１０
０９では遮蔽膜１００８、酸化膜１０１１、導電膜１０
１０でなるコンデンサが形成される。このコンデンサは
交流駆動を行うことによって実質的に短絡する。即ち、
領域１００９では静電結合によって、遮蔽膜１００８と
導電膜１０１０とが電気的に接続されるため、遮蔽膜１
００８と電源線１０１６とは実質的に接続される。

【０１３４】このように図１０（Ｂ）の構造を採用する
ことで、工程数を増やすことなく遮蔽膜をコモン電位に
設定することが可能となる。

【０１３５】なお、本実施例の構成は実施例１〜５のい
ずれの構成とも自由に組み合わせることが可能である。

【０１３６】〔実施例７〕本実施例では、実施例１に示
した画素マトリクス回路において、遮蔽膜と有機樹脂膜
との間の密着性を高めるための技術を提供する。説明に
は図１１を用いる。

【０１３７】本実施例では、実施例１に従い有機樹脂膜
３７６を形成した後、スパッタ法により１０〜２００ｎ
ｍ厚の無機膜、ここでは酸化珪素膜を形成し、さらに連
続的に高純度アルミニウム膜を形成する。この高純度ア
ルミニウム膜をエッチングして遮蔽膜１１０２を形成す
る。図１１（Ａ）では１１０１が酸化珪素膜、１１０２
は遮蔽膜、１１０３は陽極酸化膜である。

【０１３８】この酸化珪素膜１１０１は有機樹脂膜３７
６と、高純度アルミニウム膜でなる遮蔽膜１１０２との
密着性を高めるバッファ層として機能する。この酸化珪
素膜を設けることで実施の形態に示した陽極酸化法によ
り酸化膜１１０３を形成した場合において、さらに良好
な密着性を確保することができる。また、無機膜１１０
４としては、酸化珪素膜の他に、珪素（シリコン）を含
む絶縁膜（本明細書中では窒化シリコン膜、または窒化
酸化シリコン膜の総称を指す）を用いることができる。
なお、本明細書中において窒化酸化シリコン膜とはＳｉ
ＯxＮy（但し、０＜ｘ、ｙ＜１）で表される絶縁膜であ
り、珪素、酸素、窒素を所定の割合で含む絶縁膜を指
す。

【０１３９】加えて、有機樹脂で形成した第２の層間絶
縁膜３７６の表面、または酸化珪素膜表面にＣＦ₄ガス
を用いたプラズマ処理を施して、表面改質により膜上に
形成する遮蔽膜の密着性を向上させてもよい。

【０１４０】なお、コンタクトホールの形成を容易とす
るために、遮蔽膜１１０２の陽極酸化後、遮蔽膜１１０
２及び陽極酸化膜をマスクとして酸化珪素膜のパターニ
ングを施して図１１（Ｂ）に示す構造としてもよい。こ
の図１１（Ｂ）の断面構造のＳＥＭ写真図および模式図
を図３０（Ａ）及び図３０（Ｂ）に示す。なお、図３０
（Ｂ）において図１１と同じ符号を用いた。

【０１４１】また、遮蔽膜のパターニングの際、同時に
酸化珪素膜のパターニングを施す工程としてもよい。

【０１４２】なお、本実施例の構成は実施例１〜６のい
ずれの構成とも自由に組み合わせることが可能である。

【０１４３】〔実施例８〕図１３は、実施例１で示した
アクティブマトリクス基板の回路構成の一例を示す。本
実施例のアクティブマトリクス基板は、ソース信号線側
駆動回路１３０１、ゲート信号線側駆動回路（Ａ）１３
０７、ゲート信号線側駆動回路（Ｂ）１３１１、プリチ
ャージ回路１３１２、画素マトリクス回路１３０６を有
している。ソース信号線側駆動回路１３０１は、シフト
レジスタ回路１３０２、レベルシフタ回路１３０３、バ
ッファ回路１３０４、サンプリング回路１３０５を備え
ている。また、ゲート信号線側駆動回路（Ａ）１３０７
は、シフトレジスタ回路１３０８、レベルシフタ回路１
３０９、バッファ回路１３１０を備えている。ゲート信
号線側駆動回路（Ｂ）１３１１も同様な構成である。

【０１４４】ここでシフトレジスタ回路１３０２、１３
０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であ
り、回路を形成するＣＭＯＳ回路に使われるｎチャネル
型ＴＦＴは図５（Ｃ）の５０２で示される構造が適して
いる。

【０１４５】また、レベルシフタ回路１３０３、１３０
９、バッファ回路１３０４、１３１０は、駆動電圧は１
４〜１６Ｖと高くなるが、シフトレジスタ回路と同様
に、図５（Ｃ）のｎチャネル型ＴＦＴ５０２を含むＣＭ
ＯＳ回路が適している。なお、ゲート配線をダブルゲー
ト構造とすることは、回路の信頼性を向上させる上で有
効である。

【０１４６】また、サンプリング回路１３０５は駆動電
圧が１４〜１６Ｖであるが、ソース領域とドレイン領域
が反転する上、オフ電流値を低減する必要があるので、
図５（Ｃ）のｎチャネル型ＴＦＴ５０３を含むＣＭＯＳ
回路が適している。なお、図５（Ｃ）ではｎチャネル型
ＴＦＴしか図示されていないが、実際にサンプリング回
路を形成する時はｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴとを組み合わせて形成することになる。

【０１４７】また、画素マトリクス回路１３０６は駆動
電圧が１４〜１６Ｖであり、サンプリング回路１３０５
よりもさらにオフ電流値が低いことを要求するので、完
全なＬＤＤ構造（Ｌov領域を配置しない構造）とするこ
とが望ましく、図５（Ｃ）のｎチャネル型ＴＦＴ５０４
を画素ＴＦＴとして用いることが望ましい。

【０１４８】また、図１４にアクティブマトリクス型液
晶表示装置の斜視図を示す。尚、図１４は、図３〜図５
の断面構造図と対応付けるため、共通の符号を用いてい
る。

【０１４９】アクティブマトリクス基板は、ガラス基板
３０１上に形成された、画素マトリクス回路１４０１
と、走査（ゲート）線駆動回路１４０２と、信号(ソー
ス)線駆動回路１４０３で構成される。画素マトリクス
回路の画素ＴＦＴ５０４はｎチャネル型ＴＦＴであり、
周辺に設けられるドライバー回路はＣＭＯＳ回路を基本
として構成されている。走査（ゲート）線駆動回路１４
０２と、信号（ソース）線駆動回路１４０３はそれぞれ
ゲート配線３４１とソース配線３６８で画素マトリクス
回路１４０１に接続されている。また、ＦＰＣ１４０４
が接続された外部入出力端子１４０５からドライバー回
路の入出力端子までの接続配線１４０７、１４０８が設
けられている。

【０１５０】なお、本実施例の構成は実施例１〜７のい
ずれの構成とも自由に組み合わせることが可能である。

【０１５１】〔実施例９〕本実施例ではＴＦＴの活性層
（能動層）となる活性層を形成する工程について図１５
を用いて説明する。まず、基板（本実施例ではガラス基
板）１５０１上に２００ｎｍ厚の窒化酸化シリコン膜で
なる下地膜１５０２と５０ｎｍ厚の非晶質半導体膜（本
実施例では非晶質シリコン膜）１５０３を大気解放しな
いで連続的に形成する。

【０１５２】次に、重量換算で１０ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
１５０４を非晶質半導体膜１５０３の全面に形成する。
ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外に
も、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といっ
た元素がある。（図１５（Ａ））

【０１５３】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。

【０１５４】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０
〜５７０℃）で４〜１２時間（好ましくは４〜６時間）
の熱処理を行う。本実施例では、５５０℃で４時間の熱
処理を行い、結晶質半導体膜（本実施例では結晶質シリ
コン膜）１５０５を形成する。(図１５（Ｂ）)

【０１５５】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
まず、結晶質半導体膜１５０５の表面にマスク絶縁膜１
５０６を１５０ｎｍの厚さに形成し、パターニングによ
り開口部１５０７を形成する。そして、露出した結晶質
半導体膜に対して１５族に属する元素（本実施例ではリ
ン）を添加する工程を行う。この工程により１×１０¹⁹
〜１×１０²⁰atoms/cm ³の濃度でリンを含むゲッタリン
グ領域１５０８が形成される。（図１５（Ｃ））

【０１５６】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質半導体膜中のニッケルは矢印の方向に
移動し、リンのゲッタリング作用によってゲッタリング
領域１５０８に捕獲される。即ち、結晶質半導体膜中か
らニッケルが除去されるため、結晶質半導体膜１５０９
に含まれるニッケル濃度は、１×１０¹⁷atms/cm³以下、
好ましくは１×１０¹⁶atms/cm³にまで低減することがで
きる。（図１５（Ｄ））

【０１５７】そして、マスク絶縁膜１５０６を除去した
後、ゲッタリング領域１５０８を完全に取り除くように
してパターニングを行い、活性層１５１０を得る。な
お、図１５（Ｅ）では活性層１５１０を一つしか図示し
ていないが、基板上に複数の活性層を同時に形成するこ
とは言うまでもない。

【０１５８】以上のようにして形成された活性層１５１
０は、結晶化を助長する触媒元素（ここではニッケル）
を用いることによって、非常に結晶性の良い結晶質半導
体膜で形成されている。また、結晶化のあとは触媒元素
をリンのゲッタリング作用により除去しており、活性層
１５１０中に残存する触媒元素の濃度は、１×１０¹⁷at
ms/cm³以下、好ましくは１×１０¹⁶atms/cm³である。

【０１５９】なお、本実施例の構成は、実施例１〜８の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１６０】［実施例１０］本実施例ではＴＦＴの活性
層（能動層）となる活性層を形成する工程について図１
６を用いて説明する。具体的には特開平１０−２４７７
３５号公報（米国出願番号０９／０３４，０４１号に対
応）に記載された技術を用いる。

【０１６１】まず、基板（本実施例ではガラス基板）１
６０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下
地膜１６０２と５０ｎｍ厚の非晶質半導体膜（本実施例
では非晶質シリコン膜）１６０３を大気解放しないで連
続的に形成する。次に、酸化シリコン膜でなるマスク絶
縁膜１６０４を２００ｎｍの厚さに形成し、開口部１６
０５を形成する。

【０１６２】次に、重量換算で１００ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
１６０６を形成する。この時、触媒元素含有層１６０６
は、開口部１６０５が形成された領域において、選択的
に非晶質半導体膜１６０３に接触する。ここで使用可能
な触媒元素は、ニッケル（Ｎｉ）以外にも、ゲルマニウ
ム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ
（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。
（図１６（Ａ））

【０１６３】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。

【０１６４】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０
〜６００℃）で６〜１６時間（好ましくは８〜１４時
間）の熱処理を行う。本実施例では、５７０℃で１４時
間の熱処理を行う。その結果、開口部１６０５を起点と
して概略基板と平行な方向（矢印で示した方向）に結晶
化が進行し、巨視的な結晶成長方向が揃った結晶質半導
体膜（本実施例では結晶質シリコン膜）１６０７が形成
される。(図１６（Ｂ）)

【０１６５】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
本実施例では、先ほど形成したマスク絶縁膜１６０４を
そのままマスクとして１５族に属する元素（本実施例で
はリン）を添加する工程を行い、開口部１６０５で露出
した結晶質半導体膜に１×１０¹⁹〜１×１０²⁰atoms/cm
³の濃度でリンを含むゲッタリング領域１６０８を形成
する。（図１６（Ｃ））

【０１６６】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質半導体膜中のニッケルは矢印の方向に
移動し、リンのゲッタリング作用によってゲッタリング
領域１６０８に捕獲される。即ち、結晶質半導体膜中か
らニッケルが除去されるため、結晶質半導体膜１６０９
に含まれるニッケル濃度は、１×１０¹⁷atms/cm³以下、
好ましくは１×１０¹⁶atms/cm³にまで低減することがで
きる。（図１６（Ｄ））

【０１６７】そして、マスク絶縁膜１６０４を除去した
後、ゲッタリング領域１６０８を完全に取り除くように
してパターニングを行い、活性層１６１０を得る。な
お、図１６（Ｅ）では活性層１６１０を一つしか図示し
ていないが、基板上に複数の活性層を同時に形成するこ
とは言うまでもない。

【０１６８】以上のようにして形成された活性層１６１
０は、結晶化を助長する触媒元素（ここではニッケル）
を選択的に添加して結晶化することによって、非常に結
晶性の良い結晶質半導体膜で形成されている。具体的に
は、棒状または柱状の結晶が、特定の方向性を持って並
んだ結晶構造を有している。また、結晶化のあとは触媒
元素をリンのゲッタリング作用により除去しており、活
性層１６１０中に残存する触媒元素の濃度は、１×１０
¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³であ
る。

【０１６９】なお、本実施例の構成は、実施例１〜９の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１７０】［実施例１１］実施例９、１０では半導体
膜を結晶化するために用いた触媒元素をゲッタリングす
るためにリンを用いたが、本実施例では他の元素を用い
て上記触媒元素をゲッタリングする場合について説明す
る。

【０１７１】まず、実施例９または実施例１０の工程に
従って、結晶質半導体膜を得る。但し、本実施例で用い
ることのできる基板は、７００℃以上に耐えうる耐熱性
基板、代表的には石英基板、金属基板、シリコン基板で
ある。また、本実施例では結晶化に用いる触媒元素（ニ
ッケルを例にとる）の濃度を極力低いものとする。具体
的には、非晶質半導体膜上に重量換算で０．５〜３ppm
のニッケル含有層を形成し、結晶化のための熱処理を行
う。これにより形成された結晶質半導体膜中に含まれる
ニッケル濃度は、１×１０¹⁷〜１×１０¹⁹atoms/cm
³（代表的には５×１０¹⁷〜１×１０¹⁸atoms/cm³）とな
る。

【０１７２】そして、結晶質半導体膜を形成したら、ハ
ロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度
は８００〜１１５０℃（好ましくは９００〜１０００
℃）とし、処理時間は１０分〜４時間（好ましくは３０
分〜１時間）とする。

【０１７３】本実施例では、酸素雰囲気中に対して３〜
１０体積％の塩化水素を含ませた雰囲気中において、９
５０℃３０分の熱処理を行う。この工程により結晶質半
導体膜中のニッケルは揮発性の塩化化合物（塩化ニッケ
ル）となって処理雰囲気中に離脱する。即ち、ハロゲン
元素のゲッタリング作用によってニッケルを除去するこ
とが可能となる。但し、結晶質半導体膜中に存在するニ
ッケル濃度が高すぎると、ニッケルの偏析部で酸化が異
常に進行するという問題を生じる。そのため、結晶化の
段階で用いるニッケルの濃度を極力低くする必要があ
る。

【０１７４】こうして形成された結晶質半導体膜中にに
残存するニッケルの濃度は、１×１０¹⁷atms/cm³以下、
好ましくは１×１０¹⁶atms/cm³となる。この後は、結晶
質半導体膜をパターニングして、活性層を形成すること
で、ＴＦＴの活性層として用いることが可能である。

【０１７５】なお、本実施例の構成は実施例１〜１０の
いずれの構成とも自由に組み合わせることが可能であ
る。即ち、実施例９、１０に示したリンによるゲッタリ
ング工程と併用することも可能である。

【０１７６】［実施例１２］本実施例では本発明に用い
る結晶質半導体膜（結晶質シリコン膜を例にとる）の結
晶性を改善するための工程について説明する。まず、実
施例８〜１０のいずれかの工程に従って活性層を形成す
る。但し、本実施例ではＴＦＴを形成する基板として８
００〜１１５０℃の温度に耐えうる基板を用いる材料を
用いる必要がある。そのような基板としては、石英基
板、金属基板、シリコン基板、セラミックス基板（セラ
ミックスガラス基板も含む）が挙げられる。

【０１７７】そして、その上に窒化酸化シリコン膜、酸
化シリコン膜、または窒化シリコン膜と酸化シリコン膜
とを積層した積層膜でなるゲート絶縁膜を形成する。ゲ
ート絶縁膜の膜厚は２０〜１２０nm（代表的には６０〜
８０nm）とする。

【０１７８】ゲート絶縁膜を形成したら、酸化性雰囲気
中で熱処理を行う。温度は８００〜１１５０℃（好まし
くは９００〜１０００℃）とし、処理時間は１０分〜４
時間（好ましくは３０分〜１時間）とする。なお、この
場合、ドライ酸化法が最も好ましいが、ウェット酸化法
であっても良い。また、酸化性雰囲気は１００％酸素雰
囲気でも良いし、実施例１１のようにハロゲン元素を含
ませても良い。

【０１７９】この熱処理により活性層とゲート絶縁膜と
の界面付近で活性層が酸化され、熱酸化膜が形成され
る。その結果、上記界面の準位が低減され、非常に良好
な界面特性を示すようになる。さらに、活性層は酸化さ
れることで膜厚が減り、その酸化の際に発生する余剰シ
リコンによって膜中の欠陥が大幅に低減され、非常に欠
陥密度の小さい良好な結晶性を有する半導体膜となる。

【０１８０】本実施例を実施する場合、最終的な活性層
の膜厚が２０〜６０ｎｍ、ゲート絶縁膜の膜厚が５０〜
１５０ｎｍ（代表的には８０〜１２０ｎｍ）となるよう
に調節する。また、欠陥密度の低減効果を十分に引き出
すためには、活性層が少なくとも５０ｎｍは酸化される
ようにすることが好ましい。

【０１８１】以上のような工程を経た活性層の結晶構造
は結晶格子に連続性を持つ特異な結晶構造となる。その
特徴について以下に説明する。

【０１８２】上記作製工程に従って形成した結晶質シリ
コン膜は、微視的に見れば複数の棒状又は柱状の結晶が
集まって並んだ結晶構造を有する。このことはＴＥＭ
（透過型電子顕微鏡法）による観察で容易に確認でき
た。

【０１８３】また、電子線回折及びエックス線（Ｘ線）
回折を利用すると活性層の表面（チャネルを形成する部
分）が、結晶軸に多少のずれが含まれているものの主た
る配向面として｛１１０｝面を有することを確認でき
た。本出願人がスポット径約１．５μmの電子線回折写
真を詳細に観察した結果、｛１１０｝面に対応する回折
斑点がきれいに現れているが、各斑点は同心円上に分布
を持っていることが確認された。

【０１８４】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることから容易
に確認できた。

【０１８５】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０１８６】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０１８７】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。

【０１８８】本出願人が本実施例を実施して得た結晶質
シリコン膜を詳細にＴＥＭを用いて観察した結果、結晶
粒界の殆ど（９０％以上、典型的には９５％以上）がΣ
３の対応粒界、即ち｛２１１｝双晶粒界であることが判
明した。

【０１８９】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。

【０１９０】本実施例の結晶質シリコン膜は、結晶粒界
において隣接する結晶粒の各格子縞がまさに約70.5°の
角度で連続しており、その事からこの結晶粒界は｛２１
１｝双晶粒界であるという結論に辿り着いた。

【０１９１】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。

【０１９２】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本実施例を実施して得た
結晶質シリコン膜は面方位が概略｛１１０｝で揃ってい
るからこそ、広範囲に渡ってこの様な対応粒界を形成し
うる。

【０１９３】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する結晶質シリコ
ン膜は実質的に結晶粒界が存在しない見なすことができ
る。

【０１９４】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程ま
たはゲッタリング工程にあたる）によって結晶粒内に存
在する欠陥が殆ど消滅していることがＴＥＭ観察によっ
て確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。

【０１９５】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶質シリコン膜のスピン密度は少なく
とも 5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins
/cm³以下）であることが判明している。ただし、この測
定値は現存する測定装置の検出限界に近いので、実際の
スピン密度はさらに低いと予想される。

【０１９６】以上の事から、本実施例を実施することで
得られた結晶質シリコン膜は結晶粒内及び結晶粒界が実
質的に存在しないため、単結晶シリコン膜又は実質的な
単結晶シリコン膜と考えて良い。

【０１９７】（ＴＦＴの電気特性に関する知見）本実施
例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する
電気特性を示した。本出願人が試作したＴＦＴ（但し、
活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００n
m）からは次に示す様なデータが得られている。

【０１９８】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに60〜100mV/decade（代表的には60〜85mV/decade ）
と小さい。（２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで 200〜650cm²/Vs
（代表的には 300〜500cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm²/Vs（代表的には 150〜200cm²/Vs）と大
きい。（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１９９】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。なお、本実施例の構成は、実施例１〜１１のい
ずれの構成とも自由に組み合わせることが可能である。
但し、非晶質半導体膜の結晶化に、実施例９〜１１で示
したような結晶化を助長する触媒元素を用いていること
が重要である。

【０２００】［実施例１３］本実施例では、実施例９、
１０に示したいずれかの手段により結晶化した結晶質半
導体膜（結晶質シリコン膜を例にとる）から、結晶化に
用いた触媒元素（本実施例ではニッケルを例にとる）を
ゲッタリングする手段について説明する。なお、説明に
は図１７を用いる。

【０２０１】まず、実施例１と同様の工程に従って、図
４（Ｂ）の状態を得る。次に、図４（Ｃ）の工程と同様
にリンを添加する。その際、本実施例では図４（Ｃ）の
レジストマスク３４３の代わりに図１７（Ａ）に示すよ
うなレジストマスク１７０１を用いる。即ち、図４
（Ｃ）ではｐチャネル型ＴＦＴとなる領域を全て隠すよ
うにレジストマスクを設けていたが、図１７（Ａ）では
ｐ⁺⁺領域の端部を隠さないようにレジストマスクを形成
する。

【０２０２】この状態で図４（Ｃ）の工程と同様の条件
でリンを添加する。その結果、ｐチャネル型ＴＦＴのｐ
⁺⁺領域３３１、３３２の端部にもリンが添加され、（ｐ
⁺⁺＋ｎ⁺）領域１７０２、１７０３が形成される。但
し、ｐ⁺⁺領域に含まれるｐ型を付与する不純物元素の濃
度は、ｎ⁺領域に含まれるリンよりも十分高濃度に添加
されているので、ｐ⁺⁺領域のまま維持できる。

【０２０３】次に、レジストマスク１７０１，３４２、
３４４〜３４６を除去した後、実施例１の図５（Ａ）と
同様の濃度でリンの添加工程を行う。この工程によりｎ
^--領域３６１、３６２、３５４〜３５７が形成される。
（図１７（Ｂ））

【０２０４】次に、実施例１の図５（Ｂ）と同様に、添
加された不純物元素（リンまたはボロン）の活性化工程
を行う。本実施例ではこの活性化工程をファーネスアニ
ールまたはランプアニールによって行うことが好まし
い。ファーネスアニールを用いる場合、４５０〜６５０
℃、好ましくは５００〜５５０℃、ここでは５００℃、
４時間の熱処理を行うことにする。（図１７（Ｃ））

【０２０５】本実施例の場合、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの双方のソース領域またはドレイ
ン領域に、必ずｎ⁺領域に相当する濃度のリンが含まれ
た領域を有する。そのため、熱活性化のための熱処理工
程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で
示す方向へニッケルが移動し、ソース領域またはドレイ
ン領域に含まれるリンの作用によってゲッタリングされ
る。

【０２０６】このように本実施例を実施すると、活性層
に添加された不純物元素の活性化工程と、結晶化に用い
た触媒元素のゲッタリング工程とを兼ねることができ、
工程の簡略化に有効である。

【０２０７】なお、本実施例の構成は、実施例１〜１２
のいずれの構成とも自由に組み合わせることが可能であ
る。但し、非晶質半導体膜の結晶化に際して、結晶化を
助長する触媒元素を用いている場合に有効な技術であ
る。

【０２０８】［実施例１４］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
８を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。

【０２０９】まず、実施例１の工程に従って図４（Ｂ）
の状態を得る。本実施例ではその状態を図１８（Ａ）に
示す。次に、レジストマスク３３３〜３３８を除去し
て、ｎ ^--領域を形成するためのリンの添加工程を行う。
条件は実施例１の図５（Ａ）の工程と同様で良い。図１
８（Ａ）において、１８０１〜１８０３で示される領域
は、ｎ^-領域にｎ^--領域に相当するリンが添加された領
域であり、１８０４〜１８０５は画素ＴＦＴのＬoff領
域となるｎ^--領域である。（図１８（Ｂ））

【０２１０】次に、レジストマスク１８０７〜１８１１
を形成し、図４（Ｃ）と同様の条件でリンを添加する。
この工程により高濃度にリンが添加された領域１８１２
〜１８１８が形成される。（図１８（Ｃ））

【０２１１】この後は、実施例１の工程に従って図５
（Ｂ）以降の工程を行えば、図５（Ｃ）で説明した構造
の画素マトリクス回路を得ることができる。本実施例を
用いた場合、ＣＭＯＳ回路を形成するｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域にｎ⁺領域に相当す
る濃度のリンが添加されない構成となる。そのため、ｐ
⁺ ⁺添加工程に必要なボロン濃度が低くて済み、スループ
ットが向上する。一方、図１８（Ｃ）の工程でｎチャネ
ル型ＴＦＴのｐ⁺⁺領域の端部にもリンが添加されるよう
にレジストを形成すれば、実施例１３のゲッタリング工
程を行うことが可能である。

【０２１２】また、ソース領域またはドレイン領域を形
成するｎ⁺領域またはｐ⁺⁺領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。

【０２１３】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例１とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参
照することができる。

【０２１４】なお、本実施例の構成は、実施例１〜１３
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２１５】［実施例１５］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
９を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。

【０２１６】まず、実施例１の工程に従って図３（Ｄ）
の状態を得る。そして、次にｎチャネル型ＴＦＴのゲー
ト配線およびその他の接続配線を形成する。図１９
（Ａ）において、１９０１、１９０２は接続配線、１９
０３〜１９０５はｎチャネル型ＴＦＴのゲート配線、１
９０６は後にｐチャネル型ＴＦＴのゲート配線を形成す
るための導電膜である。

【０２１７】次に、レジストマスク１９０７〜１９１１
を形成し、実施例１の図４（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物
領域１９１２〜１９１８が形成される。（図１９
（Ａ））

【０２１８】次に、レジストマスク１９０７〜１９１１
を除去した後、レジストマスク１９１９〜１９２４を形
成し、ｐチャネル型ＴＦＴのゲート配線１９２５を形成
する。そして、図４（Ａ）と同様の条件でボロンを添加
し、ｐ⁺⁺領域１９２６、１９２７を形成する。（図１９
（Ｂ））

【０２１９】次に、レジストマスク１９１９〜１９２４
を除去した後、図５（Ａ）と同様の条件でリンを添加す
る。この添加工程により（ｎ^-＋ｎ^--）領域１９３０、
１９３１およびｎ^--領域１９３２〜１９３５が形成され
る。（図１９（Ｃ））

【０２２０】この後は、実施例１の工程に従って図５
（Ｂ）以降の工程を行えば、図５（Ｃ）で説明した構造
の画素マトリクス回路を得ることができる。本実施例を
用いた場合、ＣＭＯＳ回路を形成するｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域にｎ⁺領域に相当す
る濃度のリンが添加されない構成となる。そのため、ｐ
⁺ ⁺添加工程に必要なボロン濃度が低くて済み、スループ
ットが向上する。

【０２２１】また、ソース領域またはドレイン領域を形
成するｎ⁺領域またはｐ⁺⁺領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。

【０２２２】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例１とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参
照することができる。

【０２２３】なお、本実施例の構成は、実施例１〜１３
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２２４】［実施例１６］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
０を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。

【０２２５】まず、実施例１の工程に従って図３（Ｄ）
の状態を得て、実施例１６の工程に従って図１９（Ａ）
に示す状態を得る。本実施例ではこの状態を図２０
（Ａ）に示す。なお、図２０（Ａ）に用いた符号は図１
９（Ａ）と同一の符号である。

【０２２６】次に、レジストマスク１９０７〜１９１１
を除去した後、図５（Ａ）と同様の条件でリンを添加す
る。この添加工程により（ｎ^-＋ｎ^--）領域２００１、
２００２およびｎ^--領域２００３〜２００６が形成され
る。（図２０（Ｂ））

【０２２７】次に、レジストマスク２００７〜２０１２
を形成し、ｐチャネル型ＴＦＴのゲート配線２０１３を
形成する。そして、図４（Ａ）と同様の条件でボロンを
添加し、ｐ⁺⁺領域２０１４、２０１５を形成する。（図
２０（Ｃ））

【０２２８】この後は、実施例１の工程に従って図５
（Ｂ）以降の工程を行えば、図５（Ｃ）で説明した構造
の画素マトリクス回路を得ることができる。本実施例を
用いた場合、ＣＭＯＳ回路を形成するｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域に全くリンが添加さ
れない構成となる。そのため、ｐ⁺⁺添加工程に必要なボ
ロン濃度が低くて済み、スループットが向上する。

【０２２９】また、ソース領域またはドレイン領域を形
成するｎ⁺領域またはｐ⁺⁺領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。

【０２３０】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例１とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参
照することができる。

【０２３１】なお、本実施例の構成は、実施例１〜１３
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２３２】［実施例１７］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
１を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。

【０２３３】まず、実施例１の工程に従って図３（Ｄ）
の状態を得る。そして、図４（Ａ）の工程（ｐチャネル
型ＴＦＴのゲート配線とｐ⁺⁺領域の形成工程）を行わず
に、図４（Ｂ）と同様にｎチャネル型ＴＦＴのゲート配
線およびその他の接続配線を形成する。なお、図２１
（Ａ）では図４（Ｂ）と同一の符号を用いている。但
し、ｐチャネル型ＴＦＴとなる領域に関しては、レジス
トマスク２１０１を形成して、後にｐチャネル型ＴＦＴ
のゲート配線となる導電膜２１０２を残す。

【０２３４】次に、レジストマスクを残したまま、図５
（Ａ）と同様の条件でリンを添加する。この添加工程に
より（ｎ^-＋ｎ^--）領域２１０３〜２１０５およびｎ^--
領域２１０６〜２１０８が形成される。（図２１
（Ｂ））

【０２３５】次に、レジストマスク２１０９〜２１１３
を形成し、実施例１の図４（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物
領域２１１４〜２１２０が形成される。（図２１
（Ｃ））

【０２３６】次に、レジストマスク２１０９〜２１１３
を除去した後、新たにレジストマスク２１２１〜２１２
６を形成し、ｐチャネル型ＴＦＴのゲート配線２１２７
を形成する。そして、図４（Ａ）と同様の条件でボロン
を添加し、ｐ⁺⁺領域２１２８、２１２９を形成する。
（図２１（Ｄ））

【０２３７】この後は、実施例１の工程に従って図５
（Ｂ）以降の工程を行えば、図５（Ｃ）で説明した構造
の画素マトリクス回路を得ることができる。本実施例を
用いた場合、ＣＭＯＳ回路を形成するｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域に全くリンが添加さ
れない構成となる。そのため、ｐ⁺⁺添加工程に必要なボ
ロン濃度が低くて済み、スループットが向上する。

【０２３８】また、ソース領域またはドレイン領域を形
成するｎ⁺領域またはｐ⁺⁺領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。

【０２３９】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例１とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参
照することができる。

【０２４０】なお、本実施例の構成は、実施例１〜１３
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２４１】［実施例１８］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
２を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。

【０２４２】まず、実施例１の工程に従って図３（Ｄ）
の状態を得て、実施例１８の工程に従って図２１（Ｂ）
に示す状態を得る。本実施例ではこの状態を図２２
（Ａ）に示す。なお、図２２（Ａ）に用いた符号は図２
１（Ｂ）と同一の符号である。

【０２４３】次に、レジストマスクを除去した後、新た
にレジストマスク２２０１〜２２０６を形成し、ｐチャ
ネル型ＴＦＴのゲート配線２２０７を形成する。そし
て、図４（Ａ）と同様の条件でボロンを添加し、ｐ⁺⁺領
域２２０８、２２０９を形成する。（図２２（Ｂ））

【０２４４】次に、レジストマスク２２１０〜２２１４
を形成し、図４（Ｃ）の工程と同様の条件でリンを添加
する。こうして、高濃度にリンを含む不純物領域２２１
５〜２２２１が形成される。（図２２（Ｃ））

【０２４５】この後は、実施例１の工程に従って図５
（Ｂ）以降の工程を行えば、図５（Ｃ）で説明した構造
の画素マトリクス回路を得ることができる。本実施例を
用いた場合、ＣＭＯＳ回路を形成するｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域に全くリンが添加さ
れない構成となる。そのため、ｐ⁺⁺添加工程に必要なボ
ロン濃度が低くて済み、スループットが向上する。ま
た、図２２（Ｃ）の工程でｐ⁺⁺領域２２０８、２２０９
の端部にもリンが添加されるようにすれば、実施例１２
のゲッタリング工程を行うことが可能である。

【０２４６】また、ソース領域またはドレイン領域を形
成するｎ⁺領域またはｐ⁺⁺領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。

【０２４７】なお、本実施例を実施した場合、工程順序
の変化により、最終的に活性層に形成された不純物領域
に含まれる不純物元素の濃度が実施例１とは異なる場合
もありうる。しかしながら、各不純物領域の実質的な機
能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参
照することができる。

【０２４８】なお、本実施例の構成は、実施例１〜１３
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２４９】［実施例１９］実施例１、及び実施例１４
〜１８に示した作製工程例では、ｎチャネル型ＴＦＴの
ゲート配線を形成する前に、前もって後にＬov領域とし
て機能するｎ^-領域を形成することが前提となってい
る。そして、ｐ⁺⁺領域、ｎ^--領域はともに自己整合的に
形成されることが特徴となっている。

【０２５０】しかしながら、本実施例のＴＦＴ構造によ
る効果を得るためには最終的な構造が図５（Ｃ）のよう
な構造となっていれば良く、そこに至るプロセスに限定
されるものではない。従って、場合によってはｐ⁺⁺領域
やｎ^--領域を、レジストマスクを用いて形成することも
可能である。その場合、本発明の作製工程例は実施例
１、１５〜１９に限らず、あらゆる組み合わせが可能で
ある。

【０２５１】本発明においてＴＦＴの活性層となる活性
層に一導電性を付与する不純物元素を添加する際、ｎ^-
領域の形成、ｎ⁺領域の形成、ｎ^--領域の形成、ｐ⁺⁺領
域の形成という４つの工程が必要である。従って、この
順序を変えた作製工程だけでも２４通りがあり、実施例
１、及び実施例１４〜１８に示したのはその中の６通り
である。

【０２５２】また、ソース領域またはドレイン領域を形
成するｎ⁺領域またはｐ⁺⁺領域を形成する際、不純物元
素を添加する前に、ゲート絶縁膜をエッチングして活性
層の一部を露出させ、露出させた部分に不純物元素を添
加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向
上する。

【０２５３】［実施例２０］本実施例では、本発明をボ
トムゲート型ＴＦＴに用いた場合について説明する。具
体的には、逆スタガ型ＴＦＴに用いた場合を図２３に示
す。本発明の逆スタガ型ＴＦＴの場合、実施例１のトッ
プゲート型ＴＦＴとはゲート配線と活性層の位置関係が
異なる以外、特に大きく異なることはない。従って、本
実施例では、図５（Ｃ）に示した構造と大きく異なる点
に注目して説明を行い、その他の部分は図５（Ｃ）と同
一であるため説明を省略する。実施例１と同様にして、
遮蔽膜とその陽極酸化膜と、画素電極からなる保持容量
が形成されている。この陽極酸化膜は発明の実施の形態
に示した方法で形成する。

【０２５４】図２３において、１１、１２はそれぞれシ
フトレジスタ回路等を形成するＣＭＯＳ回路のｐチャネ
ル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング
回路等を形成するｎチャネル型ＴＦＴ、１４は画素マト
リクス回路を形成するｎチャネル型ＴＦＴである。これ
らは下地膜を設けた基板上に形成されている。

【０２５５】また、１５はｐチャネル型ＴＦＴ１１のゲ
ート配線、１６はｎチャネル型ＴＦＴ１２のゲート配
線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８
はｎチャネル型ＴＦＴ１４のゲート配線であり、実施例
４で説明したゲート配線と同じ材料を用いて形成するこ
とができる。また、１９はゲート絶縁膜であり、これも
実施例４と同じ材料を用いることができる。

【０２５６】その上には各ＴＦＴ１１〜１４の活性層
（活性層）が形成される。ｐチャネル型ＴＦＴ１１の活
性層には、ソース領域２０、ドレイン領域２１、チャネ
ル形成領域２２が形成される。

【０２５７】また、ｎチャネル型ＴＦＴ１２の活性層に
は、ソース領域２３、ドレイン領域２４、ＬＤＤ領域
（この場合、Ｌov領域２５）、チャネル形成領域２６が
形成される。

【０２５８】また、ｎチャネル型ＴＦＴ１３の活性層に
は、ソース領域２７、ドレイン領域２８、ＬＤＤ領域
（この場合、Ｌov領域２９a、３０a及びＬoff領域２９
b、３０b）、チャネル形成領域３１が形成される。

【０２５９】また、ｎチャネル型ＴＦＴ１４の活性層に
は、ソース領域３２、ドレイン領域３３、ＬＤＤ領域
（この場合、Ｌoff領域３４〜３７）、チャネル形成領
域３８、３９、ｎ⁺領域４０が形成される。

【０２６０】なお、４１〜４５で示される絶縁膜は、チ
ャネル形成領域を保護する目的とＬＤＤ領域を形成する
目的のために形成されている。

【０２６１】以上のように本発明を逆スタガ型ＴＦＴに
代表されるボトムゲート型ＴＦＴに適用することは容易
である。なお、本実施例の逆スタガ型ＴＦＴを作製する
にあたっては、本明細書中に記載された他の実施例に示
される作製工程を、公知の逆スタガ型ＴＦＴの作製工程
に適用すれば良い。また、実施例５、７に示したような
アクティブマトリクス型液晶表示装置に本実施例の構成
を適用することも可能である。

【０２６２】また、プラスチック基板上にゲートを設
け、陽極酸化を行う場合においても適用することができ
る。プラスチック基板は、有機樹脂膜と同様に金属膜と
の密着性が不良であり、発明の実施の形態に記載した陽
極酸化方法を用いるのに適している。

【０２６３】［実施例２１］本実施例では、本発明をシ
リコン基板上に作製した反射型液晶表示装置に適用した
場合について説明する。本実施例は、実施例１におい
て、結晶質シリコン膜でなる活性層の代わりに、シリコ
ン基板（シリコンウェハ）に直接的にｎ型またはｐ型を
付与する不純物元素を添加し、ＴＦＴ構造を実現すれば
良い。また、反射型であるので、画素電極として反射率
の高い金属膜（例えばアルミニウム、銀、またはこれら
の合金（Ａｌ−Ａｇ合金）等を用いれば良い。

【０２６４】即ち、同一基板上に画素マトリクス回路と
ドライバー回路とを少なくとも含み、ドライバー回路を
形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少なくと
も一部または全部がゲート配線と重なるように配置さ
れ、画素マトリクス回路を形成する画素ＴＦＴのＬＤＤ
領域はゲート配線と重ならないように配置され、ドライ
バー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域に
は、画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付
与する不純物元素が含まれる、という構成を有する構造
であれば良い。

【０２６５】なお、本実施例の構成は、実施例１〜２０
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２６６】［実施例２２］本発明は従来のＭＯＳＦＥ
Ｔ上に層間絶縁膜を形成し、その上にＴＦＴを形成する
際に用いることも可能である。即ち、三次元構造の半導
体装置を実現することも可能である。また、基板として
ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商
標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）な
どのＳＯＩ基板を用いることも可能である。

【０２６７】なお、本実施例の構成は、実施例１〜２１
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２６８】［実施例２３］本発明はアクティブマトリ
クス型ＥＬディスプレイに適用することも可能である。
その例を図２４及び図３３に示す。

【０２６９】図２４（Ａ）はアクティブマトリクス型Ｅ
Ｌディスプレイの回路図である。８１は表示領域を表し
ており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動
回路８３が設けられている。また、表示領域８１の各画
素は、スイッチ用ＴＦＴ８４、保持容量８５、電流制御
用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用Ｔ
ＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向
信号線８９a（または８９b、８９c）が接続される。ま
た、電流制御用ＴＦＴ８６には、電源線９０a、９０bが
接続される。

【０２７０】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路
８３に用いられるＴＦＴを図５（Ｃ）のｐチャネル型Ｔ
ＦＴ５０１、ｎチャネル型ＴＦＴ５０２または５０３を
組み合わせて形成する。また、スイッチ用ＴＦＴ８４や
電流制御用ＴＦＴ８６のＴＦＴを図５（Ｃ）のｎチャネ
ル型ＴＦＴ５０４で形成する。

【０２７１】また、アクティブマトリクス型ＥＬディス
プレイの画素上面図を図２４（Ｂ）に示した。本実施例
においては、発明の実施の形態に示した陽極酸化方法に
より電源線９０a、９０bの表面に陽極酸化膜を形成し、
８５で示した領域で保持容量を形成している。

【０２７２】図３３（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図３３（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。

【０２７３】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【０２７４】また、図３３（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板４０１０、下地膜４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。

【０２７５】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦＴ４０２３に際して用いることができる。

【０２７６】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。

【０２７７】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０２７８】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０２７９】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０２８０】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０２８１】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０２８２】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０２８３】さらに、ＥＬ素子部を囲むようにして、カ
バー材６０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。

【０２８４】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０２８５】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０２８６】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０２８７】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０２８８】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０２８９】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０２９０】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイに対して、実施例１〜２２のいずれの
構成を組み合わせても良い。

【０２９１】［実施例２４］本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
が挙げられる。

【０２９２】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、または米国特許第5,594,569号に開示された材料を
用いることができる。

【０２９３】特に、しきい値なし（無しきい値）の反強
誘電性液晶（Thresholdless Antiferroelectric LCD：
ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧
を±２．５Ｖ程度に低減しうるため電源電圧として５〜
８Ｖ程度で済む場合がある。即ち、ドライバー回路と画
素マトリクス回路を同じ電源電圧で動作させることが可
能となり、液晶表示装置全体の低消費電力化を図ること
ができる。

【０２９４】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。上記
実施例で用いるような結晶質ＴＦＴは非常に動作速度の
速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電
性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。

【０２９５】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。

【０２９６】また、本実施例の構成は、実施例１〜２２
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２９７】［実施例２５］本実施例では、アクティブ
マトリクス基板の他の構成について図２８、図２９を用
いて説明する。

【０２９８】なお、図２８（Ａ）の断面構造は、実施例
１で説明した作製工程に従って、パッシベーション膜３
７５を形成する所まで全く同一であるので、本実施例で
は、実施例１と異なる点のみに注目して説明を行うこと
とする。また、カラーフィルターとの密着性を向上させ
る密着性改善膜を形成してもよい。加えて、カラーフィ
ルターとの密着性を向上させる効果と平坦化させる効果
とを併せ持った膜を形成する構成としてもよい。また、
パッシベーション膜３７５を形成しない構成としてもよ
い。

【０２９９】本実施例は画素ＴＦＴと画素電極との間に
ＲＧＢ三原色で着色されたカラーフィルター２３０１を
設けた構成である。Ｒ、Ｇ、Ｂの色配列はストライプ状
またはモザイク状とすればよい。

【０３００】まず、実施例１に従って、パッシベーショ
ン膜３７５を形成したら、その上にカラーフィルター２
３０１を形成する。このカラーフィルター２３０１は平
坦化膜の機能も有している。その後、第２の層間絶縁膜
２３０２を形成し、その上に遮光層２３０３を形成す
る。その後の工程は実施例１と同様の作製方法を用い
て、酸化膜２３０４、有機樹脂膜でなる第３の層間絶縁
膜２３０５を形成する。その後、第３の層間絶縁膜２３
０５、第２の層間絶縁膜２３０２、カラーフィルター２
３０１、パッシベーション膜３７５をエッチングしてコ
ンタクトホールを形成し、実施例１と同一の材料で画素
電極２３０７を形成する。保持容量２３０８は、遮蔽層
２３０３と酸化膜２３０４と画素電極で構成される。

【０３０１】このようにして図２８（Ａ）の状態が得ら
れる。

【０３０２】また、カラーフィルター２３０１をパター
ニングする同時もしくはＣＦ形成後、事前にＩＴＯコン
タクト開口をする例を図２８（Ｂ）に示した。このよう
な構成する利点は、カラーフィルターがコンタクト部に
存在しなため、開口膜厚が１μｍ程度に抑えられる点
と、コンタクトホールを開口する際（エッチング時）、
カラーフィルターに含まれる不純物による汚染の問題が
ない点と、従来のプロセスの延長で済み、新たな作製装
置を増設する必要がない点である。

【０３０３】なお、カラーフィルターを用いることによ
って画素電極とカラーフィルタのアライメント誤差がほ
とんどなくなるので、高開口率が実現される。また、こ
のため１インチ以下の小型パネルへの適用も可能とな
る。

【０３０４】また、上記例とは別の他の例を、図２９に
示す。

【０３０５】なお、図２９（Ａ）の断面構造は、実施例
１で説明した作製工程に従って、第２の層間絶縁膜３７
６を形成する所まで全く同一であるので、本実施例で
は、実施例１と異なる点のみに注目して説明を行うこと
とする。

【０３０６】まず、実施例１に従って層間絶縁膜３７６
を形成したら、その上にカラーフィルター２５０１を形
成する。この各色のカラーフィルタはアクリル樹脂に顔
料を混合したもので１〜３μmの厚さで形成する。ここ
ではマスクを用いて所定のパターンに形成した。

【０３０７】その後、第３の層間絶縁膜２５０２を形成
し、その上に遮蔽層２５０３を形成する。その後の工程
は実施例１と同様の作製方法を用いて、酸化膜２５０
４、有機樹脂膜でなる第４の層間絶縁膜２５０５を形成
する。その後、第４の層間絶縁膜２５０５、第３の層間
絶縁膜２５０２、カラーフィルター２５０１、第２の層
間絶縁膜３７６、パッシベーション膜３７５をエッチン
グしてコンタクトホールを形成し、実施例１と同一の材
料で画素電極２５０７を形成する。保持容量２５０８
は、遮蔽層２５０３と酸化膜２５０４と画素電極で構成
される。

【０３０８】このようにして図２９（Ａ）の状態が得ら
れる。

【０３０９】また、カラーフィルター２５０１にパター
ニングを施してカラーフィルター２６０２を形成した
後、第３の層間絶縁膜２６０２を形成した例を図２９
（Ｂ）に示した。このような構成する利点は、カラーフ
ィルターがコンタクト部に存在しないため、開口膜厚が
図２９（Ａ）の構造に対して薄くできコンタクト開口時
に有利な点と、コンタクトホールを開口する際（エッチ
ング時）、カラーフィルターに含まれる不純物による汚
染の問題がない点と、従来のプロセスの延長で済み、新
たな製造装置を増設する必要がない点である。

【０３１０】また、本実施例の構成は、実施例１〜２２
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０３１１】［実施例２６］本願発明を実施して形成さ
れたＣＭＯＳ回路や画素部は様々な電気光学装置（アク
ティブマトリクス型液晶ディスプレイ、アクティブマト
リクス型ＥＬディスプレイ、アクティブマトリクス型Ｅ
Ｃディスプレイ）に用いることができる。即ち、それら
電気光学装置を表示部に組み込んだ電子機器全てに本願
発明を実施できる。

【０３１２】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図２５、図３１及び図３２に示す。

【０３１３】図２５（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の信号制御回路に
適用することができる。

【０３１４】図２５（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の信号制
御回路に適用することができる。

【０３１５】図２５（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の信号制御回路に適用できる。

【０３１６】図２５（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の信号制
御回路に適用することができる。

【０３１７】図２５（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号制御回路に適用することができる。

【０３１８】図２５（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号制御回路に適用す
ることができる。

【０３１９】図３１（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号制御回路に適用すること
ができる。

【０３２０】図３１（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号制御回路に適用することができる。

【０３２１】なお、図３１（Ｃ）は、図３１（Ａ）及び
図３１（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図３１（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０３２２】また、図３１（Ｄ）は、図３１（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図３１（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０３２３】ただし、図３１に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。

【０３２４】図３２（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。

【０３２５】図３２（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。

【０３２６】図３２（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０３２７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜２５のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０３２８】

【発明の効果】本願発明を用いることにより、ＡＭ−Ｌ
ＣＤに代表される電気光学装置の各回路に用いられる絶
縁膜、特に樹脂膜上に形成された電極の表面を陽極酸化
膜で覆うことによって、廻り込み量Ｘが０．５μｍ以
下、好ましくは０．１μｍ以下とすることができ、密着
性の優れた電極を有する信頼性の高い半導体装置を作製
することができた。

【０３２９】また、ＡＭ−ＬＣＤに代表される電気光学
装置の画素マトリクス回路において、小さい面積で大き
なキャパシティを有する保持容量を形成することができ
る。従って、対角１インチ以下のＡＭ−ＬＣＤにおいて
も開口率を低下させることなく、十分な保持容量を確保
することが可能となった。加えて、陽極酸化膜の廻り込
み量Ｘが０．５μｍ以下、好ましくは０．１μｍ以下で
あるため、その上に形成する画素電極のカバレッジも良
好とすることができ、歩留まりも向上できた。

【図面の簡単な説明】

【図１】陽極酸化（本発明）によるＳＥＭ写真図お
よびその模式図。

【図２】陽極酸化工程における印加電圧と電流の関
係を示す図（本発明）。

【図３】ＡＭ−ＬＣＤの作製工程を示す図。

【図４】ＡＭ−ＬＣＤの作製工程を示す図。

【図５】ＡＭ−ＬＣＤの作製工程を示す図。

【図６】アクティブマトリクス型液晶表示装置の断
面構造図

【図７】保持容量の構成を示す断面図。

【図８】画素マトリクス回路の作製工程を示す図。

【図９】画素マトリクス回路の上面図を示す図。

【図１０】保持容量の構成を示す断面図。

【図１１】保持容量の構成を示す断面図。

【図１２】アルミニウム膜の吸光度を示す図。

【図１３】ＡＭ−ＬＣＤの回路ブロック図。

【図１４】ＡＭ−ＬＣＤの外観を示す図。

【図１５】結晶質半導体膜の作製工程を示す断面図。

【図１６】結晶質半導体膜の作製工程を示す断面図。

【図１７】画素マトリクス回路とドライバー回路の作
製工程を示す図。

【図１８】画素マトリクス回路とドライバー回路の作
製工程を示す図。

【図１９】画素マトリクス回路とドライバー回路の作
製工程を示す図。

【図２０】画素マトリクス回路とドライバー回路の作
製工程を示す図。

【図２１】画素マトリクス回路とドライバー回路の作
製工程を示す図。

【図２２】画素マトリクス回路とドライバー回路の作
製工程を示す図。

【図２３】画素マトリクス回路とドライバー回路の構
成を示す図。

【図２４】アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図２５】電子機器の一例を示す図。

【図２６】陽極酸化工程における印加電圧と電流の関
係を示す図（比較例）。

【図２７】陽極酸化（比較例）によるＳＥＭ写真図お
よびその模式図。

【図２８】カラーフィルターを備えた画素マトリクス
回路の構成を示す図。

【図２９】カラーフィルターを備えた画素マトリクス
回路の構成を示す図。

【図３０】図１１（Ｂ）中の保持容量のＳＥＭ写真図
および模式図。

【図３１】電子機器の一例を示す図。

【図３２】電子機器の一例を示す図。

【図３３】ＥＬ表示装置の上面図及び断面図を示す
図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｓ 27/04 27/04 Ｃ 21/822 29/78 ６１２Ａ (72)発明者納光明神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内 (72)発明者田中幸夫神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内 (72)発明者平形吉晴神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内

Claims

【特許請求の範囲】

【請求項１】有機樹脂膜上に第１の電極と、該第１の電
極の表面の少なくとも一部に酸化膜と、該酸化膜の少な
くとも一部を覆って第２の電極とからなる容量を備えて
いることを特徴とする半導体装置。
【請求項２】有機樹脂膜上に無機膜と、該無機膜上に第
１の電極と、該第１の電極の表面の少なくとも一部に酸
化膜と、該酸化膜の少なくとも一部を覆って第２の電極
とからなる容量を備えていることを特徴とする半導体装
置。
【請求項３】請求項２において、前記無機膜はスパッタ
法により形成されたことを特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれか一において、前
記第１の電極は陽極酸化可能な材料からなることを特徴
とする半導体装置。
【請求項５】請求項１乃至４のいずれか一において、前
記第１の電極の端部における酸化膜の廻り込み量Ｘが
０．５μｍ以下であることを特徴とする半導体装置。
【請求項６】請求項１乃至４のいずれか一において、前
記第１の電極の端部における酸化膜の廻り込み量Ｘが
０．１μｍ以下であることを特徴とする半導体装置。
【請求項７】基板上に画素マトリクス回路を少なくとも
含む半導体装置において、前記画素マトリクス回路の保
持容量は、有機樹脂膜の上に設けられた遮蔽膜と、該遮
蔽膜の酸化膜と、該酸化膜の上に設けられた画素電極と
で形成されていることを特徴とする半導体装置。
【請求項８】同一基板上に画素マトリクス回路とドライ
バー回路とを少なくとも含む半導体装置において、前記ドライバー回路を形成するｎチャネル型ＴＦＴのＬ
ＤＤ領域は、少なくとも一部または全部が、該ｎチャネ
ル型ＴＦＴのゲート配線と重なるように配置され、前記画素マトリクス回路を形成する画素ＴＦＴのＬＤＤ
領域は、該画素ＴＦＴのゲート配線と重ならないように
配置され、前記画素マトリクス回路の保持容量は有機樹脂膜の上に
設けられた遮蔽膜と、該遮蔽膜の酸化膜と、画素電極と
で形成されており、前記ドライバー回路を形成するｎチ
ャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬ
ＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が
含まれることを特徴とする半導体装置。
【請求項９】請求項７または請求項８において、前記遮
蔽膜は陽極酸化可能な材料からなることを特徴とする半
導体装置。
【請求項１０】請求項７乃至９のいずれか一において、
前記遮蔽膜の端部において、酸化膜の廻り込み量Ｘが
０．５μｍ以下であることを特徴とする半導体装置。
【請求項１１】請求項７乃至１０のいずれか一におい
て、前記画素マトリクス回路は、カラーフィルターで平
坦化されていることを特徴とする半導体装置。
【請求項１２】請求項７乃至１１のいずれか一におい
て、前記画素電極は透明導電膜からなることを特徴とす
る半導体装置。
【請求項１３】請求項７乃至１１のいずれか一におい
て、前記画素電極は反射性を有する材料からなることを
特徴とする半導体装置。
【請求項１４】請求項１乃至１３のいずれか一に記載さ
れた半導体装置とは、アクティブマトリクス型液晶ディ
スプレイ、アクティブマトリクス型ＥＬディスプレイま
たはアクティブマトリクス型ＥＣディスプレイであるこ
とを特徴とする半導体装置。
【請求項１５】請求項１乃至１３のいずれか一に記載さ
れた半導体装置とは、ビデオカメラ、デジタルカメラ、
プロジェクター、ゴーグル型ディスプレイ、カーナビゲ
ーション、パーソナルコンピュータ、携帯情報端末であ
ることを特徴とする半導体装置。
【請求項１６】ＴＦＴの上方に樹脂膜を形成する工程
と、前記樹脂膜上に第１の電極を形成する工程と、前記第１
の電極の酸化膜を形成する工程と、前記酸化膜を少なく
とも一部を覆って第２の電極を形成する工程とを有し、
容量が前記第１の電極と、前記第１の電極の酸化膜と、
前記第２の電極とで形成されることを特徴とする半導体
装置の作製方法。
【請求項１７】ＴＦＴの上方に樹脂膜を形成する工程
と、前記樹脂膜上に無機膜を形成する工程と、前記無機膜上に第１の電極を形成する工程と、前記第１
の電極の酸化膜を形成する工程と、前記酸化膜を少なく
とも一部を覆って第２の電極を形成する工程とを有し、容量が前記第１の電極と、前記第１の電極の酸化膜と、
前記第２の電極とで形成されることを特徴とする半導体
装置の作製方法。
【請求項１８】請求項１７において、前記樹脂膜上に無
機膜を形成する工程はスパッタ法により形成することを
特徴とする半導体装置の作製方法。
【請求項１９】請求項１６乃至請求項１８のいずれか一
において、前記第１の電極の酸化膜を形成する工程は、
印加電圧／給電時間が１１Ｖ／ｍｉｎ以上とする陽極酸
化工程であることを特徴とする半導体装置の作製方法。
【請求項２０】同一基板上に画素マトリクス回路とドラ
イバー回路とを少なくとも含む半導体装置の作製方法に
おいて、前記ドライバー回路を形成するｎチャネル型ＴＦＴの活
性層に、チャネル形成領域、ソース領域、ドレイン領域
および該ソース領域またはドレイン領域とチャネル形成
領域とに挟まれたＬＤＤ領域を形成する工程と、前記ドライバー回路を形成するｐチャネル型ＴＦＴの活
性層に、チャネル形成領域、ソース領域およびドレイン
領域を形成する工程と、前記画素マトリクス回路を形成
する画素ＴＦＴの活性層に、チャネル形成領域、ソース
領域、ドレイン領域および該ソース領域またはドレイン
領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成
する工程と、前記ドライバー回路を形成するｎチャネル型ＴＦＴ及び
ｐチャネル型ＴＦＴ並びに前記画素マトリクス回路を形
成する画素ＴＦＴの上方に有機樹脂膜でなる層間絶縁膜
を形成する工程と、前記層間絶縁膜上に遮蔽膜を形成する工程と、前記遮蔽膜の表面に該遮蔽膜の酸化膜を形成する工程
と、前記遮蔽膜の酸化膜に接し、且つ前記遮蔽膜に重なるよ
うにして画素電極を形成する工程と、を有し、前記ドライバー回路を形成するｎチャネル型ＴＦＴのＬ
ＤＤ領域は、少なくとも一部または全部が、該ｎチャネ
ル型ＴＦＴのゲート配線に重なって配置され、前記画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート
配線に重ならないように配置され、前記ドライバー回路
を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記
画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与す
る不純物元素が添加されることを特徴とする半導体装置
の作製方法。
【請求項２１】請求項２０において、前記遮蔽膜の酸化
膜を形成する工程は、印加電圧／給電時間が１１Ｖ／ｍ
ｉｎ以上とする陽極酸化工程であることを特徴とする半
導体装置の作製方法。
【請求項２２】基板上に画素マトリクス回路を少なくと
も含む半導体装置において、前記画素マトリクス回路
は、カラーフィルターで平坦化されていることを特徴と
する半導体装置。