KR100654927B1 - 반도체 장치 및 그의 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

액티브 매트릭스형 액정 표시장치의 제작방법에 있어서, 양호한 TFT 특성을 갖는 반도체장치가 실현된다. 드라이버 회로 NTFT의 LDD 영역과 화소부 NTFT의 LDD 영역은 불순물 농도가 다르다. 마스크를 사용하여 불순물이 상이한 농도로 도핑된다. 따라서, 고속동작을 가지는 드라이버 회로 및 높은 신뢰성을 가지는 화소부를 구비한 액정 표시장치가 얻어질 수 있다.

Description

반도체 장치 및 그의 제작방법{semiconductor device and manufacturing method thereof}
도 1은 AM-LCD의 단면 구조를 나타내는 도면.
도 2(A)∼도 2(D)는 AM-LCD의 제작공정을 나타내는 도면.
도 3(A)∼도 3(D)는 AM-LCD의 제작공정을 나타내는 도면.
도 4(A)∼도 4(C)는 AM-LCD의 제작공정을 나타내는 도면.
도 5(A)∼도 5(C)는 AM-LCD의 제작공정을 나타내는 도면.
도 6은 AM-LCD의 회로 배치를 나타내는 도면.
도 7(A) 및 도 7(B)는 AM-LCD의 제작공정을 나타내는 도면.
도 8(A) 및 도 8(B)는 AM-LCD의 제작공정을 나타내는 도면.
도 9(A) 및 도 9(B)는 AM-LCD의 제작공정을 나타내는 도면.
도 10은 AM-LCD의 단면 구조를 나타내는 도면.
도 11은 화소부의 상면 구조를 나타내는 도면.
도 12는 화소부의 단면 구조를 나타내는 도면.
도 13은 AM-LCD의 외관을 나타내는 도면.
도 14는 EL 패널의 회로도.
도 15(A) 및 도 15(B)는 각각 EL 패널의 상면도 및 단면도.
도 16(A)∼도 16(F)는 전자 기기의 예를 나타내는 도면.
도 17(A)∼도 17(D)는 전자 기기의 예를 나타내는 도면.
도 18(A)∼도 18(C)는 전자 기기의 예를 나타내는 도면.
본 발명은 박막트랜지스터(이하, TFT라 칭함)로 구성된 회로를 가지는 반도체장치에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널로 대표되는 전기광학 장치, 및 그러한 전기광학 장치를 부품으로 하는 전자 기기에 관한 것이다.
본 명세서에서, 반도체장치는 반도체 특성을 사용하여 기능하는 전반적인 장치를 가리키고, 전기광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체장치로서 분류된다.
최근, 절연 표면을 가진 기판상에 형성된 반도체 박막(두께 수 십 nm∼수 백 nm 정도)을 이용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막트랜지스터는 IC 및 전기광학 장치와 같은 전자 장치에 광범위하게 응용되고, 특히 화상 표시장치의 스위칭 소자로서 개발이 활발하게 이루어지고 있다.
예를 들어, 액정 표시장치에서는, 매트릭스 형태로 배열된 화소들 각각을 제어하는 화소부, 그 화소부를 제어하는 구동회로(이하, 드라이버 회로라 칭함), 및 외부로부터의 데이터 신호를 처리하는 논리회로(프로세서 회로, 메모리 회로 등) 등의 모든 전기 회로에 TFT를 응용하는 시도가 행해지고 있다.
이들 회로(화소부, 드라이버 회로)가 하나의 기판상에 집적화된 구조(시스템 온 패널)가 알려져 있다. 화소 영역의 화소들은 드라이버 회로로부터 보내진 정보를 보유하는 역할을 행하지만, 화소에 접속된 TFT의 오프 전류가 충분히 낮지 않으면, 그 정보가 보유될 수 없고, 양호한 표시를 얻을 수 없다.
한편, 드라이버 회로에서는, TFT가 높은 이동도를 가져야 하고, 이동도가 높을수록, 회로 구조가 보다 더 간단하게 될 수 있고, 표시장치가 보다 더 빠르게 동작할 수 있다.
상기와 같이, 드라이버 회로에 배치되는 TFT와 화소 영역에 배치되는 TFT에 요구되는 특성은 다르다. 즉, 화소 영역에 배치되는 TFT는 매우 높은 이동도를 가질 필요가 없지만, 오프 전류가 작고, 화소 영역 전체에 걸쳐 오프 전류값이 균일하여야 한다. 한편, 주변에 배치되는 드라이버 회로의 TFT에서는 오프 전류보다 이동도가 우선시 되어, 높은 이동도가 요구된다.
그러나, 종래의 제작방법을 사용하여, 신뢰도를 손상시키지 않고 양호한 생산성으로 동일 기판상에 높은 이동도를 가지는 TFT와 낮은 오프 전류를 가지는 TFT를 제작하는 것이 어려웠다.
상기와 같이, 드라이버 회로 및 논리회로가 내장된 시스템 온 패널을 실현하기 위해서는, 종래에는 없는 아주 새로운 구성이 요구된다.
본 발명은 이러한 요구에 응답하는 것이고, 본 발명의 목적은 AM-LCD로 대표되는 전기광학 장치의 각 회로가 회로 기능에 적절하게 대응하는 구조를 갖는 TFT로 구성된, 신뢰성이 높은 전기광학 장치를 제공하는데 있다.
본 명세서에 개시된 본 발명의 일 구성에 따르면, 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치로서, 상기 드라이버 회로와 화소부 각각이, 채널 형성 영역, 1쌍의 고농도 불순물 영역, 및 저농도 불순물 영역으로 구성된 n채널형 TFT를 가지고, 싱기 드라이버 회로의 n채널형 TFT의 저농도 불순물 영역의 적어도 일부에 함유된 주기율표 15족 원소의 농도가 상기 화소부의 n채널형 TFT의 저농도 불순물 영역의 적어도 일부에 함유된 주기율표 15족 원소의 농도에 비하여 더 높은 것을 특징으로 하는 반도체장치가 제공된다.
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본 발명의 다른 구성에 따르면, 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치로서, 상기 드라이버 회로와 화소부 각각이, 채널 형성 영역, 1쌍의 고농도 불순물 영역, 및 저농도 불순물 영역으로 구성된 n채널형 TFT를 가지고, 상기 드라이버 회로의 n채널형 TFT의 고농도 불순물 영역의 적어도 일부에 함유된 주기율표 15족 원소의 농도가 상기 화소부의 n채널형 TFT의 고농도 불순물 영역의 적어도 일부에 함유된 주기율표 15족 원소의 농도에 비교여 더 높은 것을 특징으로 하는 반도체장치가 제공된다.
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삭제
본 발명의 또 다른 구성에 따르면, 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치로서, 상기 드라이버 회로와 화소부 각각이, 채널 형성 영역, 그 채널 형성 영역에 접하여 형성된 게이트 절연막, 그 게이트 절연막에 접하여 형성된 게이트 전극, 상기 채널 형성 영역을 사이에 두고 형성된 1쌍의 저농도 불순물 영역, 및 그 저농도 불순물 영역에 접하여 형성된 고농도 불순물 영역으로 구성된 n채널형 TFT를 가지고, 상기 드라이버 회로의 n채널형 TFT의 저농도 불순물 영역의 적어도 일부가 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되어 있고, 상기 화소부의 n채널형 TFT의 저농도 불순물 영역의 적어도 일부가 상기 게이트 전극과 중첩되어 있지 않은 것을 특징으로 하는 것을 특징으로 하는 반도체장치가 제공된다.
상기 구성에서, 상기 반도체장치는 상기 드라이버 회로의 n채널형 TFT의 저농도 불순물 영역의 채널 길이 방향으로의 폭이 상기 화소부의 n채널형 TFT의 저농도 불순물 영역의 채널 길이 방향으로의 폭과 상이한 것을 특징으로 한다.
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상기 구성에서, 상기 반도체장치는 상기 화소부가 차폐층, 그 차폐층에 접하여 형성된 절연막, 그 절연막에 접하여 형성된 채널 형성 영역, 그 채널 형성 영역에 접하여 형성된 게이트 절연막, 그 게이트 절연막에 접하여 형성된 게이트 전극, 상기 채널 형성 영역을 사이에 두고 형성된 1쌍의 저농도 불순물 영역, 및 그 저농도 불순물 영역에 접하여 형성된 고농도 불순물 영역으로 구성된 n채널형 TFT를 가지는 것을 특징으로 한다.
상기 구성에서, 상기 반도체장치는 상기 차폐층이 상기 절연막을 사이에 두고 상기 채널 형성 영역 및 상기 저농도 불순물 영역과 중첩되어 있는 것을 특징으로 한다.
상기 구성에서, 상기 반도체장치는 상기 차폐층의 채널 길이 방향으로의 폭이 상기 게이트 전극의 채널 길이 방향으로의 폭보다 넓은 것을 특징으로 한다.
상기 구성을 실현하기 위한 본 발명의 구성에 따르면, 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치를 제작하는 방법으로서,
차폐층을 형성하는 제1 공정;
상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 제2 공정;
상기 절연막 상에 반도체층을 형성하는 제3 공정;
상기 반도체층의 결정화를 행하는 제4 공정;
결정화된 반도체층을 패터닝하여, 상기 드라이버 회로의 활성층과 상기 화소부의 활성층을 형성하는 제5 공정;
상기 활성층 상에 게이트 절연막을 형성하는 제6 공정;
제1 마스크를 사용하여 상기 드라이버 회로의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 제7 공정;
상기 게이트 절연막 상에 배선을 형성하는 제8 공정;
상기 배선을 마스크로 사용하여 상기 드라이버 회로의 활성층과 상기 화소부의 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 제9 공정;
제2 마스크를 사용하여 상기 드라이버 회로의 활성층 및 상기 화소부의 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 제10 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
상기 구성에서, 상기 반도체장치 제작방법은 상기 제7 공정에서 도핑된 주기율표 15족 원소의 농도가 상기 제9 공정에서 도핑된 주기율표 15족 원소의 농도보다는 높고, 상기 제10 공정에서 도핑된 주기율표 15족 원소의 농도보다는 낮은 것을 특징으로 한다.
본 발명의 다른 구성에 따르면, 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치를 제작하는 방법으로서,
차폐층을 형성하는 제1 공정;
상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 제2 공정;
상기 절연막 상에 반도체층을 형성하는 제3 공정;
상기 반도체층의 결정화를 행하는 제4 공정;
결정화된 반도체층을 패터닝하여, 상기 드라이버 회로의 활성층과 상기 화소부의 활성층을 형성하는 제5 공정;
상기 활성층 상에 게이트 절연막을 형성하는 제6 공정;
제1 마스크를 사용하여 상기 드라이버 회로의 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 제7 공정;
상기 활성층에 도핑된 주기율표 15족 원소를 활성화시키는 제1 처리를 행하는 제8 공정;
상기 게이트 절연막 상에 배선을 형성하는 제9 공정;
상기 배선을 마스크로 사용하여 상기 드라이버 회로의 활성층과 상기 화소부의 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 제10 공정;
제2 마스크를 사용하여 상기 드라이버 회로의 활성층 및 상기 화소부의 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 제11 공정;
상기 활성층에 도핑된 주기율표 15족 원소를 활성화시키는 제2 처리를 행하는 제12 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
상기 구성에서, 상기 반도체장치 제작방법은 상기 차폐층이 상기 화소부가 되는 영역에만 형성되는 것을 특징으로 한다.
상기 구조에서, 상기 반도체장치 제작방법은 상기 제2 마스크가 후면 노광(back side exposure)에 의해 형성되는 것을 특징으로 한다.
이하, 본 발명의 실시형태를 도 1을 사용하여 설명한다. 도 1은 동일 기판상에 드라이버 회로와 화소부가 일체로 형성된 AM-LCD의 단면도이다. 여기에서는 드라이버 회로를 구성하는 기본 회로로서 CMOS 회로가 도시되어 있고, 화소 TFT로서 이중 게이트 구조의 TFT가 도시되어 있다. 물론, 삼중 게이트 구조나 단일 게이트 구조가 사용될 수도 있다.
도 1에서, 부호 100은 내열성을 가지는 기판을 나타낸다. 그 기판(100)으로서, 유리 기판, 석영 기판, 플라스틱 기판, 실리콘 기판, 세라믹 기판, 또는 금속 기판(대표적으로는 스테인리스 강 기판)이 사용될 수 있다. 어떠한 기판이 사용되더라도 필요에 따라 하지막(바람직하게는, 규소를 주성분으로 하는 절연막)이 형성될 수 있다. 마스크의 수를 감소시키기 위해 후면 노광이 사용되는 경우에는, 투광성을 가지는 기판이 바람직하다.
부호 101은 차폐층을 나타내고, 그 위에 하지막이 형성된다. 차폐층은 화소부에 형성되어, 광 및 전자파로부터 TFT의 채널 형성 영역을 보호한다. 차폐층 재료로서는, 차광성(3 이상의 흡광도)을 갖는 어떠한 재료라도 사용될 수 있다. 그러나, 후의 공정 온도에 견딜 수 있는 내열성을 갖는 재료를 사용하는 것이 바람직하다.
부호 102는 하지막으로서 형성된 산화규소막을 나타내고, 그 위에, 드라이버 TFT의 활성층 및 화소 TFT의 활성층이 되는 반도체층이 형성된다. 그 다음, 활성층들을 덮도록 게이트 절연막(103)이 형성되고, 그 게이트 절연막(103)상에 게이트 전극이 형성된다. 본 명세서에서, "전극"은 "배선"의 일부이고, 배선의 일부가 다른 배선에 전기적으로 접속되는 지점 또는 배선의 일부가 반도체층과 교차하는 지점을 가리킨다. 따라서, 설명의 편의상, "배선"과 "전극"이 모두 적절히 사용되나, "배선"이란 용어는 항상 "전극"을 포함하는 것으로 한다.
도 1에서, 드라이버 TFT의 활성층은 n채널형 TFT(이하, NTFT라 칭함)의 소스 영역(104), 드레인 영역(105), LDD(저농도 도핑 드레인) 영역(106), 및 채널 형성 영역(107)과; p채널형 TFT(이하, PTFT라 칭함)의 소스 영역(108), 드레인 영역(109), 및 채널 형성 영역(110)으로 형성된다. 또한, 드라이버 TFT의 LDD 영역(106)은 채널 길이 방향으로의 폭이 0.05∼0.5 ㎛(바람직하게 0.1∼0.3 ㎛)가 되도록 형성된다. 또한, 본 발명에서는, 드라이버 TFT의 n채널형 TFT의 LDD 영역(106)을 게이트 전극(115)의 일부와 중첩된 구조(GOLD 구조)로 하여, 핫 캐리어 내성(耐性)을 향상시키고 있다.
또한, 화소 TFT(여기서는 NTFT가 사용됨)의 활성층은 소스 영역 또는 드레인 영역(111, 112), LDD 영역(113) 및 채널 형성 영역(114)으로 형성된다. 또한, 화소 TFT의 LDD 영역(113)의 폭은 드라이버 TFT의 LDD 영역(106)의 폭과 다르게 구성된다. 화소 TFT의 LDD 영역(113)이 게이트 전극(115)과 중첩되지 않는 구조(LDD 구조)로 하여, 오프 전류가 감소되고 신뢰성이 증가된다.
또한, 본 명세서에서는, 게이트 전압이 인가되는 LDD 영역을 갖는 구조를 GOLD 구조라 칭한다. 한편, 게이트 전압이 인가되지 않는 LDD 영역만을 갖는 구조를 LDD 구조라 칭한다.
또한, 본 발명은, 동일 기판 상에 형성된 전기광학 장치, 대표적으로는 AM-LCD의 각 회로의 기능에 대응하는 농도로 불순물 원소를 도핑함으로써 각 회로 TFT의 저농도 불순물 영역을 형성하는 것을 특징으로 한다.
드라이버 TFT의 n채널형 TFT의 LDD 영역(106)의 반도체층에 주기율표 15족 원소가 도핑되고, 본 발명에서는 이 LDD 영역에 도핑되는 15족 원소, 예를 들어, 인의 농도를 1 ×1016∼5 ×1018 원자/cm3의 범위로 하는 것을 특징으로 한다. 드라이버 TFT의 LDD 영역의 인 농도는 화소 TFT의 LDD 영역의 인 농도의 2∼10배인 것이 바람직하다. 이와 같은 농도로 함으로써, 드라이버 TFT의 높은 이동도를 실현하는 것이 가능하다.
한편, 본 발명은, 화소 TFT의 LDD 영역에는 드라이버 TFT의 n채널형 TFT의 LDD 영역(106)에 비하여 저농도로 주기율표 15족 원소가 도핑되는 것을 특징으로 한다. 그리하여, 화소 TFT의 오프 전류의 큰 감소를 실현하는 것이 가능하다.
또한, 여기서는 각 TFT의 게이트 절연막(116)으로서 동일한 막 두께를 갖는 단일 절연막이 사용되지만, 이것에 특별히 한정되는 것은 아니다. 예를 들어, 회로 특성에 따라 상이한 게이트 절연막을 갖는 적어도 2 종류 이상의 TFT가 동일 기판상에 존재하는 구성을 사용할 수도 있다.
게이트 전극(115)의 재료로서는 도전성을 갖는 어떠한 재료라도 사용가능하고, 대표적으로는 도전성을 갖는 규소막(예를 들어, 인이 도핑된 규소막, 붕소가 도핑된 규소막) 또는 금속막(예를 들어, 텅스텐막, 탄탈막, 몰리브덴막, 또는 티탄막)이 사용될 수 있다. 상기 금속막 중 하나를 실리사이드화한 실리사이드 막, 또는 질화 금속막(질화 탄탈막, 질화 텅스텐막, 또는 질화 티탄막)이 사용될 수도 있다. 또한, 이들 막을 자유롭게 조합하여 적층막으로 하여도 좋다.
또한, 게이트 전극(115)의 재료로서 상기 금속막들을 사용하는 경우, 금속막의 산화를 방지하기 위해 규소막과의 적층 구조가 바람직하다. 또한, 산화 방지의 관점에서는 금속막을 질화규소막으로 덮은 구조가 효과적이다.
다음, 부호 117은 규소를 함유한 절연막(단층 또는 적층)으로 형성된 제1 층간절연막을 나타낸다. 규소를 함유한 절연막으로서는, 산화규소막, 질화규소막, 산화질화규소막(질소의 양이 산소의 양보다 많음), 및 질화산화규소막(산소의 양이 질소의 양보다 많음)이 사용될 수 있다.
다음, 제1 층간절연막(117)에 콘택트 홀이 형성되고, 드라이버 TFT의 소스 배선(118, 120) 및 드레인 배선(119)과, 화소 TFT의 소스 또는 드레인 배선(121, 122)이 형성된다. 그 위에 패시베이션막(123)과 제2 층간절연막(124)이 형성된다. 그 위에, 보유용량을 형성하기 위해 투명 도전막(125)과, 유전체가 되는 절연막(126)이 적층된다. 투명 도전막(125)은 고정 전위로 설정되거나 또는 부유(floating) 상태(전기적으로 독립된 상태)로 하여 둔다. 또한, 평탄화 막으로서 제3 층간절연막(127)이 형성되고, 콘택트 홀 형성 후에 화소 전극(128)이 형성된다.
여기서는 보유용량이 투명 도전막(125), 절연막(126), 및 화소 전극(128)에 의해 형성되나, 이것에 특별히 한정되는 것은 아니다. 예를 들어, 용량 배선이 형성된 구조, 상부 전극으로서 고농도 불순물 영역(122)을 연장시킨 구조, 또는 제2 층간절연막(124)상에 상부 전극으로서 전도성 재료로 된 차폐막이 형성된 구조가 보유용량을 형성하는 구조로서 사용될 수 있다.
또한, 각 TFT 상에 게이트 배선과 동일한 재료를 사용하여 차폐막을 형성한 구조, 및 대향 기판에 차폐막을 형성한 구조도 사용될 수 있다.
제2 층간절연막(124)과 제3 층간절연막(127)으로서는 비유전율이 작은 수지막을 사용하는 것이 바람직하다. 그 수지막으로서는, 폴리이미드막, 아크릴막, 폴리아미드막, 또는 BCB(benzocyclobutene)막이 사용될 수 있다.
또한, 절연막으로서는, 규소를 주성분으로 하는 절연막, 또는 차폐막의 산화막을 사용하는 것이 바람직하다. 절연막(126)의 형성방법으로서는, 스퍼터링법, 고압 산화법, 또는 양극산화법과 같은 공지의 기술이 사용될 수 있다.
또한, 화소 전극(128)으로서는, 투과형 AM-LCD를 제작하는 경우에는 ITO 막으로 대표되는 투명 도전막이 사용될 수 있고, 반사형 AM-LCD를 제작하는 경우에는 반사율이 높은 금속막, 대표적으로 알루미늄 막이 사용될 수 있다.
도 1에서는, 화소 전극(128)이 드레인 전극(122)을 통해 화소 TFT의 드레인 영역(112)에 전기적으로 접속되어 있으나, 화소 전극(128)과 드레인 영역(112)이 직접 접속된 구조가 사용될 수도 있다.
또한, 여기서는, 차폐막이 화소부에만 형성된 예를 나타지만, 드라이버 회로 중에서 샘플링 회로에 오프 전류가 작은 TFT를 사용하는 것이 바람직하고, 따라서, 회로 TFT를 형성할 때 차폐막을 형성하는 것도 바람직하다.
상기한 바와 같은 구조를 갖는 AM-LCD는, 이동도가 높은 GOLD 구조의 NTFT를 가진 드라이버 회로와, 오프 전류가 낮은 LDD 구조의 NTFT를 가진 화소부를 구비한 것을 특징으로 한다. 이렇게 함으로써, 이동도를 우선으로 하는 TFT와 낮은 오프 전류를 우선으로 하는 TFT를 동일 기판상에 형성하고 회로 기능에 맞추어 회로에 적용한, 높은 구동능력과 높은 신뢰성을 갖는 전기광학 장치를 실현하는 것이 가능하다.
이상의 구조를 갖는 본 발명을 이하의 실시예에 의해 보다 상세히 설명한다.
실시예 1
본 실시예에서는, 본 발명의 실시형태에서 설명한 도 1의 구조를 실현하기 위한 제작공정을 도 2∼도 5를 참조하여 설명한다.
먼저, 기판으로서 투광성을 갖는 석영 기판(200)을 준비하고, 그 위에, 차광성을 갖는 재료의 층을 형성한 후, 패터닝에 의해 차폐층(201)과 얼라인먼트 마크(도면에는 도시되지 않음)를 동시에 형성한다. 이 차폐층은 화소부에 형성되고, 후의 후면 노광 공정에서 형성되는 화소부의 LDD 영역의 폭을 결정하는데 매우 중요하다.
차폐층(201)으로서는, 금속막(예를 들어, 텅스텐막, 탄탈막, 몰리브덴막, 티탄막 등), 또는 상기 금소막의 실리사이드 막, 질화 금속막(질화탄탈막, 질화텅스텐막, 질화티탄막 등)이 사용된다. 또한, 이들 막을 자유롭게 조합하여 적층할 수도 있다. 단차(段差)에 의한 커버리지 불량을 방지하기 위해 차폐층을 테이퍼(taper) 형상으로 하는 것이 바람직하다.
그 다음, 두께 200 nm의 산화규소막(하지막이라고도 칭함)(201)과 두께 50 nm의 비정질 규소막(203a)을 대기에의 노출 없이 연속적으로 형성한다(도 2(A) 참조). 이렇게 행함으로써, 비정질 규소막(203a)의 하면에 대기중에 함유되어 있는 붕소와 같은 불순물이 흡착하는 것을 방지할 수 있다.
본 실시예에서는 비정질 규소막이 사용되었지만, 다른 반도체막이 사용될 수도 있다. 미(微)결정 규소막이 사용될 수도 있고, 비정질 실리콘 게르마늄 막이 사용될 수도 있다. 또한, 하지막 및 반도체막을 형성하는 수단으로서는, PCVD법, LPCVD법, 스퍼터링법 등의 방법이 사용될 수 있다.
그 다음, 비정질 규소막의 결정화를 행한다. 본 발명에서는, 열 결정화, 적외광 또는 자외광에 의한 결정화, 촉매원소를 사용한 열 결정화, 또는 촉매원소를 사용한 레이저 결정화와 같은 공지의 기술이 사용될 수 있다. 본 실시예에서는 결정화 수단으로서, 일본 공개특허공고 평9-312260호 공보에 개시된 기술이 사용되었다. 이 기술에서는, 규소막의 결정화를 촉진시키는 촉매원소로서, 니켈, 코발트, 팔라듐, 게르마늄, 백금, 철, 및 구리 중에서 선택된 원소가 사용된다.
먼저, 비정질 규소막 상에 산화규소막을 형성하고, 이것을 패터닝하여, 개구부를 갖는 마스크(204)를 형성한다. 비정질 규소막(203a)과 마스크가 되는 산화규소막을 대기에의 노출 없이 연속적으로 형성하는 것이 바람직하다. 노출된 비정질 규소막 상에 니켈 함유층을 형성하고, 탈수소화 공정 후, 500∼650℃, 4∼16시간의 가열처리에 의해 결정화를 행한다. 이 결정화 공정에 의해, 니켈과 접촉하여 있는 비정질 규소막의 부분이 먼저 결정화되고, 그 다음, 수평 방향(도 2(B)의 화살표 방향)으로 결정화가 진행된다. 본 실시예에서는, 중량환산으로 10 ppm의 니켈을 함유하는 니켈 아세테이트 용액을 도포한 후 450℃에서 1시간 탈수소화를 행한 다음, 600℃, 12시간의 가열처리에 의해 결정화를 행하여, 결정성 규소막(203b)을 형성하였다.(도 2(B) 참조)
산화규소막으로 마스크(204)를 형성함으로써, 활성층이 유기물에 의해 오염되는 것을 방지할 수 있다. 그 다음, 마스크(204)를 그대로 사용하여 주기율표 15족 원소(본 실시예에서는 인이 사용된다) 도핑(첨가) 공정을 행한다. 첨가되는 인의 농도는 5 ×1018∼1 ×1020 원자/cm3(바람직하게는 1 ×1019∼5 ×1019 원자/cm3)인 것이 바람직하다. 그러나, 첨가되어야 하는 인의 농도는 후의 게터링 공정의 온도 및 시간과, 인이 첨가되는 영역의 면적에 따라 변화하기 때문에, 그 농도는 상기 농도 범위내로 한정되지 않는다. 그리하여, 인이 첨가된 영역(이하, 인 도핑 영역이라 칭함)(203c)이 형성된다.(도 2(C) 참조)
그 다음, 500∼650℃, 2∼16시간의 가열처리를 행하여, 규소막을 결정화시키는데 사용된 촉매원소(본 실시예에서는 니켈)의 게터링을 행한다. 게터링 효과를 발휘하기 위해서는 열 이력(thermal hysteresis)의 최고 온도로부터 ±50℃ 정도의 온도가 필요하다. 결정화를 위한 가열처리가 550∼600℃에서 행해지기 때문에, 500∼650℃의 가열처리에 의해 충분한 게터링 효과가 발휘될 수 있다. 본 실시예에서는 600℃, 8시간의 가열처리에 의해 니켈이 도 2(D)의 화살표 방향으로 이동한 다음, 인 도핑 영역(203c)에 함유된 인에 의해 게터링되어 포획된다. 그리하여, 게터링 영역(인 도핑 영역(203c)에 대응하는 영역)이 형성된다. 그리하여, 부호 203d로 나타낸 영역에 함유된 니켈의 농도가 2 ×1017 원자/cm3 이하(바람직하게는 1 ×1016 원자/cm3 이하)로 감소된다. 게터링 영역은 후의 패터닝에 의해 제거된다.
그 다음, 마스크(204)를 제거한 후 결정성 규소막(폴리실리콘 막)을 패터닝하여, 드라이버 TFT의 반도체층(205a, 205b)과 화소 TFT의 반도체층(206)을 형성한다.(도 3(A) 참조)
TFT의 스레시홀드 전압을 제어하기 위해, 드라이버 TFT 및 화소 TFT의 반도체층들의 형성 전 또는 후에 결정성 규소막에 불순물 원소(인 또는 붕소)를 첨가할 수도 있다. 이 공정은 NTFT 또는 PTFT에만 행해지거나, 또는 양쪽 모두에 행해질 수 있다.
그 다음, 플라즈마 CVD법 또는 스퍼터링법에 의해 게이트 절연막(207)을 형성한다. 이 게이트 절연막(207)은 TFT의 게이트 절연막으로서 기능하는 절연막이고, 50∼200 nm의 막 두께로 형성된다. 본 실시예에서는 두께 70 nm의 산화규소막이 사용되었다. 또한, 산화규소막 이외에, 산화규소막 상에 질화규소막이 형성된 적층 구조가 사용될 수도 있고, 산화규소막 내에 질소가 첨가된 산화질화규소막도 사용될 수 있다.
게이트 절연막(207)을 형성한 후, 드라이버 회로의 NTFT의 채널 형성 영역(210)상과 화소부 및 드라이버 회로의 PTFT상에 레지스트 마스크(208a∼208c)를 형성한다. 그 다음, 주기율표 15족 원소(본 실시예에서는 인)를 첨가하여, 드라이버 TFT의 NTFT의 저농도 불순물 영역(209)을 형성한다(도 3(B) 참조). 이 저농도 불순물 영역(209)에 첨가되는 인의 농도는 5 ×1017∼5 ×1018 원자/cm3가 되도록 조절된다. 이 때의 인 농도가 드라이버 회로의 NTFT의 LDD 영역의 농도를 결정한다.
인 도핑 공정에, 질량 분리를 행하는 이온 주입법이 사용될 수 있고, 질량 분리를 행하지 않는 플라즈마 도핑법이 사용될 수도 있다. 또한, 가속 전압 및 도즈량과 같은 조건은 실시자가 최적의 값으로 설정할 수 있다. 본 실시예에서는, 수소에 의해 1∼10%로 희석된 포스핀 가스를 도핑 가스로서 사용하고, 도즈량은 4 ×1013 원자/cm3, 가속 전압은 80 kV로 설정하였다.
그 다음, 레지스트 마스크(208a∼208c)를 제거하고, 불순물의 활성화를 행한다. 활성화 공정에는, 불활성 분위기 또는 산소 분위기에서의 300∼700℃, 대략 2시간의 가열처리가 충분하지만, 700∼1150℃(본 실시예에서는 800℃)에서 2시간 가열처리를 행함으로써, 충분한 활성화와 동시에 결정성의 개선이 이루어졌다. 이 공정이 대기중 또는 산소 분위기에서 행해지면, 활성화와 동시에 열 산화가 일어난다. 본 실시예에서는 활성화를 2 단계로 나누어 행하였지만, 후에 형성되는 게이트 전극에 사용되는 재료가 활성화 온도에 견딜 수 있는 재료이면, 1회의 활성화로 공정의 수를 줄일 수 있다.
이렇게 하여 활성화 공정을 종료한 후, 도전성 막(211)을 형성한다(도 3(C) 참조). 그 다음, 패터닝을 행하여, 드라이버 TFT(NTFT측)의 게이트 배선(212a)과 화소 TFT의 게이트 배선(212c)을 형성한다. 화소 TFT가 이중 게이트 구조이기 때문에 게이트 배선(212c)이 2개의 배선으로 나타내어졌지만, 실제로는 상기 2개의 배선이 동일한 배선이다. 또한, 도전성 층(212a)을 형성하여, 드라이버 TFT의 전체 PTFT를 덮는다.
본 실시예에서는 배선(212a∼212c)으로서, 하층으로터 차례로 질화탄탈막, 탄탈막, 및 질화탄탈막(또는 질화탄탈막 및 탄탈막)의 적층막이 사용된다. 물론, 본 발명의 실시형태에 설명된 다른 도전성 재료를 사용하는 것도 가능하다. 본 실시예에서의 게이트 배선의 막 두께는 300 nm로 설정되었다.
그 다음, 배선(212a∼212c)을 마스크로 사용하여 주기율표 15족 원소를 도핑(첨가)하고, 저농도 불순물 영역(214)을 자기정합적으로 형성한다(도 3(D) 참조). 이 저농도 불순물 영역(214)에 첨가되는 불순물, 여기서는 인의 농도는 5 ×1017∼5 ×1018 원자/cm3가 되도록 조절된다. 그러나, 여기서는 이전의 인 도핑 공정의 것보다 낮은 5 ×1012∼1 ×1013 원자/cm3의 도즈량으로 첨가된다. 이때 첨가되는 주기율표 15족 원소의 농도가 화소부의 LDD 영역의 농도를 결정한다.
도 3(B)에 도시된 공정과 마찬가지로, 인 도핑 공정은 질량 분리를 행하는 인 주입법이나, 또는 질량 분리를 행하지 않는 플라즈마 도핑법에 의해 행해질 수 있다. 또한, 가속 전압 및 도즈량과 같은 조건은 실시자가 최적의 값으로 설정할 수 있다.
그 다음, 후면 노광에 의해 레지스트 마스크를 형성한다(도 4(A) 참조). 이때, 화소부에서는 차폐막(201)이 마스크가 되어, 레지스트 마스크(217c, 217d)를 형성한다. 한편, 드라이버 TFT의 NTFT에서는, 게이트 전극이 마스크가 되어, 레지스트 마스크(217b)를 형성한다. 또한, PTFT에서는, 도전성 층이 마스크가 되어, 레지스트 마스크(217a)를 형성한다.
또한, 본 실시예에서는 레지스트 마스크(217a∼217d)를 형성하기 위해 후면 노광이 사용되었지만, 이것에 특별히 한정되는 것은 아니고, 포토 마스크를 사용한 레지스트 마스크를 사용할 수도 있다.
그 다음, 후면 노광에 의해 얻어진 레지스트 마스크(217a∼217c)를 마스크로 사용하여 불순물의 고농도 도핑을 행한다(도 4(B) 참조). 불순물 영역(219∼223)에 도핑되는 인의 농도는 5 ×1019∼1 ×1021 원자/cm3가 되도록 조절된다.
이 공정에 의해, CMOS 회로를 형성하는 NTFT의 소스 영역(218), LDD 영역(225), 및 채널 형성 영역(226)이 획정(劃定)된다. 또한, 화소 TFT의 소스 영역(227), 드레인 영역(228), LDD 영역(229a, 229b), 및 채널 형성 영역(230a, 230b)이 획정된다.
그리하여, 3회로 나누어 주기율표 15족 원소(본 실시예에서는 인)를 도핑하여 불순물 영역들이 형성된다.
그 다음, 레지스트 마스크(224a, 224b)를 형성하고, 패터닝을 행하여, PTFT의 게이트 전극(225)을 형성한다. 레지스트 마스크(224b)는 CMOS 회로의 PTFT가 되는 영역을 제외하고 전체를 덮는다. 그 다음, 그 레지스트 마스크를 그대로 사용하여 주기율표 13족 원소(본 실시예에서는 붕소)의 도핑을 행하여, 소스 영역(227) 및 드레인 영역(228)을 형성한다(도 4(C) 참조). 구체적으로는, 1 ×1020∼3 ×1021 원자/cm3의 붕소 농도가 도핑되도록 도핑 공정을 조절한다. 본 실시예에서는 수소에 의해 1∼10%로 희석된 디보란이 사용되었다.
그리하여, CMOS 회로를 형성하는 PTFT의 소스 영역(227), 드레인 영역(228), 및 채널 형성 영역(226)이 획정된다.
물론, 붕소 도핑 공정이 질량 분리를 행하는 이온 주입법이나, 또는 질량 분리를 행하지 않는 플라즈마 도핑법에 의해 행해질 수 있다. 또한, 가속 전압 및 도즈량과 같은 조건은 실시자가 최적의 값으로 설정할 수 있다.
이렇게 하여 모든 불순물 영역을 형성한 후, 레지스트 마스크(224a, 224b)를 제거한다. 그 다음, 레이저 어닐, 열 어닐, 노 어닐, 또는 램프 어닐 등에 의해 불순물의 활성화를 행한다. 여기서는 대기중에서 187 mJ/cm2의 에너지 밀도로 엑시머 레이저를 사용하여 레이저 어닐을 행하였다. 또한, 열 어닐에 의해 활성화가 행해지는 경우, 도핑에 사용된 인의 게터링 효과에 의해 활성화와 동시에 채널 형성 영역에서의 촉매원소의 감소가 달성될 수 있다. 그러나, 게터링 효과를 발휘하기 위해서는, 열 이력의 최고 온도의 ±50℃ 범위 내의 온도가 필요하다.
그 다음, 제1 층간절연막(229)을 형성한다. 본 실시예에서는 플라즈마 CVD법에 의해 두께 1 ㎛의 산화규소막을 형성하였다. 그리고, 콘택트 홀을 형성한 후, 소스 배선(230, 232, 233)과 드레인 배선(231, 234)을 형성한다. 이들 배선은 티탄막들 사이에 알루미늄을 주성분으로 하는 도전성 막이 끼워진 적층막으로 형성된다.(도 5(A) 참조)
이때, 드레인 배선(231)은 CMOS 회로를 형성하는 NTFT와 PTFT에 공통의 배선으로 사용된다.
그 다음, 패시베이션 막(235)을 형성한다. 이 패시베이션 막(235)으로서는, 질화규소막, 산화질화규소막, 질화산화규소막, 또는 이들 절연막과 산화규소막의 적층막이 사용될 수 있다. 본 실시예에서는 패시베이션 막(235)으로서 두께 300 nm의 질화규소막이 사용되었다.
본 실시예에서 질화규소막을 형성하기 전의 전(前)처리로서 수소를 함유한 가스(본 실시예에서는 암모니아 가스)를 사용한 플라즈마 처리를 행하는 것이 효과적이다. 이 전처리에서 플라즈마에 의해 활성화된(여기된) 수소가 활성층(반도체층)내에 갇혀, 수소 종단을 효과적으로 행한다.
또한, 수소를 함유한 가스에 아산화 질소 가스가 첨가되면, 피처리체의 표면이 생성된 수분에 의해 세정되고, 특히 대기중에 함유된 붕소 등에 의한 오염이 효과적으로 방지될 수 있다.
패시베이션 막(235)의 형성 후, 개구율을 높이기 위해, 본 실시예에서는 화소 표시 영역의 패시베이션 막을 선택적으로 제거하였다. 그리고, 그 위에, 두께 1 ㎛의 아크릴막으로 제2 층간절연막(236)을 형성한다. 그 다음, 그 위에, 본 실시예에서는 ITO 막으로 도전성 막(237)을 형성하고, 패터닝을 행하여, 보유용량의 하부 전극을 형성한다. 그 위에, 유전체가 되는 산화규소막으로 절연막(238)을 스퍼터링법에 의해 형성한다. 도전성 막(237)은 고정 전위로 설정되거나, 또는 부유 상태(전기적으로 독립된 상태)로 하여 둔다.
그 다음, 두께 1 ㎛의 다른 아크릴 막으로 제3 층간절연막(239)을 형성하기 위해 스퍼터링을 행한다. 보유용량을 형성하는 영역의 아크릴막을 선택적으로 제거하고, 동시에 콘택트 홀을 형성한다. 그 다음, ITO 막으로 화소 전극(240)을 형성한다. 보유용량은 도전성 막(237), 절연막(238), 및 화소 전극(240)에 의해 형성된다. 절연막(238)이 얇기 때문에 보호를 위해 얇은 유기 수지막이 사용될 수도 있다. 그리하여, 도 5(C)에 도시된 구조를 갖는 AM-LCD가 완성된다.
따라서, 본 발명은, 불순물 도핑을 상이한 도즈량으로 적어도 3회 행함으로써, 각 회로의 기능에 적합한 NTFT 구조 및 LDD 영역의 불순물 농도를 형성하고, 이동도가 높은 GOLD 구조를 갖는 적어도 1개의 NTFT를 구비한 드라이버 회로, 및 오프 전류가 낮은 LDD 구조를 갖는 NTFT를 구비한 화소부를 형성하는 것에 특징이 있다.
도 6은 AM-LCD의 회로 구성의 일예를 나타낸다. 본 실시예의 AM-LCD는 소스 신호선측 드라이버 회로(601), 게이트 신호선측 드라이버 회로(A)(607), 게이트 신호선측 드라이버 회로(B)(611), 프리차지(pre-charge) 회로(612), 및 화소부(606)를 포함한다.
소스 신호선측 드라이버 회로(601)는 시프트 레지스터 회로(602), 레벨 시프터 회로(603), 버퍼 회로(604), 및 샘플링 회로(605)를 가지고 있다.
또한, 게이트 신호선측 드라이버 회로(A)(607)는 시프트 레지스터 회로(608), 레벨 시프터 회로(609), 및 버퍼 회로(608)를 가지고 있고, 게이트 신호선측 드라이버 회로(B)(611)도 동일 구성을 가진다.
구체적으로는, 높은 이동도를 우선으로 하는 시프트 레지스터 회로(602, 608)의 NTFT는 본 발명의 GOLD 구조로 되고, 레벨 시프터 회로(603, 609), 버퍼 회로(604, 610), 샘플링 회로(605), 및 화소부(606)의 NTFT는 본 발명의 LDD 구조로 한다. 그리하여, 드라이버 회로의 각 회로에 대응하여 GOLD 구조 또는 LDD 구조를 사용하는 것이 바람직하다. 또한, 차폐층이 드라이버 회로 위 또는 아래에 형성된 구조가 사용될 수도 있고, 이 구조는 특히 샘플링 회로에서 안정된 TFT 특성을 얻는데 효과적이다.
본 실시예의 구성을 사용함으로써, 이동도를 우선으로 하는 TFT 및 낮은 오프 전류를 갖는 TFT가 동일 기판 상에 형성되고, 회로 기능에 대응하여 회로에 적용되어, 높은 구동 성능 및 높은 신뢰성을 갖는 전기광학 장치를 실현할 수 있다.
또한, 여기서는 탑 게이트형 TFT를 사용하는 예를 나타내었지만, 본 발명은 TFT 구조에 관계없이 적용될 수 있다. 예를 들어, 역스태거형 TFT에 본 발명을 적용할 수도 있다.
또한, 본 실시예의 제작공정에 따라 형성된 TFT의 최종 활성층(반도체층)은 결정 격자에 연속성을 갖는 특이한 결정 구조의 결정성 규소막으로 형성된다. 그의 특성에 관하여 이하 설명한다.
상기 제작공정에 따라 형성된 활성층의 결정성 규소막을 미시적으로 보면, 다수의 침상(針狀) 또는 봉상(棒狀) 결정들로 이루어진 결정 구조를 발견하게 된다. 이것은 TEM(투과형 전자 현미경)을 사용한 관찰에 의해 쉽게 확인된다.
또한, 전자 회절 및 X선 회절을 이용하면, 활성층(채널 형성부)의 표면에서 결정축에 편차가 다소 있으나, 주된 배향면은 {110}인 것을 확인할 수 있다. 본 발명자가 1.5 ㎛의 스폿 직경을 갖는 전자빔 회절 사진을 상세히 관찰한 결과, {110}면에 대응하는 회절 스폿이 선명하게 나타났고, 각 스폿은 동심원상에 분포하는 것이 확인되었다.
또한, 본 발명자는 개개의 봉상 결정이 접하여 형성된 결정입계를 HR-TEM(고분해능 투과형 전자 현미경)으로 관찰하였고, 결정입계에서 결정 격자에 연속성이 있는다는 것을 확인하였다. 이것은 관찰된 격자 스트라이프(stripe)가 결정입계에서 연속적으로 연결되어 있는 것으로써 쉽게 확인된다.
결정입계에서의 결정 격자의 연속성은 그 결정입계가 "평면상(狀) 입계"라 불리는 입계인 것에 기인한다. 본 명세서에서의 평면상 입계의 정의는, "Charaterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement", Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol. 27, No. 5, pp 751-758, 1988년에 기재된 "Planar boundary"에 있다.
상기 논문에 의하면, 평면상 입계에는, 쌍정 입계, 특수한 적층 결함, 특수한 트위스트 입계 등이 포함된다. 이 평면상 입계는 전기적으로 불활성이라는 특징을 가진다. 즉, 평면상 입계는 다른 입계와 달리 캐리어의 이동을 방해하는 트랩으로서 기능하지 않기 때문에, 실질적으로 존재하지 않는 것으로 보일 수 있다.
특히, 결정축(결정면에 수직인 축)이 <110>축인 경우, {211} 쌍정 입계는 Σ3의 대응 입계로 불릴 수 있다. Σ값은 대응 입계의 정합성의 정도를 나타내는 지침이 되는 파라미터이고, Σ값이 작을수록 정합상이 좋은 입계라는 것이 알려져 있다.
본 발명자는 본 발명을 실시하여 얻은 결정성 규소막을 TEM으로 상세히 관찰한 결과, 대부분의 결정 입계(90% 이상, 전형적으로는 95% 이상)가 Σ3의 대응 입계, 즉, {211} 쌍정 입계인 것이 판명되었다.
2개의 결정립 사이에 형성된 결정입계에서, 양 결정의 면방위가 {110}인 경우, {111}면에 대응하는 격자 스트라이프가 이루는 각을 θ로 하면, θ= 70.5°일 때, 입계는 Σ3에 대응한다는 것이 알려져 있다.
본 실시예에서 사용된 결정성 규소막의 결정입계의 인접하는 결정립의 격자 스트라이프들이 대략 70.5°의 각도로 연속하여 있다. 이로부터, 이 결정입계는 {211} 쌍정 입계라는 결론에 이를 수 있다.
θ= 38.9°인 때는, 결정입계는 Σ9에 대응하고, 이와 같은 다른 입계도 존재한다.
이러한 대응 입계는 동일 면방위의 결정립들 사이에만 형성된다. 즉, 본 실시예에서 얻어진 결정성 규소막은 거의 모두가 {110}에서 대략 일치하여 있는 면방위를 가진 결정립들을 가지고, 따라서, 이 대응 입계가 넓은 면적에 걸쳐 형성된다.
그러한 결정 구조(정확하게는 결정입계 구조)는 결정입계에서 2개의 상이한 결정립이 매우 정합성 좋게 서로 접합하여 있는 것을 나타낸다. 즉, 결정입계에서 결정 격자가 연속성을 가지고, 결정 결함 등에 기인하는 트랩 준위가 거의 형성되지 않는 구조가 된다. 따라서, 이러한 결정 구조를 가지는 반도체 박막은 결정입계가 실질적으로 존재하지 않는 것으로 간주될 수 있다.
또한, 700∼1150℃의 고온에서의 가열처리 공정에 의해 결정입계내의 결함이 거의 완전히 소멸한다는 것이 TEM 관찰을 통해 확인되었다. 또한, 이것은 이 가열처리 공정의 전후에서 결함의 수가 크게 감소된다는 사실로부터도 명백하다.
이 결함수의 차이는 전자 스핀 공명(ESR)에 의해 스핀 밀도의 차이로 나타난다. 현재, 본 실시예의 공정에 의해 제조된 결정성 규소막은 적어도 5 ×1017 스핀/cm3 이하(바람직하게는 3 ×1017 스핀/cm3 이하)의 스핀 밀도를 갖는 것으로 나타났다. 그러나, 이 측정값은 현존하는 측정장치의 검출 한계에 가깝기 때문에, 실제의 스핀 밀도는 더 낮을 것으로 예상된다.
이상으로부터, 본 실시예에 의해 형성된 결정성 규소막은 결정립 및 결정입계가 실질적으로 존재하지 않기 때문에 단결정 규소막 또는 실질적인 단결정 규소막으로 간주될 수 있다.
(TFT의 전기 특성에 관한 지견(知見))
본 실시예에서 제작된 TFT는 MOSFET에 필적하는 전기적 특성을 나타낸다. 본 발명자에 의해 시작(試作)된 TFT(활성층 두께: 30 nm, 게이트 절연막 두께: 10 nm)로부터 이하의 데이터가 얻어졌다.
1. 스위칭 성능(온/오프 스위칭의 민첩성)의 지표가 되는 서브스레시홀드(subthreshold) 계수가 n채널형 TFT와 p채널형 TFT 모두에서 60∼100 mV/decade(대표적으로는 60∼85 mV/decade)로 작다.
2. TFT의 동작속도의 지표가 되는 전계효과 이동도(μFE)가 n채널형 TFT에서는 200∼650 ㎠/Vs(대표적으로는 300∼500 ㎠/Vs), p채널형 TFT에서는 100∼300 ㎠/Vs(대표적으로는 150∼200 ㎠/Vs)로 크다.
3. TFT의 구동전압의 지표가 되는 스레시홀드 전압(Vth)이 n채널형 TFT에서는 -0.5∼1.5 V, p채널형 TFT에서는 -1.5∼0.5 V로 작다.
이상은, 매우 우수한 스위칭 특성 및 고속동작 특성을 실현할 수 있다는 것을 입증한다.
(회로 특성에 관한 지견)
다음에, 본 실시예에 의해 형성된 TFT를 사용하여 제작된 링 오실레이터의 주파수 특성을 나타낸다. 링 오실레이터는 CMOS 구조의 인버터 회로를 홀수 스테이지에서 링 형태로 접속한 회로이고, 인버터 회로 스테이지들 각각에서의 지연 시간을 구하는데 사용된다. 실험에 사용된 오실레이터의 구성은 다음과 같았다.
스테이지 수: 9
TFT의 게이트 절연막 두께: 30 nm∼50 nm
TFT의 게이트 길이(채널 길이): 0.6 ㎛
이 링 오실레이터를 사용하여 발진 주파수를 조사하였고, 얻어질 수 있는 가장 큰 발진 주파수는 대략 1 GHz이었다. 또한, LSI 회로의 TEG들 중 하나인 시프트 레지스터를 실제로 제작하고 그의 동작 주파수를 확인하였다. 그 결과, 30 nm의 게이트 절연막 두께, 0.6 ㎛의 게이트 길이, 5 V의 공급 전압, 및 50개의 스테이지를 갖는 시프트 레지스터 회로에서 100 MHz 출력 펄스 동작 주파수가 얻어질 수 있었다.
링 오실레이터 및 시프트 레지스터에 대한 상기 놀라운 데이터는 본 실시예의 TFT가 MOSFET에 필적하는 또는 그를 능가하는 성능(전기적 특성)을 가진다는 것을 나타낸다.
실시예 2
본 실시예에서는 실시예 1의 결정성 규소막을 형성하는데 다른 수단을 사용하는 경우에 대하여 도 7(A) 및 도 7(B)를 사용하여 설명한다.
구체적으로는, 적외광 또는 자외광 조사에 의한 결정화 처리(이하, 레이저 결정화라 칭함)이 사용된다. 레이저 결정화는 기판에 가해지는 스트레스가 적고, 단시간에 처리할 수 있기 때문에 효과적이다. 레이저 가스로서 XeCl, ArF, KrF 등의 가스를 사용하는 펄스 레이저, 또는 Ar 레이저 등의 연속 발진 레이저, 또는 연속 발광 엑시머 레이저를 사용하여 조사한다. 레이저 결정화 조건(레이저빔의 형상, 레이저광의 파장, 오버랩 비율, 조사 강도, 펄스 폭, 반복 주파수, 조사 시간 등)은 반도체막의 막 두께, 기판 온도 등을 고려하여 실시자가 적절히 결정할 수 있다.
먼저, 기판(701)상에 산화규소막(702)을 형성하고, 그 위에 비정질 규소막(703)을 형성한다(도 7(A) 참조). 500℃에서 1시간의 탈수소 공정을 행한 후, 레이저 결정화를 행하여, 결정성 규소막(705)을 형성한다(도 7(B) 참조).
본 실시예와 실시예 1의 차이점은 촉매원소를 사용하지 않고 레이저 결정화를 행한다는 것이다.
이후의 공정을 실시예 1에 따라 행하면, 본 발명의 TFT 구조가 얻어질 수 있다. 그러나, 실시예 1에서는 촉매원소 감소 처리(게터링)가 행해졌으나, 본 실시예에서는 특별히 필요하지 않다.
실시예 3
본 실시예에서는 실시예 1의 결정성 규소막을 형성하는데 또 다른 수단을 사용하는 경우에 대하여 도 8(A) 및 도 8(B)를 사용하여 설명한다. 간략화를 위해, 드라이버 회로 영역만을 나타내고, 화소부의 차폐층은 도시하지 않았다.
구체적으로는, 비정질 규소막을 결정화하기 위해 일본 공개특허공고 평7-130652호(미국 특허출원 08/329,644호에 대응) 공보에 개시된 기술이 사용되었다. 이 기술은 비정질 규소막의 표면에 결정화를 촉진시키는 촉매원소(대표적으로는 니켈)를 보유시키고, 결정화를 행하는 것이다.
먼저, 기판(801)상에 산화규소막(802)을 형성하고, 그 위에 비정질 규소막(803)을 형성한다. 또한, 중량환산으로 10 ppm의 니켈을 함유한 니켈 아세테이트 용액을 도포하여, 니켈 함유 층(804)을 형성한다.(도 8(A) 참조)
그 다음, 500℃에서 1시간의 탈수소 공정을 행한 후, 500∼650℃에서 4∼12시간 가열처리를 행하여, 결정성 규소막(805)을 형성한다(도 8(B) 참조). 이렇게 하여 형성된 결정성 규소막(805)은 극히 우수한 결정성을 가진다. 본 발명의 TFT 구조를 얻기 위해 이후의 공정을 실시예 1의 공정에 따라 행할 수 있다.
본 실시예의 구성은 실시예 1 또는 실시예 2의 구성과 자유롭게 조합 가능하다.
실시예 4
본 실시예에서는 실시예 1의 결정성 규소막과 게이트 절연막을 형성하는데 또 다른 수단을 사용하는 경우에 대하여 도 9(A) 및 도 9(B)를 사용하여 설명한다. 간략화를 위해, 드라이버 회로 영역만을 나타내고, 화소부의 차폐층은 도면에 도시하지 않았다.
여기서는 적어도 700∼1100℃ 정도의 온도에 내열성을 갖는 기판이 필요하고, 석영 기판(901)을 사용했다. 그 다음, 실시예 1 또는 실시예 3에 나타낸 기술을 사용하여, 결정성 반도체막을 형성한다. 이 막을, TFT 활성층을 위한 섬 형상으로 패터닝하여, 반도체층(902, 903)을 형성한다. 산화규소를 주성분으로 하는 막으로 게이트 절연막(904)을 형성하여, 반도체층(902, 903)을 덮는다. 본 실시예에서는 플라즈마 CVD법에 의해 질화산화규소막을 70 nm의 두께로 형성하였다.(도 9(A) 참조)
그 다음, 할로겐(대표적으로는 염소)과 산소를 함유한 분위기에서 가열처리를 행한다. 본 실시예에서는 950℃에서 30분간 가열처리를 행하였다. 처리 온도는 700∼1100℃ 범위에서 선택될 수 있고, 처리 시간은 10분∼8시간 사이에서 선택될 수 있다.
그 결과, 본 실시예에서 설정된 조건에서는, 반도체층(905, 906)과 게이트 절연막(904) 사이의 계면에 열산화막이 형성되어, 게이트 절연막(907)을 형성하였다(도 9(B) 참조). 또한, 할로겐 분위기에서의 산화 과정에서, 게이트 절연막(904)과 반도체층(902, 903)에 함유된 불순물, 특히 금속 불순물 원소는 할로겐과 화합물을 형성하고, 기체상(相)으로 제거될 수 있다.
상기 공정들에 의해 제조된 게이트 절연막(907)은 높은 내전압을 가지고, 반도체층(905, 906)과 게이트 절연막(907) 사이의 계면은 극히 양호하였다. 본 발명의 TFT 구조를 얻기 위해 이후의 공정은 실시예 1에 따라 행할 수 있다.
본 실시예의 구성은 실시예 1∼3의 어떠한 구성과도 자유롭게 조합될 수 있다.
실시예 5
본 실시예에서는 실시예 1에서 결정성 규소막내의 촉매원소를 감소시키는데 다른 수단을 사용하는 경우에 대하여 설명한다.
실시예 1에서는, 인을 선택적으로 첨가한 후에 가열처리를 행하여, 결정성 규소막내의 촉매원소를 감소시키는 게터링을 행하였다. 그러나, 인을 전체 표면에 첨가할 수도 있음은 물론이다. 본 실시예에서는, 액상에서 고온 황산과 접촉시켜 게터링하는 방법을 설명한다.
먼저, 실시예 1의 공정에 따라 도 3(A)의 상태를 얻는다. 그 다음, 기판을 300℃로 가열된 액체(본 실시예에서는 황산 용액이 사용된다)에 침지하여, 결정화에 사용된 니켈을 제거 또는 감소시킨다. 황산과 반도체층을 접촉시키는 방법에 특별히 한정되는 것은 아니다.
액상을 이용하여 촉매원소 감소 처리를 행함으로써, 단시간에 촉매원소 농도를 감소시킬 수 있다. 본 발명의 TFT 구조를 얻기 위해 이후의 공정을 실시예 1에 따라 행할 수 있다.
본 실시예의 구성은 실시예 1∼4의 어떠한 구성과도 자유롭게 조합될 수 있다.
실시예 6
본 실시예에서는, 실시예 1의 투명 전극(125) 대신에, 도전성을 갖는 차폐층(블랙 마스크라고도 칭함)(301)을 사용하는 예를 도 10을 참조로 설명한다. 이 차폐층은 외부로부터의 광을 차단하는 동시에, 전계 차폐 효과도 가진다.
먼저, 실시예 1에 따라 제2 층간절연막을 형성한다. 그 다음, 티탄을 주성분으로 하는 금속막을 스퍼터링법에 의해 성막하고, 패터닝을 행하여, 화소 TFT를 덮는 블랙 마스크(301)를 형성한다. 제2 층간절연막에 유기 수지를 사용하는 경우, 금속막과의 밀착성을 향상시키기 위해, CF4 가스를 사용한 플라즈마 처리를 행할 수 있고, 제2 층간절연막 상에 버퍼층이 되는 얇은 절연막을 스퍼터링법에 의해 형성할 수도 있다.
실시예 1과 마찬가지로 스퍼터링법에 의해 블랙 마스크(301)상에 산화규소막(302)을 형성한다. 블랙 마스크(301)는 보유용량의 하부 전극이 되고, 산화규소막(302)은 보유용량의 유전체가 된다. 블랙 마스크(301)는 고정 전위로 설정되거나, 또는 부유 상태(전기적으로 독립된 상태)로 하여 둔다.
그 다음, 후에 화소 전극 및 드레인 전극의 콘택트를 형성하는 것을 용이하게 하기 위해 산화규소막(302)을 선택적으로 제거한다. 그 다음, 유기 수지막을 형성한다. 콘택트 홀의 형성과 동시에 블랙 마스크 상의 유기 수지막을 제거하고, 제3 층간절연막(304)을 형성한다. 제3 층간절연막(304)은 블랙 마스크(301)와 화소 전극(303) 사이의 단락(短絡)을 효과적으로 방지하는 역할을 한다.
마지막으로, 투명 도전막으로 화소 전극(303)을 형성한다. 화소 전극(303)은 보유용량의 상부 전극이 된다.
이러한 구성을 사용함으로써 충분한 보유용량을 형성하는 것이 가능하고, 광으로 인한 TFT의 열화(劣化)를 방지할 수 있다.
또한, 본 실시예에서는 스퍼터링법에 의해 형성된 산화규소막을 사용했으나, 고압 산화법 또는 양극산화법과 같은 산화법에 의해 블랙 마스크를 산화시켜, 그 산화막을 유전체로 사용하면, 생산성을 향상시킬 수 있다.
본 실시예의 구성은 실시예 1∼5의 어느 구성과도 자유롭게 조합될 수 있다.
실시예 7
본 실시예에서는 구체적인 화소부 구성(삼중 게이트 구조)의 일 예를 도 11을 참조하여 설명한다. 차폐층(401)은 반도체층(402) 아래에 형성되고, 게이트 배선(403)이 반도체층(402) 위에 형성된다. 본 발명에서는 차폐막(401)의 선폭을 게이트 배선(403)의 선폭보다 넓게 한다. 부호 404는 드레인 전극, 405는 소스 배선, 406은 절연층, 407은 화소 전극을 나타낸다. 간략화를 위해, 화소 전극(409)을 빗금으로 나타내고, 화소 전극(407, 408, 410)을 굵은 선으로 둘러싼 영역으로 나타냈다.
도 11에 대응하는 단면도를 도 12에 나타낸다. 또한, 도 12에서도 도 11의 것과 동일한 부호를 사용하였다. 투명 도전막(501)은 고정 전위로 설정되거나, 또는 부유 상태(전기적으로 독립된 상태)로 하여 둔다. 보유용량은 투명 도전막(501), 절연막(502), 및 화소 전극(407)으로 형성된다.
실시예 1의 이중 게이트 구조와 대조적으로, 본 실시예의 TFT는 삼중 게이트 구조이지만, 기본 구조는 같다. 따라서, 실시예 1에 나타낸 제작공정이 도 11 및 도 12의 구조를 얻는데 사용될 수 있다.
본 실시예의 구성은 실시예 1∼6의 어떠한 구성과도 자유롭게 조합될 수 있다.
실시예 8
본 실시예에서는 실시예 1에 나타낸 제작공정에 의해 TFT를 형성하여 실제로 AM-LCD를 제작하는 경우에 대하여 설명한다.
실시예 1에 따라 도 5(C)의 상태를 얻고, 화소 전극(240)상에 배향막을 80 nm 두께로 형성한다. 다음에, 대향 기판으로서, 유리 기판상에 컬러 필터, 투명 전극(대향 전극) 및 배향막을 형성한 것을 준비하고, 배향막 각각에 대하여 러빙(rubbing) 처리를 행한다. 그 다음, TFT가 형성된 기판과 대향 기판을 시일재(봉지재(封止材))를 사용하여 함께 접합한다. 그 다음, 기판들 사이에 액정을 보유시킨다. 이 셀 조립 공정은 공지의 방법을 사용할 수 있으므로, 이에 대한 상세한 설명은 생략한다.
셀 갭을 유지하기 위해 필요한 경우 스페이서를 형성할 수도 있다. 따라서, 대각선 길이 1인치 이하의 AM-LCD에서 처럼, 스페이서 없이 셀 캡이 유지될 수 있는 경우에는 스페이서를 형성할 필요가 없다.
이렇게 제작된 AM-LCD의 외관을 도 13에 나타낸다. 도 13에 도시된 바와 같이, 액티브 매트릭스 기판과 대향 기판이 대면하고 있고, 그 기판들 사이에 액정이 끼워져 있다. 액티브 매트릭스 기판은 기판(1000)상에 형성된 화소부(1001), 주사선측 드라이버 회로(1002), 및 신호선측 드라이버 회로(1003)를 가지고 있다.
주사선측 드라이버 회로(1002)와 신호선측 드라이버 회로(1003)는 각각 주사선(1003)과 신호선(1040)에 의해 화소부(1001)에 접속되어 있다. 이들 드라이버 회로(1002, 1003)는 주로 CMOS 회로를 구성되어 있다.
주사선은 화소부(1001)의 행(行)마다 형성되고, 신호선(1040)은 열(列)마다 형성되어 있다. 주사선(1030)과 신호선(1040)의 교차점 부근에 화소 TFT(1010)가 형성되어 있다. 화소 TFT(1010)의 게이트 전극이 주사선(1030)에 접속되고, 소스는 신호선(1040)에 접속되어 있다. 또한, 화소 전극(1060)과 보유용량(1070)이 화소 TFT의 드레인에 접속되어 있다.
대향 기판(1080)은 그 기판의 전체 표면에 ITO 막과 같은 투명 도전막을 가지고 있다. 이 투명 도전막은 화소부(1001)의 화소 전극(1060)에 대응하는 대향 전극이고, 화소 전극과 대향 전극 사이에 형성된 전계에 의해 액정 물질이 구동된다. 필요에 따라 대향 기판(1080)상에 배향막, 블랙 마스크, 및 컬러 필터가 형성될 수도 있다.
액티브 매트릭스측 기판상의 외부 출력 단자(1005)에 FPC(1031)가 부착되고, 드라이버 회로와 외부 출력 단자를 접속하는 배선(1007, 1008)이 형성되어 있다. 비디오 신호 처리 회로, 타이밍 펄스 발생 회로, γ보상회로, 메모리 회로, 또는 연산회로와 같은 회로들을 실리콘 기판상에 형성하여 구성한 IC 칩이 장착될 수도 있다.
본 실시예에 의해 제작된 액정 표시장치에는, TN 액정 이외에도 다양한 종류의 액정 물질이 사용될 수 있다. 예를 들어, Furue, H 등의 &quot;Characteristics and Driving Scheme of Polymerstabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ration with Gray-Scale Capability,&quot; SID 1998; Yoshida, T. 등의 &quot;A Full-color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,&quot; SID Digest, 841, 1997; Innui, S. 등의 &quot;Thresholdless antiferroelectricity in liquid crystals and its application to displays&quot; J. Mater. Chem., 6(4), 671-673, 1996: 및 미국 특허 제5,594,569호에 개시된 액정을 사용할 수 있다.
또한, 본 실시예에서는 액정 표시장치를 예로 들어 설명하였지만, 액티브 매트릭스형 표시장치이라면, EL(전계발광) 표시장치, 또는 EC(electrochromic) 표시장치에 본 발명을 적용하는 것도 가능하다.
본 실시예의 구성은 실시예 1∼7의 어느 구성과도 자유롭게 조합될 수 있다.
실시예 9
본 실시예에서는 본 발명을 사용하여 EL(전계발광) 표시장치를 제작하는 예에 대하여 설명한다.
본 발명을 액티브 매트릭스형 EL 표시장치에 적용한 예를 도 14에 나타낸다.
도 14는 액티브 매트릭스형 EL 표시장치의 회로도이다. 부호 11은 표시 영역을 나타내고, 그 주변에는 x방향 주변 드라이버 회로(12)와 y방향 주변 드라이버 회로(13)가 형성되어 있다. 또한, 표시 영역(11)의 각 화소는 스위칭용 TFT(14), 용량(15), 전류 제어용 TFT(16), 및 유기 EL 소자(17)를 가지고 있다. 스위칭용 TFT(14)는 x방향 신호선(18a)(또는 18b) 및 y방향 신호선(20a)(또는 20b, 20c)에 접속되어 있다. 또한, 전류 제어용 TFT(16)에는 전원선(19a, 19b)이 접속되어 있다.
본 실시예의 액티브 매트릭스형 EL 표시장치에서, x방향 주변 드라이버 회로(12) 및 y방향 주변 드라이버 회로(13)에 사용되는 TFT의 구조는 GOLD 구조이고, 스위칭용 TFT(14) 및 전류 제어용 TFT(16)는 LDD 구조를 가진다.
도 15(A)는 본 발명을 사용한 EL 표시장치의 상면도이다. 도 15(A)에서, 부호 4010은 기판, 4011은 주변부, 4012는 소스선 측 드라이버 회로, 4013은 게이트선 측 드라이버 회로를 나타낸다. 이들 드라이버 회로는 게이트 배선(4014∼4016)을 통해 FPC(4017)에 도달하여 외부 장치에 접속된다.
커버(6000), 시일재(하우징 재라고도 칭함)(7000), 및 봉지재(제2 시일재)(7001)가 적어도 화소부 부근에, 바람직하게는 화소부와 드라이버 회로부 모두의 부근에 형성된다.
또한, 도 15(B)는 본 실시예의 EL 표시장치의 단면 구조를 나타낸다. 기판(4010) 및 하지막(4021)상에 드라이버 회로 TFT(4022)(여기서는 n채널형 TFT와 p채널형 TFT를 조합한 CMOS 회로가 도시됨) 및 화소부 TFT(4023)(여기서는 EL 소자 내로 흐르는 전류를 제어하기 위한 TFT만이 도시됨)가 형성되어 있다.
본 발명은 드라이버 회로 TFT(4022) 및 화소부 TFT(4023)에 사용될 수 있다.
본 발명을 사용하여 드라이버 회로 TFT(4022) 및 화소부 TFT(4023)를 완성한 후, 화소부 TFT(4023)의 드레인에 전기적으로 접속하기 위해, 수지 재료로 된 층간절연막(평탄화막)(4026)상에 투명 도전막으로 화소 전극(4027)이 형성된다. 투명 도전막으로서는, 산화 인듐과 산화 주석 혼합물(소위 ITO), 또는 산화 인듐과 산화 아연 혼합물이 사용될 수 있다. 그 다음, 화소 전극(4027)을 형성한 후, 절연막(4028)을 형성하고, 그 화소 전극(4027)에 개구부를 형성한다.
그 다음, EL 층(4029)을 형성한다. EL 층(4029)으로서 적층 구조 또는 단층 구조를 형성하기 위해서는, 공지의 어떠한 EL 재료(정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층)라도 자유롭게 조합될 수 있다. 구조 형태를 결정하기 위해 공지의 기술이 사용될 수 있다. 또한, EL 재료로서는 저분자량 재료와 고분자량 재료(폴리머)가 있다. 저분자량 재료에 대해서는 증착법이 사용되지만, 고분자량 재료에 대해서는 스핀 코팅법, 프린팅법, 잉크 제트법과 같은 쉬운 방법을 사용하는 것이 가능하다.
본 실시예에서는, EL 층이 새도우(shadow) 마스크를 사용한 증착법으로 형성되었다. 새도우 마스크를 사용하고, 각 화소에 대해 상이한 파장의 광을 방출할 수 있는 발광층(적색광 방출층, 녹색광 방출층, 청색광 방출층)을 사용함으로써, 컬러 표시가 가능하게 된다. 컬러 필터를 갖춘 조합 색변화 층(CCM), 및 컬러 필터를 갖춘 조합 백색광 방출층과 같은 다른 형태가 사용될 수도 있다. 물론, 단색광 EL 표시장치도 가능하다.
EL 층(4029)을 형성한 후, 그 위에 음극(4030)을 형성한다. 음극(4030)과 EL 층(4029) 사이의 계면에 존재하는 수분과 산소를 가능한 한 많이 제거하는 것이 바람직하다. 따라서, 진공 중에서 연속 성막에 의해 EL 층(4029)과 음극(4030)을 형성하거나, 또는 불활성 분위기 중에서 EL 층(4029)을 형성한 다음, 대기에의 노출없이 양극(4030)을 형성할 필요가 있다. 본 실시예에서의 상기 성막을 멀티체임버 시스템(클러스터 툴 시스템) 성막장치를 사용하여 행하는 것이 가능하다.
본 실시예에서는 음극(4030)에 LiF(리튬 플루오라이드) 막과 Al(알루미늄) 막의 적층 구조가 사용되었다. 구체적으로는, 증착에 의해 EL 층(4029)상에 두께 1 nm의 LiF 막을 형성하고, 그 위에 두께 300 nm의 알루미늄 막을 형성한다. 물론, 공지의 음극 재료인 MgAg 전극이 사용될 수도 있다. 그 다음, 부호 4031로 나타낸 영역에서 음극(4030)을 배선(4016)에 접속한다. 이 배선(4016)은 음극(4030)에 소정의 전압을 인가하기 위한 공급선이고, 전도성 페이스트(paste) 재료(4032)를 통해 FPC(4017)에 접속된다.
부호 4031로 나타낸 영역에서, 음극(4030)과 배선(4016)이 전기적으로 접속되어 있어, 층간절연막(4026)과 절연막(4028)에 콘택트 홀을 형성하는 것이 필요하다. 이 콘택트 홀은 층간절연막(4026)을 에칭하는 동안(화소 전극 콘택트 홀을 형성할 때)과 절연막(4028)을 에칭하는 동안(EL 층의 형성 전 개구부를 형성할 때)에 형성될 수 있다. 또한, 절연막(4028)을 에칭할 때 층간절연막(4026)까지 1 쇼트(shot)로 에칭이 진행할 수 있다. 이 경우, 층간절연막(4026)과 절연막(4028)이 동일한 수지 재료이면, 콘택트 홀이 양호한 형상을 가질 수 있다.
그리고, 이렇게 형성된 EL 표시장치의 표면을 덮도록 패시베이션 막(6003), 충전재(filler)(6004), 및 커버(6000)를 형성한다.
또한, EL 장치부를 둘러싸도록 커버(6000)의 내측과 기판(4010)상에 시일재를 형성하고, 시일재(7000) 외측에 봉지재(7001)(제2 시일재)를 형성한다.
이때, 충전재(6004)는 커버(6000)를 접합하기 위한 접착제로도 기능한다. 충전재(6004)로서는, PVC(펄리비닐 클로라이드), 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 및 EVA(에틸렌 비닐 아세테이트)가 사용될 수 있다. 충전재(6004) 안쪽에 건조제가 형성되면, 흡습 효과가 유지될 수 있어 바람직하다.
또한, 충전재(6004) 내에 스페이서가 포함될 수도 있다. 이 스페이서는 스페이서 자체에 흡습성을 부여하는 BaO와 같은 분말 물질일 수 있다.
스페이서를 사용할 때, 패시베이션 막(6003)이 스페이서 압력을 완화시킬 수 있다. 또한, 스페이서 압력을 완화시키기 위해, 패시베이션 막(6003)과 별도로 수지막 등이 형성될 수도 있다.
또한, 커버(6000)로서는, 유리판, 알루미늄판, 스테인리스 강판, FRP(섬유유리 보강 플라스틱)판, PVF(폴리비닐 플루오라이드)막, Mylar 막, 폴리에스터막, 및 아크릴막이 사용될 수 있다. PVB 또는 EVA가 충전재(6004)로서 사용되는 경우, 수십 ㎛의 알루미늄 포일이 PVF막 또는 Mylar막 사이에 끼워진 구조를 갖는 시트를 사용하는 것이 바람직하다.
그러나, EL 장치로부터의 발광 방향(광 방출 방향)에 따라, 커버(6000)가 투과성을 가지는 것이 필요하다.
또한, 배선(4016)은 시일재(7000) 및 봉지재(7001)와 기판(4010) 사이의 갭을 통해 FPC(4017)에 전기적으로 접속되어 있다. 배선(4016)에 대해 설명하였지만, 배선(4014, 4015)도 시일재(7000) 및 봉지재(7001) 아래를 유사하게 통과하여 FPC(4017)에 전기적으로 접속된다.
본 실시예의 구성은 실시예 1∼7의 어떠한 구성과도 자유롭게 조합될 수 있다.
실시예 10
종래의 MOSFET상에 층간절연막을 형성하고, 그 위에 TFT를 형성하는 경우에 본 발명을 사용할 수 있다. 즉, 반도체 회로상에 반사형 AM-LCD가 형성된 3차원 구조의 반도체장치를 실현하는 것도 가능하다.
또한, SIMOX 기판, Smart-Cut(SOITEC사 등록상표), ELTRAN(Cannon사 등록상표) 등과 같은 SOI 기판 상에 반도체 회로가 형성될 수도 있다.
본 실시예를 실시하는데 있어 실시예 1∼8의 어떠한 구성을 조합하는 것도 가능하다.
실시예 11
본 발명의 실시를 통해 형성된 CMOS 회로 및 화소부는 각종 전기광학 장치(액티브 매트릭스형 액정 표시장치, 액티브 매트릭스형 EL 표시장치, 액티브 매트릭스형 EC 표시장치)에 적용될 수 있다. 즉, 본 발명은 이들 전기광학 장치를 표시 유닛으로서 구비한 전자 기기 모두의 제작에 실시될 수 있다.
그러한 전자 기기로서는, 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프론트형 프로젝터), 헤드 장착형 표시장치(고글형 표시장치), 자동차 내비게이션 시스템, 자동차 스테레오, 퍼스널 컴퓨터, 및 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등)를 들 수 있다. 이들의 예를 도 16(A)∼도 16(F), 도 17(A)∼도 17(D), 및 도 18(A)∼도 18(C)에 나타낸다.
도 16(A)는 본체(2001), 화상 입력부(2002), 표시장치(2003), 및 키보드(2004) 등을 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 화상 입력부(2002), 표시장치(2003), 및 다른 신호 제어 회로에 적용 가능하다.
도 16(B)는 본체(2101), 표시장치(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상부(受像部)(2106) 등을 포함하는 비디오 카메라를 나타낸다. 본 발명은 표시장치(2102) 및 다른 신호 제어 회로에 적용 가능하다.
도 16(C)는 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 및 표시장치(2205) 등을 포함하는 모바일 컴퓨터를 나타낸다. 본 발명은 표시장치(2205) 및 다른 신호 제어 회로에 적용 가능하다.
도 16(D)는 본체(2301), 표시장치(2302) 및 암(arm)부(2303) 등을 포함하는 고글형 표시장치를 나타낸다. 본 발명은 표시장치(2302) 및 다른 신호 제어 회로에 적용 가능하다.
도 16(E)는 프로그램이 기록된 기록 매체(이하, 기록 매체라 칭함)를 사용하는 플레이어를 나타내는 것으로, 본체(2401), 표시장치(2402), 스피커부(2403), 기록 매체(2404), 및 조작 스위치(2405) 등을 포함한다. 또한, 이 플레이어는 음악 또는 영화감상, 비디오 게임 및 인터넷 연결을 위한 도구로서 기능하도록 기록 매체로서 DVD(Digital Versatile Disc), CD 등을 사용한다. 본 발명은 표시장치(2402) 및 다른 신호 제어 회로에 적용 가능하다.
도 16(F)는 본체(2501), 표시장치(2502), 접안부(2503), 조작 스위치(2504), 및 수상부(도시하지 않음) 등을 포함하는 디지털 카메라를 나타낸다. 본 발명은 표시장치(2502) 및 다른 신호 제어 회로에 적용 가능하다.
도 17(A)는 투사(投射) 장치(2601), 스크린(2602) 등을 포함하는 프론트형 프로젝터를 나타낸다. 본 발명은 투사 장치(2601)의 일부를 구성하는 액정 표시장치(2808) 및 다른 신호 제어 회로에 적용 가능하다.
도 17(B)는 본체(2701), 투사 장치(2702), 거울(2703), 및 스크린(2704) 등을 포함하는 리어형 프로젝터를 나타낸다. 본 발명은 투사 장치(2702)의 일부를 구성하는 액정 표시장치(2808) 및 다른 신호 제어 회로에 적용 가능하다.
도 17(C)는 도 17(A) 및 도 17(B)의 투사 장치(2601, 2702)의 구조의 일례를 나타내는 도면이다. 투사 장치(2601, 2702)는 광원 광학계(2801), 거울(2802, 2804∼2806), 다이크로익 거울(dichroic mirror)(2803), 프리즘(2807), 액정 표시장치(2808), 위상차 판(2809), 및 투사 광학계(2810)를 포함한다. 투사 광학계(2810)는 투사 렌즈를 포함하는 광학계로 이루어져 있다. 본 실시예는 &quot;3판식&quot;의 예를 나타내지만, 이것에 특별히 한정되는 것은 아니다. 예를 들어, 본 발명은 &quot;단판식&quot;에도 적용될 수 있다. 또한, 도 17(C)에서 화살표로 표시된 광로에는, 본 발명을 실시하는 실시자 임의로, 광학 렌즈와 같은 광학계, 편광 기능을 갖는 필름, 위상차를 조절하는 필름, 및 IR 필름을 설치할 수 있다.
도 17(D)는 도 17(C)의 광원 광학계(2801)의 구조의 일례를 나타내는 도면이다. 본 실시예에서는, 광원 광학계(2801)는 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2815), 및 집광 렌즈(2816)를 포함한다. 도 17(D)에 도시된 광원 광학계는 일례이고, 특별히 한정되지 않는다. 예를 들어, 본 발명을 실시하는 실시자 임의로, 광원 광학계에 광학렌즈와 같은 광학계, 편광 기능을 갖는 필름, 위상차를 조절하는 필름, 및 IR 필름이 설치될 수 있다.
그러나, 도 17에 도시된 프로젝터는 투과형 전기광학 장치를 사용한 경우를 나타내고, 반사형 전기광학 장치 및 EL 표시장치를 사용한 응용례는 나타내지 않았다.
도 18(A)는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시장치(2904), 조작 스위치(2905), 안테나(2906) 등으로 구성된 휴대 전화기를 나타낸다. 본 발명은 음성 출력부(2902), 음성 입력부(2903), 표시장치(2904) 및 다른 신호 제어 회로에 적용될 수 있다.
도 18(B)는 본체(3001), 표시장치(3002, 3003), 메모리 매체(3004), 조작 스위치(3005), 안테나(3006) 등으로 구성된 휴대형 책(전자 책)을 나타낸다. 본 발명은 표시장치(3002, 3003) 및 다른 신호 제어 회로에 적용될 수 있다.
도 18(C)는 본체(3101), 지지대(3102), 표시장치(3103) 등으로 구성된 디스플레이 장치를 나타낸다. 본 발명은 표시장치(3103)에 적용될 수 있다. 본 발명에 따른 디스플레이 장치는 디스플레이 장치가 특히 대형인 경우와 디스플레이 장치가 대각으로 10인치 이상(특히 30인치 이상)인 경우에 유리하다.
상기한 바와 같이, 본 발명의 적용 범위는 매우 넓어, 모든 분야의 전자 기기에 본 발명을 적용할 수 있다. 또한, 본 실시예에 따른 전자 기기는 실시예 1∼실시예 7의 어떠한 조합으로 이루어진 구성을 사용하여서도 실시될 수 있다.
본 발명을 사용함으로써, 동일 기판상에 이동도를 우선으로 하는 TFT와 오프 전류가 낮은 TFT를 형성한 것을 기능에 따라 회로에 적용함으로써 높은 구동성능과 높은 신뢰성을 갖는 AM-LCD로 대표되는 전기광학 장치를 실현하는 것이 가능하다.

Claims (22)

  1. 동일 기판상에 형성된 드라이버 회로와 화소부;
    1쌍의 고농도 불순물 영역, 그 1쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 그 채널 형성 영역과 상기 고농도 불순물 영역들 중 적어도 하나와의 사이에 제공되고, 주기율표 15족 원소를 함유하는 적어도 하나의 저농도 불순물 영역을 포함하고, 상기 기판 위에서 상기 드라이버 회로에 제공된 n채널형 TFT; 및
    1쌍의 고농도 불순물 영역, 그 1쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 그 채널 형성 영역과 상기 고농도 불순물 영역들 중 적어도 하나와의 사이에 제공되고, 주기율표 15족 원소를 함유하는 적어도 하나의 저농도 불순물 영역을 포함하고, 상기 기판 위에서 상기 화소부에 제공된 n채널형 TFT를 포함하고;
    상기 드라이버 회로의 상기 TFT의 상기 저농도 불순물 영역에 함유된 상기 15족 원소의 농도가 상기 화소부의 상기 TFT의 상기 저농도 불순물 영역에 함유된 상기 15족 원소의 농도에 비하여 더 높은 것을 특징으로 하는 반도체장치.
  2. 동일 기판상에 형성된 드라이버 회로와 화소부;
    주기율표 15족 원소를 함유하는 1쌍의 고농도 불순물 영역, 그 1쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 그 채널 형성 영역과 상기 고농도 불순물 영역들 중 적어도 하나와의 사이에 제공된 적어도 하나의 저농도 불순물 영역을 포함하고, 상기 기판 위에서 상기 드라이버 회로에 제공된 n채널형 TFT; 및
    주기율표 15족 원소를 함유하는 1쌍의 고농도 불순물 영역, 그 1쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 그 채널 형성 영역과 상기 고농도 불순물 영역들 중 적어도 하나와의 사이에 제공된 적어도 하나의 저농도 불순물 영역을 포함하고, 상기 기판 위에서 상기 화소부에 제공된 n채널형 TFT를 포함하고;
    상기 드라이버 회로의 상기 TFT의 상기 고농도 불순물 영역에 함유된 상기 15족 원소의 농도가 상기 화소부의 상기 TFT의 상기 고농도 불순물 영역에 함유된 상기 15족 원소의 농도에 비하여 더 높은 것을 특징으로 하는 반도체장치.
  3. 동일 기판상에 형성된 드라이버 회로와 화소부;
    채널 형성 영역, 그 채널 형성 영역에 접하여 형성된 게이트 절연막, 그 게이트 절연막에 접하여 형성된 게이트 전극, 상기 채널 형성 영역을 사이에 두고 있는 1쌍의 저농도 불순물 영역, 및 그 저농도 불순물 영역들 중 대응하는 한 영역에 접하여 형성되고 주기율표 15족 원소를 함유하는 적어도 하나의 고농도 불순물 영역을 포함하고, 상기 기판 위에서 상기 드라이버 회로에 제공된 n채널형 TFT; 및
    채널 형성 영역, 그 채널 형성 영역에 접하여 형성된 게이트 절연막, 그 게이트 절연막에 접하여 형성된 게이트 전극, 상기 채널 형성 영역을 사이에 두고 있는 1쌍의 저농도 불순물 영역, 및 그 저농도 불순물 영역들 중 대응하는 한 영역에 접하여 형성되고 주기율표 15족 원소를 함유하는 적어도 하나의 고농도 불순물 영역을 포함하고, 상기 기판 위에서 상기 화소부에 제공된 n채널형 TFT를 포함하고;
    상기 드라이버 회로의 상기 n채널형 TFT의 상기 저농도 불순물 영역들 중 적어도 하나가 상기 드라이버 회로의 상기 n채널형 TFT의 상기 게이트 절연막을 사이에 두고 상기 드라이버 회로의 상기 n채널형 TFT의 상기 게이트 전극과 중첩되어 있고,
    상기 드라이버 회로의 상기 TFT의 상기 고농도 불순물 영역에 함유된 상기 15족 원소의 농도가 상기 화소부의 상기 TFT의 상기 고농도 불순물 영역에 함유된 상기 15족 원소의 농도에 비하여 더 높은 것을 특징으로 하는 반도체장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 드라이버 회로의 상기 n채널형 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭이 상기 화소부의 상기 n채널형 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭과 상이한 것을 특징으로 하는 반도체장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 화소부의 상기 n채널형 TFT에 대해, 상기 기판 위에 차폐층이 제공되고, 그 차폐층에 접하여 절연막이 제공되고, 그 절연막에 접하여 상기 화소부의 상기 n채널형 TFT의 상기 채널 형성 영역이 제공되고, 그 채널 형성 영역에 접하여 게이트 절연막이 제공되고, 그 게이트 절연막에 접하여 게이트 전극이 제공되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, 상기 차폐층이 상기 절연막을 사이에 두고 상기 화소부의 상기 n채널형 영역의 상기 채널 형성영역 및 상기 저농도 불순물 영역과 중첩되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 5 항에 있어서, 상기 화소부의 상기 n채널형 TFT의 상기 차폐층의 채널 방향으로의 폭이 상기 화소부의 상기 n채널형 TFT의 상기 게이트 전극의 채널 방향으로의 폭보다 넓은 것을 특징으로 하는 반도체장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체장치를 구비한 전자 기기로서, 그 전자 기기가, 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 표시장치, 내비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보 단말기, 모바일 컴퓨터, 휴대 전화기, 및 전자 책으로 이루어진 군으로부터 선택되는 전자 기기인 것을 특징으로 하는 전자 기기.
  9. 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치를 제작하는 방법으로서,
    상기 기판 위에 차폐층을 형성하는 공정;
    상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 공정;
    상기 절연막 위에 반도체층을 형성하는 공정;
    상기 반도체층을 결정화시키는 공정;
    결정화된 반도체층을 패터닝하여 상기 드라이버 회로의 활성층과 상기 화소부의 활성층을 형성하는 공정;
    상기 활성층들 위에 게이트 절연막을 형성하는 공정;
    제1 마스크를 사용하여 상기 드라이버 회로의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 공정;
    상기 게이트 절연막 위에 배선을 형성하는 공정;
    상기 배선을 마스크로 사용하여 상기 드라이버 회로의 상기 활성층 및 상기 화소부의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 공정; 및
    제2 마스크를 사용하여 상기 드라이버 회로의 상기 활성층 및 상기 화소부의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 9 항에 있어서, 상기 7번째 공정에서 도핑된 상기 주기율표 15족 원소의 농도가 상기 9번째 공정에서 도핑된 상기 주기율표 15족 원소의 농도보다 높고, 상기 10번째 공정에서 도핑된 상기 주기율표 15족 원소의 농도보다는 낮은 것을 특징으로 반도체장치 제작방법.
  11. 동일 기판상에 형성된 드라이버 회로와 화소부를 포함하는 반도체장치를 제작하는 방법으로서,
    상기 기판 위에 차폐층을 형성하는 공정;
    상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 공정;
    상기 절연막 위에 반도체층을 형성하는 공정;
    상기 반도체층을 결정화시키는 공정;
    결정화된 반도체층을 패터닝하여 상기 드라이버 회로의 활성층과 상기 화소부의 활성층을 형성하는 공정;
    상기 활성층들 위에 게이트 절연막을 형성하는 공정;
    제1 마스크를 사용하여 상기 드라이버 회로의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 공정;
    상기 활성층에 도핑된 주기율표 15족 원소를 활성화시키는 제1 처리를 행하는 공정;
    상기 게이트 절연막 위에 배선을 형성하는 공정;
    상기 배선을 마스크로 사용하여 상기 드라이버 회로의 상기 활성층 및 상기 화소부의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 공정;
    제2 마스크를 사용하여 상기 드라이버 회로의 상기 활성층 및 상기 화소부의 상기 활성층에 주기율표 15족 원소를 선택적으로 도핑하는 공정; 및
    상기 활성층들에 도핑된 주기율표 15족 원소를 활성화시키는 제2 처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 9 항 또는 제 11 항에 있어서, 상기 차폐층이 상기 화소부가 되는 영역에만 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 9 항 또는 제 11 항에 있어서, 상기 제2 마스크가 후면 노광에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
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