JPH10189998A - 表示用薄膜半導体装置及びその製造方法 - Google Patents
表示用薄膜半導体装置及びその製造方法Info
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- JPH10189998A JPH10189998A JP8355285A JP35528596A JPH10189998A JP H10189998 A JPH10189998 A JP H10189998A JP 8355285 A JP8355285 A JP 8355285A JP 35528596 A JP35528596 A JP 35528596A JP H10189998 A JPH10189998 A JP H10189998A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Abstract
(57)【要約】
【課題】 画素アレイ部と周辺回路部を一体的に内蔵し
た表示用薄膜半導体装置に含まれる薄膜トランジスタの
ＬＤＤ構造を最適化する。 【解決手段】 画素アレイ部は絶縁基板１上に集積形成
された画素電極１１及びこれをスイッチング駆動する薄
膜トランジスタ９Ｘを含んでいる。周辺回路部は同一の
絶縁基板１上に集積形成された薄膜トランジスタ９Ｃか
らなり、画素アレイ部を駆動する。各薄膜トランジスタ
９Ｘ，９Ｃはゲート絶縁膜４を介して半導体薄膜３とゲ
ート電極５とを重ねた積層構造を有する。半導体薄膜３
にはゲート電極５に整合したチャネル領域ＣＨと、その
両側に位置し不純物が高濃度で注入されたソース領域Ｓ
及びドレイン領域Ｄと、チャネル領域ＣＨとソース領域
Ｓの間及びチャネル領域ＣＨとドレイン領域Ｄの間の少
くとも一方に介在し不純物が低濃度で注入されたＬＤＤ
領域とが形成されている。回路トランジスタ９ＣのＬＤ
Ｄ濃度が画素トランジスタ９ＸのＬＤＤ濃度より高い。
また、回路トランジスタ９ＣのＬＤＤ幅ＷＣが画素トラ
ンジスタ９ＸのＬＤＤ幅ＷＸより短い。
た表示用薄膜半導体装置に含まれる薄膜トランジスタの
ＬＤＤ構造を最適化する。 【解決手段】 画素アレイ部は絶縁基板１上に集積形成
された画素電極１１及びこれをスイッチング駆動する薄
膜トランジスタ９Ｘを含んでいる。周辺回路部は同一の
絶縁基板１上に集積形成された薄膜トランジスタ９Ｃか
らなり、画素アレイ部を駆動する。各薄膜トランジスタ
９Ｘ，９Ｃはゲート絶縁膜４を介して半導体薄膜３とゲ
ート電極５とを重ねた積層構造を有する。半導体薄膜３
にはゲート電極５に整合したチャネル領域ＣＨと、その
両側に位置し不純物が高濃度で注入されたソース領域Ｓ
及びドレイン領域Ｄと、チャネル領域ＣＨとソース領域
Ｓの間及びチャネル領域ＣＨとドレイン領域Ｄの間の少
くとも一方に介在し不純物が低濃度で注入されたＬＤＤ
領域とが形成されている。回路トランジスタ９ＣのＬＤ
Ｄ濃度が画素トランジスタ９ＸのＬＤＤ濃度より高い。
また、回路トランジスタ９ＣのＬＤＤ幅ＷＣが画素トラ
ンジスタ９ＸのＬＤＤ幅ＷＸより短い。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばアクティブ
マトリクス型液晶表示装置の駆動基板として用いられる
表示用薄膜半導体装置及びその製造方法に関する。より
詳しくは、画素アレイ部と周辺回路部を一体的に備えた
表示用薄膜半導体装置に集積形成される薄膜トランジス
タのチャネル構造に関する。
マトリクス型液晶表示装置の駆動基板として用いられる
表示用薄膜半導体装置及びその製造方法に関する。より
詳しくは、画素アレイ部と周辺回路部を一体的に備えた
表示用薄膜半導体装置に集積形成される薄膜トランジス
タのチャネル構造に関する。
【０００２】
【従来の技術】表示用薄膜半導体装置はアクティブマト
リクス型の液晶ディスプレイなどに用いられており、現
在盛んに開発が行なわれている。薄膜トランジスタの活
性層（チャネル領域）として用いられる半導体薄膜には
多結晶シリコンと非晶質シリコンとがある。多結晶シリ
コン薄膜トランジスタは小型で高精細のカラー液晶ディ
スプレイを作成することができる。透明な基板上に薄膜
トランジスタを集積形成する為、従来の半導体技術では
電極や抵抗材料としてのみ活用されていた多結晶シリコ
ンを活性層として用いており、高密度設計が可能な高性
能の薄膜トランジスタを実現できる。同時に、従来は外
付けのＩＣを用いていた周辺回路部を、画素アレイ部と
同一基板上に同一プロセスで形成することが可能にな
る。非晶質シリコントランジスタでは実現できなかった
高精細且つ周辺回路一体型の液晶ディスプレイを実現で
きる。多結晶シリコンは移動度が大きく薄膜トランジス
タの電流駆動能力を高くできるので、高速駆動が必要な
周辺回路部の水平走査回路及び垂直走査回路を画素アレ
イ部の薄膜トランジスタ（画素トランジスタ）と同一基
板上に同時に作り込むことができる。従って、基板から
外部に取り出す信号線の本数を大幅に削減することがで
きる。多結晶シリコン薄膜トランジスタに対して従来の
ＬＳＩの微細加工技術が応用でき、画素ピッチの極微細
化が可能になり高精細化が容易である。以上の様に優れ
た特性を有する多結晶シリコン薄膜トランジスタを集積
形成した表示用薄膜半導体装置は高精細な特徴を生かし
て様々な用途に応用範囲を広げている。
リクス型の液晶ディスプレイなどに用いられており、現
在盛んに開発が行なわれている。薄膜トランジスタの活
性層（チャネル領域）として用いられる半導体薄膜には
多結晶シリコンと非晶質シリコンとがある。多結晶シリ
コン薄膜トランジスタは小型で高精細のカラー液晶ディ
スプレイを作成することができる。透明な基板上に薄膜
トランジスタを集積形成する為、従来の半導体技術では
電極や抵抗材料としてのみ活用されていた多結晶シリコ
ンを活性層として用いており、高密度設計が可能な高性
能の薄膜トランジスタを実現できる。同時に、従来は外
付けのＩＣを用いていた周辺回路部を、画素アレイ部と
同一基板上に同一プロセスで形成することが可能にな
る。非晶質シリコントランジスタでは実現できなかった
高精細且つ周辺回路一体型の液晶ディスプレイを実現で
きる。多結晶シリコンは移動度が大きく薄膜トランジス
タの電流駆動能力を高くできるので、高速駆動が必要な
周辺回路部の水平走査回路及び垂直走査回路を画素アレ
イ部の薄膜トランジスタ（画素トランジスタ）と同一基
板上に同時に作り込むことができる。従って、基板から
外部に取り出す信号線の本数を大幅に削減することがで
きる。多結晶シリコン薄膜トランジスタに対して従来の
ＬＳＩの微細加工技術が応用でき、画素ピッチの極微細
化が可能になり高精細化が容易である。以上の様に優れ
た特性を有する多結晶シリコン薄膜トランジスタを集積
形成した表示用薄膜半導体装置は高精細な特徴を生かし
て様々な用途に応用範囲を広げている。
【０００３】
【発明が解決しようとする課題】ところで、従来多結晶
シリコン薄膜トランジスタは製造工程上プロセス最高温
度が１０００℃程度に達し、耐熱性に優れた石英ガラス
などが絶縁基板として用いられていた。製造プロセス上
比較的低融点のガラス基板を使用することは困難であっ
た。しかしながら、液晶ディスプレイの低コスト化の為
には低融点ガラス板材料の使用が必要不可欠である。そ
こで、近年プロセス最高温度が６００℃以下になる所謂
低温プロセスの開発が進められている。特に、低温プロ
セスは大型の液晶ディスプレイを製造する時、コスト面
から極めて有利になる。しかしながら、低温プロセスで
は、薄膜トランジスタのゲート絶縁膜をＣＶＤなどによ
り低温で形成する為、従来の熱酸化膜に比べるとどうし
ても膜質が悪く、ゲート絶縁膜中に欠陥を多く有してい
る。この為、特にＮチャネルの薄膜トランジスタでは、
ドレイン端における電界集中によりホットキャリアが絶
縁膜中にトラップされ、ソース／ドレイン間の耐圧が低
かった。この為、長期的な信頼性に優れた周辺回路部を
作成することが難しかった。そこで、耐圧を向上させる
手段として所謂ＬＤＤ構造が採用されている。ＬＤＤ領
域はソース／ドレインを構成する高濃度不純物領域の各
々とチャネル領域との間に設けられた、ソース／ドレイ
ンと同じ伝導型の低濃度不純物領域である。この様にＬ
ＤＤ領域を設けると多結晶半導体薄膜中に形成されたＰ
Ｎ接合のエネルギー障壁の幅が広くなる。この為、ＰＮ
接合部に加わる電界の強度を弱めることができる。しか
しながら、ＬＤＤ領域は抵抗を有する為、薄膜トランジ
スタをオンさせた時に流れる電流（オン電流）を小さく
してしまう。また、抵抗がばらついてしまうと、これに
より薄膜トランジスタのオン電流もばらつくという結果
になってしまう。従って、周辺回路部用の薄膜トランジ
スタ（回路トランジスタ）には不利な条件となってしま
う。
シリコン薄膜トランジスタは製造工程上プロセス最高温
度が１０００℃程度に達し、耐熱性に優れた石英ガラス
などが絶縁基板として用いられていた。製造プロセス上
比較的低融点のガラス基板を使用することは困難であっ
た。しかしながら、液晶ディスプレイの低コスト化の為
には低融点ガラス板材料の使用が必要不可欠である。そ
こで、近年プロセス最高温度が６００℃以下になる所謂
低温プロセスの開発が進められている。特に、低温プロ
セスは大型の液晶ディスプレイを製造する時、コスト面
から極めて有利になる。しかしながら、低温プロセスで
は、薄膜トランジスタのゲート絶縁膜をＣＶＤなどによ
り低温で形成する為、従来の熱酸化膜に比べるとどうし
ても膜質が悪く、ゲート絶縁膜中に欠陥を多く有してい
る。この為、特にＮチャネルの薄膜トランジスタでは、
ドレイン端における電界集中によりホットキャリアが絶
縁膜中にトラップされ、ソース／ドレイン間の耐圧が低
かった。この為、長期的な信頼性に優れた周辺回路部を
作成することが難しかった。そこで、耐圧を向上させる
手段として所謂ＬＤＤ構造が採用されている。ＬＤＤ領
域はソース／ドレインを構成する高濃度不純物領域の各
々とチャネル領域との間に設けられた、ソース／ドレイ
ンと同じ伝導型の低濃度不純物領域である。この様にＬ
ＤＤ領域を設けると多結晶半導体薄膜中に形成されたＰ
Ｎ接合のエネルギー障壁の幅が広くなる。この為、ＰＮ
接合部に加わる電界の強度を弱めることができる。しか
しながら、ＬＤＤ領域は抵抗を有する為、薄膜トランジ
スタをオンさせた時に流れる電流（オン電流）を小さく
してしまう。また、抵抗がばらついてしまうと、これに
より薄膜トランジスタのオン電流もばらつくという結果
になってしまう。従って、周辺回路部用の薄膜トランジ
スタ（回路トランジスタ）には不利な条件となってしま
う。
【０００４】一方、画素トランジスタは画素に対する画
像信号のサンプリング及びホールドに用いられる為、回
路トランジスタとは別の電気特性が要求される。即ち、
画素トランジスタを導通状態にした時、画素を充電させ
る為にある程度の駆動電流（オン電流）を供給できるこ
とと、画素トランジスタを非導通状態にした時電荷の形
でホールドされた画像信号を維持する為極力リーク電流
（オフ電流）が流れないことである。特に、液晶セルな
どを用いた画素の静電容量は通常数ｐＦ程度の小さな値
である為、画素トランジスタが非導通状態の時に僅かで
もオフ電流が流れるとドレインの電位即ち画素電極の電
位は急激にソースの電位に近づきサンプリングされた画
像信号は正しくホールドされなくなってしまう。多結晶
半導体薄膜を用いて画素トランジスタを形成した場合、
結晶粒界に多くのトラップ準位が極在している為、この
トラップを介してかなり多くのリーク電流が流れてしま
う。このリーク電流を抑える為にも前述したＬＤＤ領域
が効果的である。このＬＤＤ領域はＰＮ接合部に加えら
れる電界強度を弱められる為ソース／ドレイン間のリー
ク電流を抑制できる。なお、通常ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）というのはドレイン側に
のみ設けるのでこの様に呼ばれている。しかしながら、
液晶駆動用の画素トランジスタの場合には電流を双方向
に流す必要があるので、どちらがソースでどちらがドレ
インであるとの区別がない。従って、以下の説明におい
ては特別の断りがない限り両側に低濃度不純物領域（Ｌ
ＤＤ領域）があるものとする。
像信号のサンプリング及びホールドに用いられる為、回
路トランジスタとは別の電気特性が要求される。即ち、
画素トランジスタを導通状態にした時、画素を充電させ
る為にある程度の駆動電流（オン電流）を供給できるこ
とと、画素トランジスタを非導通状態にした時電荷の形
でホールドされた画像信号を維持する為極力リーク電流
（オフ電流）が流れないことである。特に、液晶セルな
どを用いた画素の静電容量は通常数ｐＦ程度の小さな値
である為、画素トランジスタが非導通状態の時に僅かで
もオフ電流が流れるとドレインの電位即ち画素電極の電
位は急激にソースの電位に近づきサンプリングされた画
像信号は正しくホールドされなくなってしまう。多結晶
半導体薄膜を用いて画素トランジスタを形成した場合、
結晶粒界に多くのトラップ準位が極在している為、この
トラップを介してかなり多くのリーク電流が流れてしま
う。このリーク電流を抑える為にも前述したＬＤＤ領域
が効果的である。このＬＤＤ領域はＰＮ接合部に加えら
れる電界強度を弱められる為ソース／ドレイン間のリー
ク電流を抑制できる。なお、通常ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）というのはドレイン側に
のみ設けるのでこの様に呼ばれている。しかしながら、
液晶駆動用の画素トランジスタの場合には電流を双方向
に流す必要があるので、どちらがソースでどちらがドレ
インであるとの区別がない。従って、以下の説明におい
ては特別の断りがない限り両側に低濃度不純物領域（Ｌ
ＤＤ領域）があるものとする。
【０００５】以上の様に、回路トランジスタと画素トラ
ンジスタではＬＤＤ領域に要求される機能が異なってい
る。回路トランジスタではなるべく大きなオン電流を確
保する必要がある一方オフ電流はそこそこ抑制できれば
よい。これに対し、画素トランジスタではオフ電流を極
力抑制する必要がある一方、オン電流はそこそこの値が
取れればよい。以上の点に鑑み、本発明は回路トランジ
スタと画素トランジスタとで調和の取れたＬＤＤ構造を
提供することを目的とする。
ンジスタではＬＤＤ領域に要求される機能が異なってい
る。回路トランジスタではなるべく大きなオン電流を確
保する必要がある一方オフ電流はそこそこ抑制できれば
よい。これに対し、画素トランジスタではオフ電流を極
力抑制する必要がある一方、オン電流はそこそこの値が
取れればよい。以上の点に鑑み、本発明は回路トランジ
スタと画素トランジスタとで調和の取れたＬＤＤ構造を
提供することを目的とする。
【０００６】
【課題を解決する為の手段】上述した目的を達成する為
に以下の手段を講じた。即ち、本発明に係る表示用薄膜
半導体装置は基本的な構成として画素アレイ部と周辺回
路部とを有する。画素アレイ部は絶縁基板上に集積形成
された画素電極及びこれをスイッチング駆動する薄膜ト
ランジスタを含む。一方、周辺回路部は同一の絶縁基板
上に集積形成された薄膜トランジスタからなり画素アレ
イ部を駆動するものである。画素アレイ部及び周辺回路
部に形成された薄膜トランジスタはゲート絶縁膜を介し
て半導体薄膜とゲート電極とを重ねた積層構造を有す
る。半導体薄膜にはチャネル領域とソース領域及びドレ
イン領域とＬＤＤ領域とが形成されている。チャネル領
域はゲート電極に整合した位置にある。ソース領域及び
ドレイン領域はチャネル領域の両側に位置し、不純物が
高濃度で注入されている。ＬＤＤ領域はチャネル領域と
ソース領域の間及びチャネル領域とドレイン領域の間の
少くとも一方に介在し不純物が低濃度で注入されてい
る。特徴事項として、周辺回路部に属する薄膜トランジ
スタに設けたＬＤＤ領域の不純物濃度が画素アレイ部に
属する薄膜トランジスタに設けたＬＤＤ領域の不純物濃
度より高い。また、他の特徴事項として、周辺回路部に
属する薄膜トランジスタに設けたＬＤＤ領域の幅寸法が
画素アレイ部に属する薄膜トランジスタに設けたＬＤＤ
領域の幅寸法より短い。本発明は表示用薄膜半導体装置
の製造方法も包含している。まず、絶縁基板上にゲート
絶縁膜を介して半導体薄膜と個々のゲート電極とを重ね
た積層構造を形成し、該半導体薄膜に各ゲート電極と整
合した個々のチャネル領域を設ける。次に、チャネル領
域を除く半導体薄膜の部分に不純物を第１の低濃度で注
入する。続いて、チャネル領域を除く半導体薄膜の部分
であって周辺回路に属する範囲に対して重ねて第２の低
濃度で不純物を注入する。この後、該チャネル領域とこ
れに接し不純物が低濃度で注入されたＬＤＤ領域とを除
いた半導体薄膜の部分に重ねて不純物を高濃度で注入し
ソース領域及びドレイン領域を形成する。係る製造方法
により、周辺回路部に属する薄膜トランジスタに設けた
ＬＤＤ領域の不純物濃度を画素アレイ部に属する薄膜ト
ランジスタに設けたＬＤＤ領域の不純物濃度より高く制
御することができる。
に以下の手段を講じた。即ち、本発明に係る表示用薄膜
半導体装置は基本的な構成として画素アレイ部と周辺回
路部とを有する。画素アレイ部は絶縁基板上に集積形成
された画素電極及びこれをスイッチング駆動する薄膜ト
ランジスタを含む。一方、周辺回路部は同一の絶縁基板
上に集積形成された薄膜トランジスタからなり画素アレ
イ部を駆動するものである。画素アレイ部及び周辺回路
部に形成された薄膜トランジスタはゲート絶縁膜を介し
て半導体薄膜とゲート電極とを重ねた積層構造を有す
る。半導体薄膜にはチャネル領域とソース領域及びドレ
イン領域とＬＤＤ領域とが形成されている。チャネル領
域はゲート電極に整合した位置にある。ソース領域及び
ドレイン領域はチャネル領域の両側に位置し、不純物が
高濃度で注入されている。ＬＤＤ領域はチャネル領域と
ソース領域の間及びチャネル領域とドレイン領域の間の
少くとも一方に介在し不純物が低濃度で注入されてい
る。特徴事項として、周辺回路部に属する薄膜トランジ
スタに設けたＬＤＤ領域の不純物濃度が画素アレイ部に
属する薄膜トランジスタに設けたＬＤＤ領域の不純物濃
度より高い。また、他の特徴事項として、周辺回路部に
属する薄膜トランジスタに設けたＬＤＤ領域の幅寸法が
画素アレイ部に属する薄膜トランジスタに設けたＬＤＤ
領域の幅寸法より短い。本発明は表示用薄膜半導体装置
の製造方法も包含している。まず、絶縁基板上にゲート
絶縁膜を介して半導体薄膜と個々のゲート電極とを重ね
た積層構造を形成し、該半導体薄膜に各ゲート電極と整
合した個々のチャネル領域を設ける。次に、チャネル領
域を除く半導体薄膜の部分に不純物を第１の低濃度で注
入する。続いて、チャネル領域を除く半導体薄膜の部分
であって周辺回路に属する範囲に対して重ねて第２の低
濃度で不純物を注入する。この後、該チャネル領域とこ
れに接し不純物が低濃度で注入されたＬＤＤ領域とを除
いた半導体薄膜の部分に重ねて不純物を高濃度で注入し
ソース領域及びドレイン領域を形成する。係る製造方法
により、周辺回路部に属する薄膜トランジスタに設けた
ＬＤＤ領域の不純物濃度を画素アレイ部に属する薄膜ト
ランジスタに設けたＬＤＤ領域の不純物濃度より高く制
御することができる。
【０００７】本発明によれば、回路トランジスタのＬＤ
Ｄ領域の濃度は画素トランジスタのＬＤＤ領域の濃度よ
り高い。換言すると、回路トランジスタのＬＤＤ領域の
電気抵抗は画素トランジスタのＬＤＤ領域の電気抵抗よ
り低い。また、回路トランジスタのＬＤＤ領域の幅は画
素トランジスタのＬＤＤ領域の幅より短い。換言する
と、回路トランジスタのＬＤＤ領域の電気抵抗は画素ト
ランジスタのＬＤＤ領域の電気抵抗より低い。係る構成
により、回路トランジスタは耐圧を満足させながら可能
な限り大きなオン電流を取れる様にできる。一方、画素
トランジスタはほどほどのオン電流ながらオフ電流を極
力小さくすることができる。
Ｄ領域の濃度は画素トランジスタのＬＤＤ領域の濃度よ
り高い。換言すると、回路トランジスタのＬＤＤ領域の
電気抵抗は画素トランジスタのＬＤＤ領域の電気抵抗よ
り低い。また、回路トランジスタのＬＤＤ領域の幅は画
素トランジスタのＬＤＤ領域の幅より短い。換言する
と、回路トランジスタのＬＤＤ領域の電気抵抗は画素ト
ランジスタのＬＤＤ領域の電気抵抗より低い。係る構成
により、回路トランジスタは耐圧を満足させながら可能
な限り大きなオン電流を取れる様にできる。一方、画素
トランジスタはほどほどのオン電流ながらオフ電流を極
力小さくすることができる。
【０００８】
【発明の実施の形態】以下図面を参照して本発明の実施
形態を詳細に説明する。図１は本発明に係る表示用薄膜
半導体装置の第１実施形態を示す工程図である。図示を
簡略化する為、図面の左側に周辺回路部用の回路トラン
ジスタを１個示し、図面の右側に画素アレイ部用の画素
トランジスタを１個示している。本実施形態ではＮチャ
ネル型の薄膜トランジスタを絶縁基板上に集積形成し
て、アクティブマトリクス型表示装置の能動素子基板に
用いる表示用薄膜半導体装置を作成している。なお、Ｐ
チャネル型の薄膜トランジスタを形成する場合も全く同
様である。また、本実施形態ではボトムゲート型の薄膜
トランジスタを集積形成している。
形態を詳細に説明する。図１は本発明に係る表示用薄膜
半導体装置の第１実施形態を示す工程図である。図示を
簡略化する為、図面の左側に周辺回路部用の回路トラン
ジスタを１個示し、図面の右側に画素アレイ部用の画素
トランジスタを１個示している。本実施形態ではＮチャ
ネル型の薄膜トランジスタを絶縁基板上に集積形成し
て、アクティブマトリクス型表示装置の能動素子基板に
用いる表示用薄膜半導体装置を作成している。なお、Ｐ
チャネル型の薄膜トランジスタを形成する場合も全く同
様である。また、本実施形態ではボトムゲート型の薄膜
トランジスタを集積形成している。
【０００９】まず工程（Ａ）で、ガラスなどからなる絶
縁基板１上にゲート電極５を形成する。具体的には、Ａ
ｌ，Ｍｏ，Ｔａ，Ｔｉ，Ｃｒなどの金属膜、不純物を高
濃度でドープした多結晶シリコン膜、高濃度ドープ多結
晶シリコンと金属の積層膜、又はこれらの材料の合金膜
を成膜し、所定の形状にパタニングしてゲート電極５に
加工する。その膜厚は例えば１００ｎｍである。次い
で、ＡＰＣＶＤ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ
法で、ＳｉＯ2 を例えば１００ｎｍの厚みで成膜し、ゲ
ート絶縁膜４とする。この後、非晶質シリコンからなる
半導体薄膜３を例えば４０ｎｍの厚みで成膜する。更
に、エキシマレーザなどのエネルギービームを照射す
る。このレーザニールにより非晶質シリコンが多結晶シ
リコンに転換される。この後、ＳｉＯ2 を約２００ｎｍ
の厚みで成膜した後、所定の形状にパタニングしてスト
ッパー３ａに加工する。この場合、裏面露光技術を用い
てゲート電極５と整合する様にストッパー３ａをパタニ
ングしている。この様に、絶縁基板１上にゲート絶縁膜
４を介して半導体薄膜３と個々のゲート電極５とを重ね
た積層構造を形成する。また、個々のゲート電極５とセ
ルフアライメントでストッパー３ａを形成することによ
り、半導体薄膜３に各ゲート電極５と整合した個々のチ
ャネル領域ＣＨを設けている。この後、チャネル領域Ｃ
Ｈを除く半導体薄膜３の部分に不純物を第１の低濃度で
注入する。具体的には、Ｎチャネルの薄膜トランジスタ
の場合、不純物として例えばリンＰをイオンドープす
る。そのドーズ量はリンの原子数に換算して、５×１０
12／ｃｍ2 程度である。低温プロセスを採用した場合、
大きなガラス板などの絶縁基板１を用いる為、イオンド
ープ法により不純物を注入する。このイオンドーピング
はプラズマで発生させたイオンを特に質量分離にかける
ことなく電界加速して半導体薄膜３に照射するものであ
る。なお、このイオンドーピングではストッパー３ａが
マスクとなる為、チャネル領域ＣＨには不純物は注入さ
れない。
縁基板１上にゲート電極５を形成する。具体的には、Ａ
ｌ，Ｍｏ，Ｔａ，Ｔｉ，Ｃｒなどの金属膜、不純物を高
濃度でドープした多結晶シリコン膜、高濃度ドープ多結
晶シリコンと金属の積層膜、又はこれらの材料の合金膜
を成膜し、所定の形状にパタニングしてゲート電極５に
加工する。その膜厚は例えば１００ｎｍである。次い
で、ＡＰＣＶＤ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ
法で、ＳｉＯ2 を例えば１００ｎｍの厚みで成膜し、ゲ
ート絶縁膜４とする。この後、非晶質シリコンからなる
半導体薄膜３を例えば４０ｎｍの厚みで成膜する。更
に、エキシマレーザなどのエネルギービームを照射す
る。このレーザニールにより非晶質シリコンが多結晶シ
リコンに転換される。この後、ＳｉＯ2 を約２００ｎｍ
の厚みで成膜した後、所定の形状にパタニングしてスト
ッパー３ａに加工する。この場合、裏面露光技術を用い
てゲート電極５と整合する様にストッパー３ａをパタニ
ングしている。この様に、絶縁基板１上にゲート絶縁膜
４を介して半導体薄膜３と個々のゲート電極５とを重ね
た積層構造を形成する。また、個々のゲート電極５とセ
ルフアライメントでストッパー３ａを形成することによ
り、半導体薄膜３に各ゲート電極５と整合した個々のチ
ャネル領域ＣＨを設けている。この後、チャネル領域Ｃ
Ｈを除く半導体薄膜３の部分に不純物を第１の低濃度で
注入する。具体的には、Ｎチャネルの薄膜トランジスタ
の場合、不純物として例えばリンＰをイオンドープす
る。そのドーズ量はリンの原子数に換算して、５×１０
12／ｃｍ2 程度である。低温プロセスを採用した場合、
大きなガラス板などの絶縁基板１を用いる為、イオンド
ープ法により不純物を注入する。このイオンドーピング
はプラズマで発生させたイオンを特に質量分離にかける
ことなく電界加速して半導体薄膜３に照射するものであ
る。なお、このイオンドーピングではストッパー３ａが
マスクとなる為、チャネル領域ＣＨには不純物は注入さ
れない。
【００１０】工程（Ｂ）に進み、チャネル領域ＣＨを除
く半導体薄膜３の部分であって周辺回路部に属する範囲
に対して重ねて第２の低濃度で不純物を注入する。具体
的には、画素アレイ部に属する薄膜トランジスタをレジ
スト３ｂでマスキングし、再度リンをイオンドーピング
する。そのドーズ量は例えば１×１０13／ｃｍ2 に設定
する。この後、使用済みとなったレジスト３ｂを剥離す
る。以上により、画素アレイ部に属する半導体薄膜３に
対しては１回のイオンドーピングが行なわれたことにな
り、周辺回路部に属する半導体薄膜３に対しては２回の
イオンドーピングが行なわれたことになる。従って、不
純物濃度は前者よりも後者の方が高くなる。
く半導体薄膜３の部分であって周辺回路部に属する範囲
に対して重ねて第２の低濃度で不純物を注入する。具体
的には、画素アレイ部に属する薄膜トランジスタをレジ
スト３ｂでマスキングし、再度リンをイオンドーピング
する。そのドーズ量は例えば１×１０13／ｃｍ2 に設定
する。この後、使用済みとなったレジスト３ｂを剥離す
る。以上により、画素アレイ部に属する半導体薄膜３に
対しては１回のイオンドーピングが行なわれたことにな
り、周辺回路部に属する半導体薄膜３に対しては２回の
イオンドーピングが行なわれたことになる。従って、不
純物濃度は前者よりも後者の方が高くなる。
【００１１】工程（Ｃ）に進み、チャネル領域ＣＨとこ
れに接し不純物が低濃度で注入されたＬＤＤ領域とを除
いた半導体薄膜３の部分に重ねて不純物を高濃度で注入
し、ソース領域Ｓ及びドレイン領域Ｄを形成する。前述
した様に、回路トランジスタに設けたＬＤＤ領域の不純
物濃度を画素トランジスタに設けたＬＤＤ領域の不純物
濃度より高く制御している。具体的には、個々のストッ
パー３ａを含む領域にレジスト３ｃをパタニングする。
この時、回路トランジスタ側のレジスト３ｃのパターン
サイズを画素トランジスタ側のレジスト３ｃのパターン
サイズより小さくしておく。これらのレジスト３ｃをマ
スクとしてイオンドーピングにより不純物を高濃度で半
導体薄膜３に注入し、ソース領域Ｓ及びドレイン領域Ｄ
を形成する。この時のドーズ量は例えば１×１０15／ｃ
ｍ2 程度である。レジスト３ｃにより被覆された部分に
はＬＤＤ領域が残される。これにより、所謂ＬＤＤ構造
を有するボトムゲート型の薄膜トランジスタが得られ
る。この時、回路トランジスタに設けたＬＤＤ領域の幅
寸法ＷＣが画素トランジスタに設けたＬＤＤ領域の幅寸
法ＷＸより短くなっている。この後、使用済みとなった
レジスト３ｃを除去する。更に、レーザニールなどでソ
ース領域Ｓ及びドレイン領域Ｄを活性化させる。以上に
より、回路トランジスタのＬＤＤ領域の電気抵抗は１０
〜１００ｋΩ／□程度となり、画素トランジスタのＬＤ
Ｄ領域の電気抵抗は１００〜１０００ｋΩ／□の範囲に
なる。また、回路トランジスタのＬＤＤ領域の幅寸法Ｗ
Ｃは０．５〜１．０μｍ程度であり、画素トランジスタ
のＬＤＤ領域の幅寸法ＷＸは１．０〜２．０μｍであ
る。
れに接し不純物が低濃度で注入されたＬＤＤ領域とを除
いた半導体薄膜３の部分に重ねて不純物を高濃度で注入
し、ソース領域Ｓ及びドレイン領域Ｄを形成する。前述
した様に、回路トランジスタに設けたＬＤＤ領域の不純
物濃度を画素トランジスタに設けたＬＤＤ領域の不純物
濃度より高く制御している。具体的には、個々のストッ
パー３ａを含む領域にレジスト３ｃをパタニングする。
この時、回路トランジスタ側のレジスト３ｃのパターン
サイズを画素トランジスタ側のレジスト３ｃのパターン
サイズより小さくしておく。これらのレジスト３ｃをマ
スクとしてイオンドーピングにより不純物を高濃度で半
導体薄膜３に注入し、ソース領域Ｓ及びドレイン領域Ｄ
を形成する。この時のドーズ量は例えば１×１０15／ｃ
ｍ2 程度である。レジスト３ｃにより被覆された部分に
はＬＤＤ領域が残される。これにより、所謂ＬＤＤ構造
を有するボトムゲート型の薄膜トランジスタが得られ
る。この時、回路トランジスタに設けたＬＤＤ領域の幅
寸法ＷＣが画素トランジスタに設けたＬＤＤ領域の幅寸
法ＷＸより短くなっている。この後、使用済みとなった
レジスト３ｃを除去する。更に、レーザニールなどでソ
ース領域Ｓ及びドレイン領域Ｄを活性化させる。以上に
より、回路トランジスタのＬＤＤ領域の電気抵抗は１０
〜１００ｋΩ／□程度となり、画素トランジスタのＬＤ
Ｄ領域の電気抵抗は１００〜１０００ｋΩ／□の範囲に
なる。また、回路トランジスタのＬＤＤ領域の幅寸法Ｗ
Ｃは０．５〜１．０μｍ程度であり、画素トランジスタ
のＬＤＤ領域の幅寸法ＷＸは１．０〜２．０μｍであ
る。
【００１２】最後に工程（Ｄ）に進み、半導体薄膜３を
アイランド状にエッチングして不要部分を基板１から除
去する。この後、ＳｉＯ2 を約６００ｎｍの厚みで堆積
し、層間絶縁膜６とする。この層間絶縁膜６にコンタク
トホールを開口し、ソース領域Ｓ及びドレイン領域Ｄの
一部を露出させる。次いでＡｌとＳｉの合金又はＭｏな
どを約６００ｎｍの厚みで成膜し、所定の形状にパタニ
ングして配線電極７に加工する。また、ＩＴＯなどの透
明導電膜をスパッタリングなどにより堆積し所定の形状
にパタニングして画素電極１１に加工する。この画素電
極１１は層間絶縁膜６に開口したコンタクトホールを介
して画素トランジスタのドレイン領域Ｄに電気接続して
いる。以上の工程により、周辺回路部には回路トランジ
スタ９Ｃが集積形成され、画素アレイ部には画素トラン
ジスタ９Ｘが集積形成される。
アイランド状にエッチングして不要部分を基板１から除
去する。この後、ＳｉＯ2 を約６００ｎｍの厚みで堆積
し、層間絶縁膜６とする。この層間絶縁膜６にコンタク
トホールを開口し、ソース領域Ｓ及びドレイン領域Ｄの
一部を露出させる。次いでＡｌとＳｉの合金又はＭｏな
どを約６００ｎｍの厚みで成膜し、所定の形状にパタニ
ングして配線電極７に加工する。また、ＩＴＯなどの透
明導電膜をスパッタリングなどにより堆積し所定の形状
にパタニングして画素電極１１に加工する。この画素電
極１１は層間絶縁膜６に開口したコンタクトホールを介
して画素トランジスタのドレイン領域Ｄに電気接続して
いる。以上の工程により、周辺回路部には回路トランジ
スタ９Ｃが集積形成され、画素アレイ部には画素トラン
ジスタ９Ｘが集積形成される。
【００１３】図２は、薄膜トランジスタのＬＤＤ領域の
不純物濃度（ＬＤＤ濃度）と薄膜トランジスタのオン電
流及びオフ電流との関係を示す模式的なグラフである。
グラフ中、ＯＮはオン電流を示し、ＯＦＦはオフ電流を
表わしている。また、ＮＸは画素トランジスタのＬＤＤ
濃度を示し、ＮＣは回路トランジスタのＬＤＤ濃度を表
わしている。グラフから明らかな様にＮＣはＮＸより大
きい。この結果、回路トランジスタではＬＤＤ領域を設
けたにも関わらず比較的大きなオン電流を確保でき、オ
フ電流もそこそこ抑制可能である。一方、画素トランジ
スタはそこそこのオン電流を確保できるとともにオフ電
流を極力抑制している。例えば、回路トランジスタのオ
ン電流はＬＤＤ領域がない時に比べても２／３程度まで
確保でき、低電圧駆動が可能である。また、ＬＤＤ領域
の電気抵抗をトランジスタのオン抵抗よりも小さく制御
することで、ＬＤＤ抵抗のばらつきがオン電流にそれ程
影響を与えなくなり、回路定数のばらつきが小さくな
る。これは、高画質に貢献する。一方、画素トランジス
タのオン電流はＬＤＤ領域がない場合に比べ１／３程度
になるが、液晶画素を駆動するには充分である。そし
て、信号電圧を保持する為オフ電流（リーク電流）を極
力小さく保つことができる。この様に、本発明では２度
のＬＤＤドープ工程を採用することで、周辺回路部側と
画素アレイ部側でドーズ量を別々に調整し、最適な薄膜
トランジスタを作成することができる。以上により、歩
留り向上、高画質化及び高コントラスト化が達成でき
る。
不純物濃度（ＬＤＤ濃度）と薄膜トランジスタのオン電
流及びオフ電流との関係を示す模式的なグラフである。
グラフ中、ＯＮはオン電流を示し、ＯＦＦはオフ電流を
表わしている。また、ＮＸは画素トランジスタのＬＤＤ
濃度を示し、ＮＣは回路トランジスタのＬＤＤ濃度を表
わしている。グラフから明らかな様にＮＣはＮＸより大
きい。この結果、回路トランジスタではＬＤＤ領域を設
けたにも関わらず比較的大きなオン電流を確保でき、オ
フ電流もそこそこ抑制可能である。一方、画素トランジ
スタはそこそこのオン電流を確保できるとともにオフ電
流を極力抑制している。例えば、回路トランジスタのオ
ン電流はＬＤＤ領域がない時に比べても２／３程度まで
確保でき、低電圧駆動が可能である。また、ＬＤＤ領域
の電気抵抗をトランジスタのオン抵抗よりも小さく制御
することで、ＬＤＤ抵抗のばらつきがオン電流にそれ程
影響を与えなくなり、回路定数のばらつきが小さくな
る。これは、高画質に貢献する。一方、画素トランジス
タのオン電流はＬＤＤ領域がない場合に比べ１／３程度
になるが、液晶画素を駆動するには充分である。そし
て、信号電圧を保持する為オフ電流（リーク電流）を極
力小さく保つことができる。この様に、本発明では２度
のＬＤＤドープ工程を採用することで、周辺回路部側と
画素アレイ部側でドーズ量を別々に調整し、最適な薄膜
トランジスタを作成することができる。以上により、歩
留り向上、高画質化及び高コントラスト化が達成でき
る。
【００１４】図３は、ＬＤＤ領域の幅寸法（ＬＤＤ幅）
とオン電流及びオフ電流との関係を示すグラフである。
グラフ中ＷＣが回路トランジスタのＬＤＤ幅を示し、Ｗ
Ｘが画素トランジスタのＬＤＤ幅を表わしている。オフ
電流ＯＦＦについてはＬＤＤ幅に対する依存性はあまり
ない。これに対し、オン電流についてはＬＤＤ幅にほぼ
比例した関係が得られる。即ち、ＬＤＤ幅が短い程オン
電流ＯＮが大きくなる。この点に鑑み、回路トランジス
タのＬＤＤ幅ＷＣを比較的短く取り、画素トランジスタ
のＬＤＤ幅ＷＸを比較的長く設定している。
とオン電流及びオフ電流との関係を示すグラフである。
グラフ中ＷＣが回路トランジスタのＬＤＤ幅を示し、Ｗ
Ｘが画素トランジスタのＬＤＤ幅を表わしている。オフ
電流ＯＦＦについてはＬＤＤ幅に対する依存性はあまり
ない。これに対し、オン電流についてはＬＤＤ幅にほぼ
比例した関係が得られる。即ち、ＬＤＤ幅が短い程オン
電流ＯＮが大きくなる。この点に鑑み、回路トランジス
タのＬＤＤ幅ＷＣを比較的短く取り、画素トランジスタ
のＬＤＤ幅ＷＸを比較的長く設定している。
【００１５】図４は、本発明に係る表示用薄膜半導体装
置の第２実施形態を示す模式的な部分断面図である。本
実施形態ではトップゲート構造の薄膜トランジスタを作
成している。理解を容易にする為、画素アレイ部側は１
個の画素トランジスタ９Ｘと対応する画素電極１１を示
しており、周辺回路部側は１対のＮチャネルトランジス
タ９ＮＣとＰチャネルトランジスタ９ＰＣを示してい
る。Ｎチャネルトランジスタ及びＰチャネルトランジス
タはＣＭＯＳ回路を構成する為に用いられる。まず、ガ
ラス板などからなる絶縁基板１の上に下地膜を形成す
る。この下地膜はＳｉＮ膜２ａ及びＳｉＯ2 膜２ｂの積
層構造からなり、絶縁基板１中に含まれるリチウム、ナ
トリウム、ボロン、アルミニウム又はカリウムの上方拡
散を防止している。次に、２層の下地膜の上に非晶質シ
リコン又は多結晶シリコンからなる半導体薄膜３をＣＶ
Ｄ法により成長させる。半導体薄膜３の膜厚は薄膜トラ
ンジスタの閾電圧を考慮に入れると１００ｎｍ以下に設
定することが必要である。薄膜トランジスタの動作特性
や半導体薄膜３の結晶性を考慮すると、半導体薄膜３の
膜厚は可能な限り薄くすることが有利である。でき上が
りの膜厚とプロセス中における膜厚減少を考慮に入れる
と半導体薄膜３は５０ｎｍ以下の厚みで成膜することが
望ましい。続いて、ガラス基板１を加熱しながらレーザ
光を照射して半導体薄膜３を非晶質から多結晶に転換す
る。この後、半導体薄膜３を薄膜トランジスタの素子領
域毎に分離する為フォトレジスト法及びエッチング法に
よりアイランド状にパタニングする。
置の第２実施形態を示す模式的な部分断面図である。本
実施形態ではトップゲート構造の薄膜トランジスタを作
成している。理解を容易にする為、画素アレイ部側は１
個の画素トランジスタ９Ｘと対応する画素電極１１を示
しており、周辺回路部側は１対のＮチャネルトランジス
タ９ＮＣとＰチャネルトランジスタ９ＰＣを示してい
る。Ｎチャネルトランジスタ及びＰチャネルトランジス
タはＣＭＯＳ回路を構成する為に用いられる。まず、ガ
ラス板などからなる絶縁基板１の上に下地膜を形成す
る。この下地膜はＳｉＮ膜２ａ及びＳｉＯ2 膜２ｂの積
層構造からなり、絶縁基板１中に含まれるリチウム、ナ
トリウム、ボロン、アルミニウム又はカリウムの上方拡
散を防止している。次に、２層の下地膜の上に非晶質シ
リコン又は多結晶シリコンからなる半導体薄膜３をＣＶ
Ｄ法により成長させる。半導体薄膜３の膜厚は薄膜トラ
ンジスタの閾電圧を考慮に入れると１００ｎｍ以下に設
定することが必要である。薄膜トランジスタの動作特性
や半導体薄膜３の結晶性を考慮すると、半導体薄膜３の
膜厚は可能な限り薄くすることが有利である。でき上が
りの膜厚とプロセス中における膜厚減少を考慮に入れる
と半導体薄膜３は５０ｎｍ以下の厚みで成膜することが
望ましい。続いて、ガラス基板１を加熱しながらレーザ
光を照射して半導体薄膜３を非晶質から多結晶に転換す
る。この後、半導体薄膜３を薄膜トランジスタの素子領
域毎に分離する為フォトレジスト法及びエッチング法に
よりアイランド状にパタニングする。
【００１６】使用済みになったフォトレジストを剥離し
アンモニアと過酸化水素水の混合液で絶縁基板１の表面
を洗浄する。そしてＳｉＯ2 をＣＶＤ法で成長させゲー
ト絶縁膜４を設ける。この後ゲート材料をＣＶＤ法又は
スパッタ法で堆積する。その膜厚は２００〜４００ｎｍ
程度であり、ゲート材料としてはＡｌ，Ｍｏ，Ｗなどの
金属（Ｍｅｔａｌ）又は金属シリサイドが使われる。こ
の後、成膜されたゲート材をフォトレジスト法及びエッ
チング法でパタニングし、ゲート電極５に加工する。こ
のゲート電極５をマスクとしてイオンドーピングにより
不純物を半導体薄膜３に注入し、ソース領域Ｓ、ドレイ
ン領域Ｄ及びＬＤＤ領域を形成する。Ｎチャネルトラン
ジスタ９ＮＣを形成する場合には不純物として砒素又は
リンを使い、Ｐチャネルトランジスタ９ＰＣを形成する
場合には不純物としてボロンを使う。この後、注入され
た不純物を活性化する。熱アニール、ランプ光による瞬
時アニール、レーザアニールなどでこの活性化を行なう
ことができる。次に、ＳｉＯ2 をＣＶＤ法で堆積し層間
絶縁膜６を設ける。この層間絶縁膜６にソース領域Ｓ及
びドレイン領域Ｄに連通するコンタクトホールを開口す
る。層間絶縁膜６の上にアルミニウム（Ａｌ）をスパッ
タ法で堆積し、フォトレジスト法とエッチング法により
所定の形状にパタニングして配線電極７を設ける。更
に、層間絶縁膜６の上に画素電極１１をパタニングす
る。この画素電極１１はコンタクトホールを介して画素
トランジスタ９Ｘのドレイン領域Ｄに接続する。
アンモニアと過酸化水素水の混合液で絶縁基板１の表面
を洗浄する。そしてＳｉＯ2 をＣＶＤ法で成長させゲー
ト絶縁膜４を設ける。この後ゲート材料をＣＶＤ法又は
スパッタ法で堆積する。その膜厚は２００〜４００ｎｍ
程度であり、ゲート材料としてはＡｌ，Ｍｏ，Ｗなどの
金属（Ｍｅｔａｌ）又は金属シリサイドが使われる。こ
の後、成膜されたゲート材をフォトレジスト法及びエッ
チング法でパタニングし、ゲート電極５に加工する。こ
のゲート電極５をマスクとしてイオンドーピングにより
不純物を半導体薄膜３に注入し、ソース領域Ｓ、ドレイ
ン領域Ｄ及びＬＤＤ領域を形成する。Ｎチャネルトラン
ジスタ９ＮＣを形成する場合には不純物として砒素又は
リンを使い、Ｐチャネルトランジスタ９ＰＣを形成する
場合には不純物としてボロンを使う。この後、注入され
た不純物を活性化する。熱アニール、ランプ光による瞬
時アニール、レーザアニールなどでこの活性化を行なう
ことができる。次に、ＳｉＯ2 をＣＶＤ法で堆積し層間
絶縁膜６を設ける。この層間絶縁膜６にソース領域Ｓ及
びドレイン領域Ｄに連通するコンタクトホールを開口す
る。層間絶縁膜６の上にアルミニウム（Ａｌ）をスパッ
タ法で堆積し、フォトレジスト法とエッチング法により
所定の形状にパタニングして配線電極７を設ける。更
に、層間絶縁膜６の上に画素電極１１をパタニングす
る。この画素電極１１はコンタクトホールを介して画素
トランジスタ９Ｘのドレイン領域Ｄに接続する。
【００１７】本実施形態では、周辺回路部側のＮチャネ
ルトランジスタ９ＮＣはＬＤＤ構造を有する一方、Ｐチ
ャネルトランジスタ９ＰＣはＬＤＤ構造を有していな
い。また、画素アレイ部側のトランジスタ９ＸはＬＤＤ
構造を有している。回路トランジスタ９ＮＣのＬＤＤ濃
度は画素トランジスタ９ＸのＬＤＤ濃度より高く設定さ
れている。場合によっては、回路トランジスタ９ＮＣの
ＬＤＤ幅を画素トランジスタ９ＸのＬＤＤ幅より短くし
てもよい。
ルトランジスタ９ＮＣはＬＤＤ構造を有する一方、Ｐチ
ャネルトランジスタ９ＰＣはＬＤＤ構造を有していな
い。また、画素アレイ部側のトランジスタ９ＸはＬＤＤ
構造を有している。回路トランジスタ９ＮＣのＬＤＤ濃
度は画素トランジスタ９ＸのＬＤＤ濃度より高く設定さ
れている。場合によっては、回路トランジスタ９ＮＣの
ＬＤＤ幅を画素トランジスタ９ＸのＬＤＤ幅より短くし
てもよい。
【００１８】最後に、図５を参照して本発明に従って製
造された表示用薄膜半導体装置を駆動基板として用いた
アクティブマトリクス型表示装置の一例を簡潔に説明す
る。本表示装置は駆動基板１０１と対向基板１０２と両
者の間に保持された電気光学物質１０３とを備えたパネ
ル構造を有する。電気光学物質１０３としては液晶材料
が広く用いられている。駆動基板１０１は本発明に従っ
て作成されており、周辺回路部と画素アレイ部との間で
ＬＤＤ構造がそれぞれ最適化されている。駆動基板１０
１には画素アレイ部１０４と周辺回路部とが集積形成さ
れており、モノリシック構造となっている。即ち、画素
アレイ部１０４に加え周辺回路部を一体的に内蔵してい
る。周辺回路部は垂直走査回路１０５と水平走査回路１
０６とに分かれている。また、駆動基板１０１の周辺部
上端には外部接続用の端子部１０７が形成されている。
端子部１０７は配線１０８を介して垂直走査回路１０５
及び水平走査回路１０６に接続している。一方、対向基
板１０２の内表面には対向電極やカラーフィルター（図
示せず）が全面的に形成されている。画素アレイ部１０
４には行状のゲート配線１０９と列状の信号配線１１０
が形成されている。ゲート配線１０９は垂直走査回路１
０５に接続し、信号配線１１０は水平走査回路１０６に
接続している。両配線の交差部には画素電極１１１とこ
れを駆動する薄膜トランジスタ１１２が集積形成されて
いる。また、垂直走査回路１０５及び水平走査回路１０
６にも薄膜トランジスタが集積形成されている。
造された表示用薄膜半導体装置を駆動基板として用いた
アクティブマトリクス型表示装置の一例を簡潔に説明す
る。本表示装置は駆動基板１０１と対向基板１０２と両
者の間に保持された電気光学物質１０３とを備えたパネ
ル構造を有する。電気光学物質１０３としては液晶材料
が広く用いられている。駆動基板１０１は本発明に従っ
て作成されており、周辺回路部と画素アレイ部との間で
ＬＤＤ構造がそれぞれ最適化されている。駆動基板１０
１には画素アレイ部１０４と周辺回路部とが集積形成さ
れており、モノリシック構造となっている。即ち、画素
アレイ部１０４に加え周辺回路部を一体的に内蔵してい
る。周辺回路部は垂直走査回路１０５と水平走査回路１
０６とに分かれている。また、駆動基板１０１の周辺部
上端には外部接続用の端子部１０７が形成されている。
端子部１０７は配線１０８を介して垂直走査回路１０５
及び水平走査回路１０６に接続している。一方、対向基
板１０２の内表面には対向電極やカラーフィルター（図
示せず）が全面的に形成されている。画素アレイ部１０
４には行状のゲート配線１０９と列状の信号配線１１０
が形成されている。ゲート配線１０９は垂直走査回路１
０５に接続し、信号配線１１０は水平走査回路１０６に
接続している。両配線の交差部には画素電極１１１とこ
れを駆動する薄膜トランジスタ１１２が集積形成されて
いる。また、垂直走査回路１０５及び水平走査回路１０
６にも薄膜トランジスタが集積形成されている。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
回路トランジスタのＬＤＤ濃度が高くなり、画素トラン
ジスタのＬＤＤ濃度が低くなる様にしている。また、回
路トランジスタのＬＤＤ幅が短く、画素トランジスタの
ＬＤＤ幅が長くなる様にしている。係る構成により、周
辺回路部及び画素アレイ部にそれぞれ適した特性を有す
る薄膜トランジスタを同一の絶縁基板上に集積形成する
ことが可能になる。この為、高性能、高信頼性及び高品
質の走査回路内蔵型アクティブマトリクス表示装置を量
産することが可能になる。
回路トランジスタのＬＤＤ濃度が高くなり、画素トラン
ジスタのＬＤＤ濃度が低くなる様にしている。また、回
路トランジスタのＬＤＤ幅が短く、画素トランジスタの
ＬＤＤ幅が長くなる様にしている。係る構成により、周
辺回路部及び画素アレイ部にそれぞれ適した特性を有す
る薄膜トランジスタを同一の絶縁基板上に集積形成する
ことが可能になる。この為、高性能、高信頼性及び高品
質の走査回路内蔵型アクティブマトリクス表示装置を量
産することが可能になる。
【図１】本発明に係る表示用薄膜半導体装置の第１実施
形態を示す工程図である。
形態を示す工程図である。
【図２】薄膜トランジスタのＬＤＤ濃度とオン電流及び
オフ電流との関係を示すグラフである。
オフ電流との関係を示すグラフである。
【図３】薄膜トランジスタのＬＤＤ幅とオン電流及びオ
フ電流との関係を示すグラフである。
フ電流との関係を示すグラフである。
【図４】本発明に係る表示用薄膜半導体装置の第２実施
形態を示す部分断面図である。
形態を示す部分断面図である。
【図５】本発明に係る表示用薄膜半導体装置を用いて組
み立てられたアクティブマトリクス表示装置の一例を示
す斜視図である。
み立てられたアクティブマトリクス表示装置の一例を示
す斜視図である。
１・・・絶縁基板、３・・・半導体薄膜、４・・・ゲー
ト絶縁膜、５・・・ゲート電極、６・・・層間絶縁膜、
７・・・配線電極、９Ｃ・・・回路トランジスタ、９Ｘ
・・・画素トランジスタ、１１・・・画素電極、ＣＨ・
・・チャネル領域、Ｓ・・・ソース領域、Ｄ・・・ドレ
イン領域
ト絶縁膜、５・・・ゲート電極、６・・・層間絶縁膜、
７・・・配線電極、９Ｃ・・・回路トランジスタ、９Ｘ
・・・画素トランジスタ、１１・・・画素電極、ＣＨ・
・・チャネル領域、Ｓ・・・ソース領域、Ｄ・・・ドレ
イン領域
Claims (3)
- 【請求項１】 絶縁基板上に集積形成された画素電極及
びこれをスイッチング駆動する薄膜トランジスタを含む
画素アレイ部と、同一の絶縁基板上に集積形成された薄
膜トランジスタからなり該画素アレイ部を駆動する周辺
回路部とを有する表示用薄膜半導体装置であって、 各薄膜トランジスタはゲート絶縁膜を介して半導体薄膜
とゲート電極とを重ねた積層構造を有し、 該半導体薄膜にはゲート電極に整合したチャネル領域
と、その両側に位置し不純物が高濃度で注入されたソー
ス領域及びドレイン領域と、チャネル領域とソース領域
の間及びチャネル領域とドレイン領域の間の少くとも一
方に介在し不純物が低濃度で注入されたＬＤＤ領域とが
形成されており、 周辺回路部に属する薄膜トランジスタに設けたＬＤＤ領
域の不純物濃度が画素アレイ部に属する薄膜トランジス
タに設けたＬＤＤ領域の不純物濃度より高いことを特徴
とする表示用薄膜半導体装置。 - 【請求項２】 絶縁基板上に集積形成された画素電極及
びこれをスイッチング駆動する薄膜トランジスタを含む
画素アレイ部と、同一の絶縁基板上に集積形成された薄
膜トランジスタからなり該画素アレイ部を駆動する周辺
回路部とを有する表示用薄膜半導体装置であって、 各薄膜トランジスタはゲート絶縁膜を介して半導体薄膜
とゲート電極とを重ねた積層構造を有し、 該半導体薄膜にはゲート電極に整合したチャネル領域
と、その両側に位置し不純物が高濃度で注入されたソー
ス領域及びドレイン領域と、チャネル領域とソース領域
の間及びチャネル領域とドレイン領域の間の少くとも一
方に介在し不純物が低濃度で注入されたＬＤＤ領域とが
形成されており、 周辺回路部に属する薄膜トランジスタに設けたＬＤＤ領
域の幅寸法が画素アレイ部に属する薄膜トランジスタに
設けたＬＤＤ領域の幅寸法より短いことを特徴とする表
示用薄膜半導体装置。 - 【請求項３】 絶縁基板上に集積形成された画素電極及
びこれをスイッチング駆動する薄膜トランジスタを含む
画素アレイ部と、同一の絶縁基板上に集積形成された薄
膜トランジスタからなり該画素アレイ部を駆動する周辺
回路部とを有する表示用薄膜半導体装置の製造方法であ
って、 絶縁基板上にゲート絶縁膜を介して半導体薄膜と個々の
ゲート電極とを重ねた積層構造を形成し、該半導体薄膜
に各ゲート電極と整合した個々のチャネル領域を設ける
工程と、 チャネル領域を除く半導体薄膜の部分に不純物を第１の
低濃度で注入する工程と、 チャネル領域を除く半導体薄膜の部分であって周辺回路
部に属する範囲に対して重ねて第２の低濃度で不純物を
注入する工程と、 該チャネル領域とこれに接し不純物が低濃度で注入され
たＬＤＤ領域とを除いた半導体薄膜の部分に重ねて不純
物を高濃度で注入しソース領域及びドレイン領域を形成
する工程とを行ない、 周辺回路部に属する薄膜トランジスタに設けたＬＤＤ領
域の不純物濃度を画素アレイ部に属する薄膜トランジス
タに設けたＬＤＤ領域の不純物濃度より高く制御するこ
とを特徴とする表示用薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355285A JPH10189998A (ja) | 1996-12-20 | 1996-12-20 | 表示用薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355285A JPH10189998A (ja) | 1996-12-20 | 1996-12-20 | 表示用薄膜半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189998A true JPH10189998A (ja) | 1998-07-21 |
Family
ID=18443036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8355285A Pending JPH10189998A (ja) | 1996-12-20 | 1996-12-20 | 表示用薄膜半導体装置及びその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JPH10189998A (ja) |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045447A2 (en) * | 1999-04-15 | 2000-10-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic equipment |
| JP2000299470A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2000353809A (ja) * | 1999-03-02 | 2000-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001007343A (ja) * | 1999-04-20 | 2001-01-12 | Sharp Corp | 半導体装置およびその作製方法 |
| JP2001013908A (ja) * | 1999-04-28 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
| JP2002299631A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 表示装置及びその製造方法 |
| EP1058311A3 (en) * | 1999-06-04 | 2005-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| KR100569735B1 (ko) * | 1998-12-04 | 2006-09-22 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| CN1327284C (zh) * | 1999-07-22 | 2007-07-18 | 株式会社半导体能源研究所 | 显示器件 |
| JP2008028399A (ja) * | 2006-07-21 | 2008-02-07 | Toppoly Optoelectronics Corp | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 |
| JP2008165028A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2009048144A (ja) * | 2007-08-23 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| EP1033755A3 (en) * | 1999-03-04 | 2009-09-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100929666B1 (ko) * | 2002-01-03 | 2009-12-03 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US8507368B2 (en) | 2002-08-19 | 2013-08-13 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| KR101353284B1 (ko) * | 2012-04-25 | 2014-01-21 | 엘지디스플레이 주식회사 | 액정 디스플레이 장치와 이의 제조방법 |
| US8847316B2 (en) | 1999-03-02 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8859436B2 (en) | 1996-05-28 | 2014-10-14 | The Trustees Of Columbia University In The City Of New York | Uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors formed using sequential lateral solidification and devices formed thereon |
| US8871022B2 (en) | 2007-11-21 | 2014-10-28 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparation of epitaxially textured thick films |
| US8889569B2 (en) | 2009-11-24 | 2014-11-18 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral soldification |
| US9012309B2 (en) | 2007-09-21 | 2015-04-21 | The Trustees Of Columbia University In The City Of New York | Collections of laterally crystallized semiconductor islands for use in thin film transistors |
| US9087696B2 (en) | 2009-11-03 | 2015-07-21 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse partial melt film processing |
| US9097953B2 (en) | 1999-02-12 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| US9466402B2 (en) | 2003-09-16 | 2016-10-11 | The Trustees Of Columbia University In The City Of New York | Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
-
1996
- 1996-12-20 JP JP8355285A patent/JPH10189998A/ja active Pending
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8859436B2 (en) | 1996-05-28 | 2014-10-14 | The Trustees Of Columbia University In The City Of New York | Uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors formed using sequential lateral solidification and devices formed thereon |
| KR100569735B1 (ko) * | 1998-12-04 | 2006-09-22 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP2000299470A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9097953B2 (en) | 1999-02-12 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| JP2000353809A (ja) * | 1999-03-02 | 2000-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8847316B2 (en) | 1999-03-02 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9153604B2 (en) | 1999-03-02 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| EP1033755A3 (en) * | 1999-03-04 | 2009-09-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1045447A3 (en) * | 1999-04-15 | 2009-07-01 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic equipment |
| EP1045447A2 (en) * | 1999-04-15 | 2000-10-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic equipment |
| JP2001007343A (ja) * | 1999-04-20 | 2001-01-12 | Sharp Corp | 半導体装置およびその作製方法 |
| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| US7274349B2 (en) | 1999-04-27 | 2007-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US6879309B2 (en) | 1999-04-27 | 2005-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
| JP2001013908A (ja) * | 1999-04-28 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| EP1058311A3 (en) * | 1999-06-04 | 2005-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| US9368680B2 (en) | 1999-06-04 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| US8853696B1 (en) | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| US9123854B2 (en) | 1999-06-04 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| CN1327284C (zh) * | 1999-07-22 | 2007-07-18 | 株式会社半导体能源研究所 | 显示器件 |
| JP4662647B2 (ja) * | 2001-03-30 | 2011-03-30 | シャープ株式会社 | 表示装置及びその製造方法 |
| JP2002299631A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 表示装置及びその製造方法 |
| KR100929666B1 (ko) * | 2002-01-03 | 2009-12-03 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US8883656B2 (en) | 2002-08-19 | 2014-11-11 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| US8507368B2 (en) | 2002-08-19 | 2013-08-13 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| US9466402B2 (en) | 2003-09-16 | 2016-10-11 | The Trustees Of Columbia University In The City Of New York | Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions |
| KR101491567B1 (ko) * | 2006-07-21 | 2015-02-10 | 티피오 디스플레이스 코포레이션 | 픽셀 및 구동영역에서 상이한 전기적 특성들을 갖는 박막트랜지스터 장치를 가지는 디스플레이 및 이를 제조하는방법 |
| JP2008028399A (ja) * | 2006-07-21 | 2008-02-07 | Toppoly Optoelectronics Corp | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 |
| JP2008165028A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2009048144A (ja) * | 2007-08-23 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US9012309B2 (en) | 2007-09-21 | 2015-04-21 | The Trustees Of Columbia University In The City Of New York | Collections of laterally crystallized semiconductor islands for use in thin film transistors |
| US8871022B2 (en) | 2007-11-21 | 2014-10-28 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparation of epitaxially textured thick films |
| US9087696B2 (en) | 2009-11-03 | 2015-07-21 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse partial melt film processing |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
| US8889569B2 (en) | 2009-11-24 | 2014-11-18 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral soldification |
| US8988626B2 (en) | 2012-04-25 | 2015-03-24 | Lg Display Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| KR101353284B1 (ko) * | 2012-04-25 | 2014-01-21 | 엘지디스플레이 주식회사 | 액정 디스플레이 장치와 이의 제조방법 |
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