KR100929666B1 - 액정 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것으로, 액정 표시 장치에서의 구동 회로부의 면적을 감소시키기 위하여, 하나의 반도체 패턴을 이용하여 N형 TFT와 P형 TFT를 형성한다. 본 발명에 따른 액정 표시 장치는, 절연 기판 위에 소스 영역, 채널 영역 및 드레인 영역을 각각 포함하는 제1도전형 TFT용 반도체 영역 및 제2도전형 TFT용 반도체 영역이 정의되어 있는 반도체 패턴이 형성되어 있으며, 게이트 절연막이 이러한 반도체 패턴을 덮고 있다. 게이트 절연막 위에는 제1도전형 TFT용 게이트 전극 및 제2도전형 TFT용 게이트 전극이 형성되어 있고, 층간 절연막이 제1도전형 TFT용 게이트 전극 및 제2도전형 TFT용 게이트 전극을 덮고 있다. 층간 절연막 및 게이트 절연막에는 제1도전형 TFT용 소스 영역 및 제2도전형 TFT용 소스 영역을 드러내는 제1 및 제2 접촉 구멍과 제1도전형 TFT용 드레인 영역 및 제2도전형 TFT용 드레인 영역을 함께 드러내는 제3 접촉 구멍이 형성되어 있다. 층간 절연막 위에는 제1도전형 TFT용 소스 영역 및 제2도전형 TFT용 소스 영역에 연결되는 제1 및 제2 입력 배선과, 제1도전형 TFT용 드레인 영역 및 제2도전형 TFT용 드레인 영역에 연결되는 출력 배선이 형성되어 있다.
구동 회로부, 반도체 패턴, 출력 배선
Description
도 1은 액정 표시 장치의 개략적인 구성도를 나타낸 것이고,
도 2 및 도 3은 도 1에 도시한 "A" 부분의 구동회로부 및 "B" 부분의 화소부의 배치도이고,
도 4 및 도 5는 도 2 및 도 3에 도시한 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 구동회로부 및 화소부의 단면도이고,
도 6a 및 도 6b는 본 발명의 실시예에 따른 액정 표시 장치를 제조하기 위한 첫 번째 제조 단계에서의 구동회로부 및 화소부의 배치도이고,
도 6c 및 도 6d는 도 6a 및 도 6b에 도시한 절단선 Ⅵc-Ⅵc' 및 Ⅵd-Ⅵd'에 따른 구동회로부 및 화소부의 단면도이고,
도 7a 및 도 7b는 도 6a 및 도 6b의 다음 제조 단계에서의 구동회로부 및 화소부의 배치도이고,
도 7c 및 도 7d는 도 7a 및 도 7b에 도시한 절단선 Ⅶc-Ⅶc' 및 Ⅶd-Ⅶd'에 따른 구동회로부 및 화소부의 단면도이고,
도 8a 및 도 8b는 도 7a 및 도 7b의 다음 제조 단계에서의 구동회로부 및 화소부의 배치도이고,
도 8c 및 도 8d는 도 8a 및 도 8b에 도시한 절단선 Ⅷc-Ⅷc' 및 Ⅷd-Ⅷd'에 따른 구동회로부 및 화소부의 단면도이고,
도 9a 및 도 9b는 도 8a 및 도 8b의 다음 제조 단계에서의 구동회로부 및 화소부의 배치도이고,
도 9c 및 도 9d는 도 9a 및 도 9b에 도시한 절단선 Ⅸc-Ⅸc' 및 Ⅸd-Ⅸd'에 따른 구동회로부 및 화소부의 단면도이고,
도 10a 및 도 10b는 도 9a 및 도 9b의 다음 제조 단계에서의 구동회로부 및 화소부의 배치도이고,
도 10c 및 도 10d는 도 10a 및 도 10b에 도시한 절단선 Ⅹc-Ⅹc' 및 Ⅹd-Ⅹd'에 따른 구동회로부 및 화소부의 단면도이다.
본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것으로 특히, 다결정 규소를 이용하여 기판 위에 직접 구동 회로의 소자를 형성하는 액정 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전극이 형성되어 있는 상부 및 하부 기판과 그 사이에 주입되어 있는 액정 물질로 구성되어 있다. 이러한 액정 표시 장치는 두 기판 사이에 주입되어 있는 액정 물질에 전극을 이용하여 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 화상을 표시한다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 공통 전극과 화소 전극이 각각 형성되어 있고, 화소 전극이 형성되어 있는 기판에 화소 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)가 형성되어 있는 형태의 것이다.
이러한 액정 표시 장치에 있어서, 유리 기판 위에 다결정 규소막을 형성하는 기술이 발달함에 따라 기판 위에 구동 회로부를 직접 형성하는 것이 가능하게 되었다.
그런데, 종래의 기술에 따른 구동 회로부를 제조하는데 있어서, N형 TFT와 P형 TFT를 별도로 형성하고 이들 TFT의 소스 및 드레인에 전기적을 연결되는 입출력 배선을 형성한다. 이 경우, N형 TFT와 P형 TFT 사이에 이러한 배선을 위한 마진을 남겨두어야 하고, 또한 각 TFT의 반도체층을 떨어뜨려야 하기 때문에 두 TFT는 소정 간격을 두고 위치할 필요가 있다. 이를 고려하여 구동 회로부를 형성할 경우에는, 전체 구동 회로부의 면적 중 실제 TFT의 크기를 결정하는 TFT의 채널 영역이 차지하는 면적보다 배선으로 인한 면적 증가가 매우 커서 구동 회로부의 면적 증가를 피할 수 없다.
본 발명은 액정 표시 장치에서의 구동 회로부의 면적을 감소시키고자 한다.
본 발명은 이러한 기술적 과제를 해결하기 위하여, 하나의 반도체 패턴을 이용하여 N형 TFT와 P형 TFT를 형성한다.
구체적으로 본 발명에 따른 액정 표시 장치는, 절연 기판 위에 소스 영역, 채널 영역 및 드레인 영역을 각각 포함하는 제1도전형 TFT용 반도체 영역 및 제2도전형 TFT용 반도체 영역이 정의되어 있는 반도체 패턴이 형성되어 있으며, 게이트 절연막이 이러한 반도체 패턴을 덮고 있다. 게이트 절연막 위에는 제1도전형 TFT용 게이트 전극 및 제2도전형 TFT용 게이트 전극이 형성되어 있고, 층간 절연막이 제1도전형 TFT용 게이트 전극 및 제2도전형 TFT용 게이트 전극을 덮고 있다. 층간 절연막 및 게이트 절연막에는 제1도전형 TFT용 소스 영역 및 제2도전형 TFT용 소스 영역을 드러내는 제1 및 제2 접촉 구멍과 제1도전형 TFT용 드레인 영역 및 제2도전형 TFT용 드레인 영역을 함께 드러내는 제3 접촉 구멍이 형성되어 있다. 층간 절연막 위에는 제1 및 제2 접촉 구멍을 통하여 제1도전형 TFT용 소스 영역 및 제2도전형 TFT용 소스 영역에 연결되는 제1 및 제2 입력 배선과, 제3 접촉 구멍을 통하여 제1도전형 TFT용 드레인 영역 및 제2도전형 TFT용 드레인 영역에 연결되는 출력 배선이 형성되어 있다.
여기서, 절연 기판 위에는 게이트 절연막으로 덮여 있으며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 화소용 반도체 패턴이 형성될 수 있으며, 게이트 절연막 위에는 층간 절연막으로 덮여 있는 화소용 게이트 전극이 형성될 수 있다. 또한, 층간 절연막 및 게이트 절연막에는 화소용 반도체 패턴의 소스 영역 및 드레인 영역을 드러내는 제4 및 제5 접촉 구멍이 형성되어 있고, 층간 절연막 위에 는 제4 및 제5 접촉 구멍을 통하여 반도체 패턴의 소스 영역 및 드레인 영역에 연결되는 소스 전극 및 드레인 전극이 형성되어 있다.
이 때, 제1 및 제2 입력 배선, 출력 배선, 소스 전극 및 드레인 전극을 덮는 보호막과, 보호막에 드레인 전극을 드러내는 제6 접촉 구멍과, 보호막 위에 제6 접촉 구멍을 통하여 드레인 전극에 연결되는 화소 전극을 더 포함할 수 있다.
또한, 절연 기판과 반도체 패턴 사이에 제4 및 제5 접촉 구멍에 중첩하는 제1 및 제2 버퍼층을 더 포함할 수 있다.
이러한 액정 표시 장치를 제조하기 위하여, 우선, 절연 기판 위에 제1도전형 TFT용 반도체 영역 및 제2도전형 TFT용 반도체 영역이 형성될 반도체 패턴을 형성한 후, 반도체 패턴을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 제1도전형 TFT용 게이트 전극을 형성한 후, 제1도전형 TFT용 반도체 영역에 제1도전형 불순물을 선택적으로 도핑하여 소스 영역 및 드레인 영역을 형성한다. 이어, 게이트 절연막 위에 제2도전형 TFT용 게이트 전극을 형성한 후, 제2도전형 TFT용 반도체 영역에 제2도전형 불순물을 선택적으로 도핑하여 소스 영역 및 드레인 영역을 형성한다. 이어, 게이트 전극들을 덮는 층간 절연막을 형성한 후, 층간 절연막 및 게이트 절연막에 제1도전형 및 제2도전형 TFT용 소스 영역을 드러내는 제1 및 제2 접촉 구멍 및 제1도전형 및 제2도전형 TFT용 드레인 영역을 함께 드러내는 제3 접촉 구멍을 형성한다. 이어, 제1 및 제2 접촉 구멍을 통하여 제1도전형 및 제2도전형 TFT용 소스 영역에 연결되는 제1 및 제2 입력 배선 및 제3 접촉 구멍을 통하여 제1도전형 및 제2도전형 TFT용 드레인 영역에 함께 연결되는 출력 배선을 형성한다.
여기서, 제1도전형 TFT용 게이트 전극과 제2도전형 TFT용 게이트 전극은 동일 한 배선 물질층을 사용하여 형성할 수 있다.
또한, 본 발명에서는, 절연 기판 위에 화소용 반도체 패턴을 형성하고, 게이트 절연막이 화소용 반도체 패턴을 덮고, 게이트 절연막 위에 화소용 게이트 전극을 형성하고, 화소용 반도체 패턴에 제2도전형 불순물을 선택적으로 도핑하여 소스 영역 및 드레인 영역을 형성하고, 층간 절연막이 화소용 게이트 전극을 덮고, 층간 절연막 및 게이트 절연막에 화소용 소스 영역 및 드레인 영역을 드러내는 제4 및 제5 접촉 구멍을 형성하고, 제4 및 제5 접촉 구멍을 통하여 화소용 소스영역 및 드레인 영역에 연결되는 소스 전극 및 드레인 전극을 형성할 수 있다.
여기서, 제4 및 제5 접촉 구멍에 중첩하는 위치에 제2도전형 불순물이 도핑된 반도체 물질로 이루어진 제1 및 제2 버퍼층을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 액정 표시 장치의 구성도를 개략적으로 나타낸 것이다.
액정 표시 장치는 절연 기판(10) 위에 다수개의 화소셀이 매트릭스 형상으로 배열되어 화상을 표시하는 표시 영역(100)과, 이러한 표시 영역(100)에 데이터 신호 및 게이트 신호를 인가하는 데이터 구동회로부(200) 및 게이트 구동회로부(300)를 포함한다. 여기서, 절연 기판(10) 위에 다결정 규소를 형성하는 기술을 이용하여 TFT를 형성함으로써, 표시 영역(100)과 함께 게이트 및 데이터 구동회로부(200, 300)를 절연 기판(10) 위에 직접 형성한다.
도면에서 "A" 부분은 게이트 구동회로부(300)를 구성하는 소자 및 배선 중 하나의 CMOS(Complementary Metal On Silicon) TFT를 나타내고, "B" 부분은 표시 영역(100)을 구성하는 소자 및 배선 중 하나의 화소 영역을 나타낸다. 이에 대해서 설명하면 다음과 같다.
도 2 및 도 3은 도 1에 도시한 "A" 부분의 구동회로부 및 "B" 부분의 화소부의 배치도이고, 도 4 및 도 5는 도 2 및 도 3에 도시한 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 구동회로부 및 화소부의 단면도이다.
절연 기판(10) 위에 N형 불순물이 고농도로 도핑되어 있는 제1 및 제2 버퍼층(21, 22)이 화소부에 형성되어 있다. 제1 및 제2 버퍼층(21, 22)은 후술하는 소스 영역(S) 및 드레인 영역(D)을 드러내는 제4 및 제5 접촉 구멍(64, 65)에 중첩하는 부분에 위치한다. 이에 대해서는 제조 공정을 통하여 후술한다.
또한, 절연 기판(10) 위에는 다결정 규소로 이루어진 구동회로부의 반도체 패턴(31) 및 화소부의 반도체 패턴(32)이 형성되어 있다.
구동회로부의 반도체 패턴(31)에는 P형 TFT용 반도체 영역(31P)과 N형 TFT용 반도체 영역(31N)이 정의되어 있는데, 두 반도체 영역(31P, 31N)은 완충 영역(31L)을 사이에 두고 나란하게 위치하고 있다. 이 때, 완충 영역(31L)이 없는 상태에서 두 반도체 영역(31P, 31N)이 직접 접하여 위치할 수 있다.
여기서, P형 TFT용 반도체 영역(31P)에는 P형 불순물로 도핑된 소스 영역(Sp) 및 드레인 영역(Dp)과, 이들 영역(Sp, Dp) 사이에 위치하고 불순물이 도핑되어 있지 않은 채널 영역(Cp)이 정의되어 있다. 또한,N형 TFT용 반도체 영역(31N)에는 N형 불순물로 도핑된 소스 영역(Sn) 및 드레인 영역(Dn)과, 이들 영역(Sn, Dn) 사이에 위치하고 불순물이 도핑되어 있지 않은 채널 영역(Cn)이 정의되 어 있다. 이 때, 완충 영역(31L)은 불순물이 도핑되어 있지 않을 수도 있고, N형 불순물 또는 P형 불순물이 혼재할 수도 있다.
또한, 화소부의 반도체 패턴(32)에도 N형 불순물로 도핑된 소스 영역(S) 및 드레인 영역(D)과, 이들 영역(S, D) 사이에 위치하고 불순물이 도핑되어 있지 않은 채널 영역(C)이 정의되어 있다. 이 때, 화소부의 반도체 패턴(32)은 제1 및 제2 버퍼층(21, 22)을 충분히 덮고 있다.
이러한 구동회로부의 반도체 패턴(31) 및 화소부의 반도체 패턴(32)을 질화 규소 또는 산화 규소로 이루어진 게이트 절연막(40)이 덮고 있다.
게이트 절연막(40) 위에는 구동회로부의 게이트 전극(51P, 51N) 및 화소부의 게이트 전극(52)이 형성되어 있다.
구동회로부의 게이트 전극(51P, 51N)은 서로 전기적으로 연결되어 있는 P형 TFT용 게이트 전극(51P)과 N형 TFT용 게이트 전극(51N)이다. 여기서, P형 TFT용 게이트 전극(51P)은 P형 TFT용 반도체 영역(51P)의 채널 영역(Cp)에 중첩하고, N형 TFT용 게이트 전극(51N)은 N형 TFT용 반도체 영역(51N)의 채널 영역(Cn)에 중첩한다. 또한, 화소부의 게이트 전극(52)은 화소부의 반도체 패턴(32)의 채널 영역(C)에 중첩하고 있다.
게이트 절연막(40) 위에는 질화 규소 또는 산화 규소로 이루어진 층간 절연막(60)이 이들 게이트 전극(51P, 51N, 52)을 덮고 있다.
층간 절연막(60)과 게이트 절연막(40)에는 구동회로부의 P형 TFT용 반도체 영역(31P)의 소스 영역(Sp) 및 N형 TFT용 반도체 영역(31N)의 소스 영역(Sn)을 드 러내는 제1 및 제2 접촉 구멍(61, 62), P형 TFT용 반도체 영역(31P)의 드레인 영역(Dp)과 N형 TFT용 반도체 영역(31N)의 드레인 영역(Dn)을 함께 드러내는 제3 접촉 구멍(63), 화소부의 반도체 패턴(32)의 소스 영역(S) 및 드레인 영역(D)을 드러내는 제4 및 제5 접촉 구멍(64, 65)이 형성되어 있다.
층간 절연막(60) 위에는 제1 및 제2 접촉 구멍(61, 62)을 통하여 구동회로부의 P형 TFT용 반도체 영역(31P)의 소스 영역(Sp) 및 N형 TFT용 반도체 영역(31N)의 소스 영역(Sn)에 각각 연결되는 제1 및 제2 입력 배선(71, 72)이 형성되어 있다. 또한, 제3 접촉 구멍(63)을 통하여 구동회로부의 P형 TFT용 반도체 영역(31P)의 드레인 영역(Dp) 및 N형 TFT용 반도체 영역(31N)의 드레인 영역(Dn)에 공통으로 연결되는 출력 배선(73)이 형성되어 있다. 이렇게 하여 구동회로부에는 P형 TFT와 N형 TFT가 전기적으로 연결되어 CMOS TFT를 구성한다.
또한, 제4 및 제5 접촉 구멍(64, 65)을 통하여 화소부의 반도체 패턴(32)의 소스 영역(S) 및 드레인 영역(D)에 각각 연결되는 소스 전극(74) 및 드레인 전극(75)이 형성되어 있다. 이렇게 하여, 화소부에도 스위칭 소자인 TFT가 형성된다.
이러한 구동회로부의 CMOS TFT와 화소부의 TFT를 질화 규소 또는 산화 규소로 이루어진 보호막(80)이 덮고 있다.
보호막(80)에는 화소부의 TFT의 드레인 전극(75)을 드러내는 제6 접촉 구멍(81)이 형성되어 있다. 그리고, 보호막(80) 위에는 제6 접촉 구멍(81)을 통하여 화소부의 TFT의 드레인 전극(75)에 연결되는 화소 전극(92)을 형성한다. 여기 서, 화소 전극(92)은 ITO 또는 IZO와 같은 투명 도전 물질로 형성될 수 있다.
상술한 바와 같이, 본 발명에서는, 구동회로부의 CMOS TFT에 있어서, P형 TFT용 반도체 영역(31P)의 드레인 영역(Dp)과 N형 TFT용 반도체 영역(31N)의 드레인 영역(Dn)에 연결되는 출력 배선(73)을 형성하기 위하여, 하나의 접촉 구멍(63)만을 형성한다. 따라서, P형 TFT용 반도체 영역(31P)의 드레인 영역(Dp)과 N형 TFT용 반도체 패턴(31N)의 드레인 영역(Dn) 각각을 드러내기 위하여 두 개의 접촉 구멍을 형성하는 것보다 출력 배선을 위한 면적을 감소시킬 수 있어서 구동회로부의 면적을 줄일 수 있다. 또한, 두 TFT을 형성하기 위한 반도체 패턴을 하나만 형성하기 때문에 반도체 패턴을 격리하기 위하여 필요로 하는 간격 면적을 없앨 수 있어서 구동회로부의 면적을 더욱 감소시킬 수 있다.
이러한 CMOS TFT의 구조를 이용하여 액정 표시 장치의 구동회로부를 구성함으써, 구동회로부의 면적을 감소시켜 집적도를 높일 수 있다. 또한, 화소부에서는 제1 및 제2 버퍼층(21, 22)이 게이트 전극(52)이 정전 용량을 형성함으로써 낮은 전압 하에서 구동이 가능하다.
그러면, 이러한 액정 표시 장치의 제조 방법을 설명하면 다음과 같다.
도 6a, 도 6b, 도 6c 및 도 6d에 도시한 바와 같이, 절연 기판(10) 위에 N형 불순물로 도핑된 비정질 규소층을 증착한 후, 사진식각공정으로 패터닝하여 화소부에 제1 및 제2 버퍼층(21, 22)을 형성한다. 이 때, 제1 및 제2 버퍼층(21, 22)은 후술하는 제4 및 제5 접촉 구멍(64, 65)과 중첩하는 부분에 위치하도록 형성한다.
다음, 기판의 노출된 전면에 비정질 규소층을 증착한 후, 레이저 결정화법 혹은 고온 결정화법에 의하여 이 비정질 규소층을 결정화시킨다. 이어, 이 결정화된 규소층을 사진식각공정으로 패터닝하여 구동회로부의 반도체 패턴(31) 및 화소부의 반도체 패턴(32)을 각각 형성한다. 이 때, 구동회로부의 반도체 패턴(31)은 P형 TFT용 반도체 영역(31P) 및 N형 TFT용 반도체 영역(31N)으로 함께 사용한다.
다음, 도 7a, 도 7b, 도 7c 및 도 7d에 도시한 바와 같이, 기판의 노출된 전면에 게이트 배선용 금속층(50)을 증착한 후, 게이트 배선용 금속층(50) 위에 구동회로부의 N형 TFT용 게이트 전극(51P)을 패터닝하기 위한 제1 부분(101)과 구동회로부의 P형 TFT용 반도체 영역(31N)을 전부 덮는 동시에 후술할 N형 TFT용 게이트 전극(51N)을 패터닝하기 위한 제2 부분(102) 및 화소부 전체를 덮는 제3 부분(103)으로 이루어지는 제1 감광막 패턴(101, 102, 103)을 형성한다.
이어, 제1 감광막 패턴(101, 102, 103)을 마스크로하여 게이트 배선용 금속층(50)을 식각하여 구동회로부의 P형 TFT용 게이트 전극(51P)을 형성한다. 이 때, 구동회로부의 N형 TFT용 반도체 영역(31N)과 그 주변부 및 화소부 전체에 게이트 배선용 금속층(50)을 잔류시킨다.
이어, 제1 감광막 패턴(101, 102, 103)을 마스크로하여 구동회로부의 P형 TFT용 반도체 영역(31P)에 P형 불순물을 선택적으로 도핑하여 P형 TFT용 소스 영역(Sp)과 드레인 영역(Dp)을 형성하다. 이 때 소스 영역(Sp)과 드레인 영역(Dp) 사이에 P형 TFT용 게이트 전극(51p)에 블로킹되어 P형 불순물이 도핑되지 않은 채널 영역(Cp)이 정의된다.
다음, 도 8a, 도 8b, 도 8c 및 도 8d에 도시한 바와 같이, 잔류된 게이트 배 선용 금속층(50) 위에 구동회로부의 P형 TFT용 반도체 영역(31P)을 전부 덮는 제1 부분(201), N형 TFT용 게이트 전극(51N)을 패터닝하기 위한 제2 부분(202) 및 화소부의 게이트 전극(52) 및 게이트선(G)을 패터닝하기 위한 제3 부분(203)으로 이루어지는 제2 감광막 패턴(201, 202, 203)을 형성한다.
다음, 제2 감광막 패턴(201, 202, 203)을 마스크로하여 잔류된 게이트 배선용 금속층(50)을 식각하여 구동회로부의 N형 TFT용 게이트 전극(51N)과 화소부의 게이트 전극(52) 및 게이트선(G)을 형성한다. 이 때, 구동회로부 N형 TFT용 게이트 전극(51N)을 구동회로부의 P형 TFT용 게이트 전극(51P)과 전기적으로 연결한다.
다음, 제2 감광막 패턴(201, 202, 203)을 마스크로하여 구동회로부의 N형 TFT용 반도체 영역(31N)과 화소부의 반도체 패턴(32)에 N형 불순물을 선택적으로 도핑하여 구동회로부의 N형 TFT용 소스 영역(Sn) 및 드레인 영역(Dn)과 화소부의 소스 영역(S) 및 드레인 영역(D)을 형성한다. 이 때 각각의 소스 영역(Sn, S)과 드레인 영역(Dn, D) 사이에는 게이트 전극(51N, 52)에 블로킹되어 N형 불순물이 도핑되지 않은 채널 영역(Cn, C)이 정의된다.
여기서, P형 TFT용 드레인 영역(Dp)과 N형 TFT용 드레인 영역(Dn) 사이의 반도체 패턴(31) 부분 즉, 완충 영역(31L)을 N형 및 P형 불순물로 도핑하거나, 불순물이 도핑되지 않게 감광막 패턴의 폭을 조절할 수 있다.
다음, 도 9a, 도 9b, 도 9c 및 도 9d에 도시한 바와 같이, 기판의 노출된 전면 위에 산화 규소 또는 질화 규소로 이루어진 층간 절연막(60)을 형성한다.
이어, 층간 절연막(60) 및 게이트 절연막(40)을 사진식각공정으로 패터닝하 여, 구동회로부의 P형 TFT용 반도체 영역(31P)의 소스 영역(Sp) 및 N형 TFT용 반도체 영역(31N)의 소스 영역(Sn)을 드러내는 제1 및 제2 접촉 구멍(61, 62), 구동회로부의 P형 TFT용 반도체 영역(31P)의 드레인 영역(Dp) 및 N형 TFT용 반도체 영역(31N)의 드레인 영역(Dn)을 함께 드러내는 제3 접촉 구멍(63), 화소부의 반도체 패턴(32)의 소스 영역(S) 및 드레인 영역(D)을 드러내는 제4 및 제5 접촉 구멍(64, 65)을 형성한다.
이 때, 화소부에서, 제1 및 제2 버퍼층(21, 22)은 제4 및 제5 접촉 구멍(64, 65)을 형성하기 위한 식각 과정에서, 층간 절연막(60) 및 게이트 절연막(40)과 함께 반도체 패턴(32)이 식각되더라도 반도체 패턴(32)이 완전히 단선되는 것을 방지한다.
다음, 도 10a, 도 10b, 도 10c 및 도 10d에 도시한 바와 같이, 기판의 노출된 전면에 배선용 금속층을 증착한 후, 이 금속층을 사진식각공정으로 패터닝하여, 구동회로부의 제1 및 제2 입력 배선(71, 72) 및 출력 배선(73) 및 화소부의 데이터선(D), 소스 전극(74) 및 드레인 전극(75)을 각각 형성한다.
다음, 도 2, 도 3, 도 4 및 도 5에 도시한 바와 같이, 기판의 노출된 전면에 질화 규소 또는 산화 규소로 이루어진 보호막(80)을 형성한다. 이어, 보호막(80)을 사진식각공정으로 패터닝하여, 화소부의 드레인 전극(75)을 드러내는 제6 접촉 구멍(81)을 형성한다.
이어, 기판의 노출된 전면에 투명 도전층을 증착한 후, 사진식각공정으로 패터닝하여 제6 접촉 구멍(81)을 통하여 드레인 전극(75)에 연결되는 화소 전극(92) 을 형성한다.
도 11은 본 발명의 실시예에 따른 액정 표시 장치의 구동 회로부에서의 CMOS TFT의 출력 특성을 그래프로 나타낸 것이다. 입력 전압(Vin)이 0∼12V인 경우, 출력 전압(Vout)이 정상적으로 12∼0V로 정상적으로 역전됨을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 액정 표시 장치에서는 구동회로부를 구성하는 CMOS TFT를 형성할 때, 하나의 반도체 패턴을 이용하여 N형 TFT와 P형 TFT를 형성하고, 각 TFT에 연결되는 출력 배선을 하나의 접촉 구멍을 통하도록 형성한다.
본 발명에 따른 액정 표시 장치에서는 구동회로부의 면적을 줄일 수 있으며, 집적도를 높일 수 있다.
Claims (8)
- 절연 기판,상기 절연 기판 위에 형성되어 있고, 소스 영역, 채널 영역 및 드레인 영역을 각각 포함하는 제1도전형 TFT용 반도체 영역 및 제2도전형 TFT용 반도체 영역이 정의되어 있는 구동 회로용 반도체 패턴,상기 절연 기판 위에 형성되어 있고, 소스 영역, 채널 영역 및 드레인 영역을 포함하는 화소용 반도체 패턴,상기 구동 회로용 반도체 패턴 및 화소용 반도체 패턴을 덮는 게이트 절연막,상기 게이트 절연막 상에 형성되어 있으며 상기 구동 회로용 반도체 패턴과 중첩하는 제1도전형 TFT용 게이트 전극 및 제2도전형 TFT용 게이트 전극,상기 게이트 절연막 상에 형성되어 있으며 상기 화소용 반도체 패턴과 중첩하는 화소용 게이트 전극,상기 제1도전형 TFT용 게이트 전극, 상기 제2도전형 TFT용 게이트 전극 및 상기 화소용 게이트 전극을 덮는 층간 절연막,상기 층간 절연막 및 상기 게이트 절연막에 형성되어 있고, 상기 제1도전형 TFT용 소스 영역 및 상기 제2도전형 TFT용 소스 영역을 각각 드러내는 제1 및 제2 접촉 구멍, 상기 제1도전형 TFT용 드레인 영역 및 상기 제2도전형 TFT용 드레인 영역을 함께 드러내는 제3 접촉 구멍, 상기 화소용 반도체 패턴의 소스 영역 및 드레인 영역을 각각 드러내는 제4 및 제5 접촉 구멍,상기 층간 절연막 위에 형성되고, 상기 제1 및 제2 접촉 구멍을 통하여 상기 제1도전형 TFT용 소스 영역 및 상기 제2도전형 TFT용 소스 영역에 연결되는 제1 및 제2 입력 배선,상기 제3 접촉 구멍을 통하여 상기 제1도전형 TFT용 드레인 영역 및 상기 제2도전형 TFT용 드레인 영역에 연결되는 출력 배선,상기 제4 및 제5 접촉 구멍을 통하여 상기 화소용 반도체 패턴의 소스 영역 및 드레인 영역에 연결되는 소스 전극 및 드레인 전극, 그리고상기 절연 기판과 상기 화소용 반도체 패턴 사이에 위치하고 상기 제4 및 제5 접촉 구멍과 각각 중첩하는 제1 및 제2 버퍼층을 포함하는 액정 표시 장치.
- 삭제
- 제1항에서,상기 제1 및 제2 입력 배선, 상기 출력 배선, 상기 소스 전극 및 드레인 전극을 덮으며, 상기 드레인 전극을 드러내는 제6 접촉 구멍을 가지는 보호막, 그리고상기 보호막 위에 형성되어 있고, 상기 제6 접촉 구멍을 통하여 상기 드레인 전극에 연결되는 화소 전극을 더 포함하는 액정 표시 장치.
- 삭제
- 절연 기판 위에 제1 및 제2 버퍼층을 형성하는 단계,상기 절연 기판 및 상기 제1 및 제2 버퍼층 위에 제1도전형 TFT용 반도체 영역 및 제2도전형 TFT용 반도체 영역이 형성될 구동 회로용 반도체 패턴과 상기 제1 및 제2 버퍼층과 중첩하는 화소용 반도체 패턴을 형성하는 단계,상기 화소용 반도체 패턴 및 상기 구동 회로용 반도체 패턴을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 제1도전형 TFT용 게이트 전극을 형성하는 단계,상기 제1도전형 TFT용 반도체 영역에 제1도전형 불순물을 선택적으로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,상기 게이트 절연막 위에 화소용 게이트 전극 및 제2도전형 TFT용 게이트 전극을 형성하는 단계,상기 화소용 반도체 패턴에 제2도전형 불순물을 선택적으로 도핑하여 소스 영역 및 드레인 영역을 형성하고, 상기 제2도전형 TFT용 반도체 영역에 상기 제2도전형 불순물을 선택적으로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,상기 화소용 게이트 전극 및 상기 제1 및 제2도전형 TFT용 게이트 전극들을 덮는 층간 절연막을 형성하는 단계,상기 층간 절연막 및 상기 게이트 절연막에 상기 제1도전형 및 제2도전형 TFT용 소스 영역을 각각 드러내는 제1 및 제2 접촉 구멍 및 상기 제1도전형 및 제2도전형 TFT용 드레인 영역을 함께 드러내는 제3 접촉 구멍, 화소용 소스 영역 및 드레인 영역을 각각 드러내고 상기 제1 및 제2 버퍼층과 중첩하는 제4 및 제5 접촉 구멍을 형성하는 단계, 그리고상기 제1 및 제2 접촉 구멍을 통하여 상기 제1도전형 및 제2도전형 TFT용 소스 영역에 연결되는 제1 및 제2 입력 배선, 상기 제3 접촉 구멍을 통하여 상기 제1도전형 및 제2도전형 TFT용 드레인 영역에 함께 연결되는 출력 배선 및 상기 제4 및 제5 접촉 구멍을 통하여 상기 화소용 소스 영역 및 드레인 영역에 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는액정 표시 장치의 제조 방법.
- 제5항에서,상기 제1도전형 TFT용 게이트 전극과 상기 제2도전형 TFT용 게이트 전극은 동일한 배선 물질층을 사용하여 형성하는 액정 표시 장치의 제조 방법.
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| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081124 Effective date: 20091019 |
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| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
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