KR101057902B1 - 액정표시소자의 제조 방법 - Google Patents

액정표시소자의 제조 방법 Download PDF

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Abstract

본 발명은 액티브층의 손상을 방지할 수 있는 액정표시소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 액정표시소자의 제조방법은 기판 상에 제1 및 제2 액티브층을 형성하는 단계와; 상기 제1 및 제2 액티브층을 덮도록 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 제1 게이트전극을 형성하고 상기 제1 게이트전극을 이용하여 상기 제1 액티브층에 제1 이온을 주입하는 단계와; 상기 게이트절연막 상에 제2 게이트전극을 형성하고 상기 제2 게이트전극을 이용하여 상기 제2 액티브층에 제2 이온을 주입하는 단계와; 상기 제1 및 제2 게이트전극이 형성된 기판 상에 층간절연막을 형성하는 단계와; 상기 제1 액티브층과 중첩된 층간절연막을 관통하는 제1 콘택홀을 형성하는 단계와; 상기 제1 콘택홀이 상기 게이트절연막을 관통하여 제1 액티브층의 소스영역 및 드레인영역을 노출시키고 상기 제2 액티브층과 중첩된 층간절연막 및 게이트절연막을 관통하여 상기 제2 액티브층의 소스영역 및 드레인영역을 노출시키는 제2 콘택홀을 형성하는 단계와; 상기 제1 콘택홀을 통해 상기 제1 액티브층의 소스영역 및 드레인영역각각과 접촉되는 제1 소스전극 및 제1 드레인전극, 제2 콘택홀을 통해 상기 제2 액티브층의 소스영역 및 드레인영역 각각과 접촉되는 제2 소스전극 및 제2 드레인전극을 형성하는 단계를 포함한다.

Description

액정표시소자의 제조 방법{METHOD OF FABRICATING LIQUID CRYSYAL DISPLAY}
도 1은 종래 폴리 실리콘형 액정표시장치의 구성을 개략적으로 도시한 평면도이다.
도 2은 도 1에 도시된 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 3a 내지 도 3g는 도 2에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
도 4는 종래 N형 TFT의 액티브층의 과식각현상을 나타내는 단면도이다.
도 5는 본 발명에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 6은 도 5에서 선"Ⅵ1-Ⅵ1", "Ⅵ2-Ⅵ2'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제1 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제2 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제3 마스크 공정을 상세히 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제4 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 11a 내지 도 11d는 도 10a 및 도 10b에 도시된 박막트랜지스터 어레이 기판의 제4 마스크공정을 상세히 설명하기 위한 단면도이다.
도 12a 및 도 12b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제5 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 13a 및 도 13b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제6 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 14a 및 도 14b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제7 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
< 도면의 주요부분에 대한 설명>
1,101 : 기판 2,102 : 게이트라인
4,104 : 데이터라인 6,66,106,136,166 : 게이트전극
8,68,108,138,168 : 소스전극 10,70,110,140,170 : 드레인전극
12,112 : 게이트절연막 14,74,114,144,174 : 액티브층
16,116 : 버퍼층 18,118 : 보호막
22,122 : 화소전극
본 발명은 폴리실리콘을 이용한 액정표시소자에 관한 것으로, 특히 액티브층의 손상을 방지할 수 있는 액정표시소자의 제조 방법에 관한 것이다.
통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.
이러한 액정표시소자에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 박막 트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.
폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리자형 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다.
도 1은 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시소자를 나타내는 평면도이다.
도 1을 참조하면, 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시소자는 화소 매트릭스를 포함하는 화상표시부(96)와, 화상 표시부(96)의 데이터 라인들(4)을 구동하기 위한 데이터구동부(92)와, 화상 표시부(96)의 게이트 라인들(2)을 구동하기 위한 게이트 구동부(94)를 구비한다.
화상 표시부(96)에는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(2)과 데이터 라인(4)의 교차점에 접속된 스위칭소자로서 N형 불순물이 주입된 폴리 실리콘을 이용한 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(30)를 포함한다.
이러한 N형 TFT(30)는 게이트 라인(2)으로부터의 스캔 펄스에 응답하여 데이터 라인(4)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)는 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
게이트 구동부(94)는 게이트 제어신호들에 의해 프레임마다 수평기간씩 순차적으로 게이트라인들(2)을 구동한다. 이 게이트 구동부(94)에 의해 박막트랜지스터들이 수평라인 단위로 순차적으로 턴-온되어 데이타라인(4)을 액정셀과 접속시키게 된다.
데이터 구동부(92)는 수평기간마다 다수의 디지털 데이타신호 샘플링하여 아날로그 데이터신호로 변환한다. 그리고 데이터 구동부(92)는 아날로그 데이터신호 를 데이타라인들(4)에 공급한다. 이에 따라, 턴-온된 박막트랜지스터에 접속된 액정셀들은 데이타라인들(4) 각각으로부터의 데이터신호에 응답하여 광투과율을 조절하게 된다.
이러한 게이트구동부(94) 및 데이터 구동부(92)는 CMOS구조로 연결된 다수개의 P형 TFT(90)와 N형 TFT(80)를 포함하게 된다.
한편, 화상표시부에 위치하는 N형 TFT와 구동부에 위치하는 N형 TFT(30) 및 P형 TFT(90) 각각은 도 2에 도시된 바와 같이 버퍼막(16)을 사이에 두고 하부기판(1) 상에 형성되는 액티브층(14,74)과, 게이트절연막(12)을 사이에 두고 액티브층(14,74)의 채널영역(14C,74C)과 중첩되게 형성되는 게이트전극(6,66)과, 게이트전극(6,66)과 절연되게 형성되며 액티브층의 소스영역(14S,74S,14D,74D)과 접촉되는 소스전극(8,68)과, 드레인전극(10,70)을 구비한다.
게이트전극(6,66)은 버퍼막(16) 상에 형성되는 액티브층의 채널영역(14C,74C)과 게이트절연막(12)을 사이에 두고 중첩되게 형성된다. 소스전극(8,68)은 게이트전극(6,66)과 층간절연막(26)을 사이에 두고 절연되게 형성되어 액티브층의 소스영역(14S,74S)과 소스접촉홀(24S,84S)을 통해 접촉된다. 드레인전극(14D)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되어 액티브층의 드레인영역(14D,74D)과 드레인접촉홀(24D,84D)을 통해 접촉된다.
여기서, P형 TFT(90)에는 액티브층의 소스 및 드레인영역(74S,74D)에 붕소 불순물이 주입된다. N형 TFT(30)에는 액티브층의 소스 및 드레인영역(14S,14D)에 인이나 비소 불순물을 주입된다.
도 3a 내지 도 3h는 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법을 나타내는 단면도이다.
먼저, 하부기판(1) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 도 3a에 도시된 바와 같이 버퍼막(16)이 형성된다. 버퍼막(16)이 형성된 하부기판(1) 상에 아몰퍼스 실리콘막이 증착된 후 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리 실리콘막이 되고, 그 폴리 실리콘막이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 패터닝되어 화상표시부 및 구동부 각각에 위치하는 N형 TFT와 구동부의 P형 TFT 각각의 액티브층(14,74)을 포함하는 액티브패턴이 형성된다.
액티브패턴이 형성된 하부기판(1) 상에 SiO2의 절연물질이 전면 증착됨으로써 도 3b에 도시된 바와 같이 게이트절연막(12)이 형성된다. 게이트절연막(12)이 형성된 하부기판(1) 상에 게이트금속층이 전면 증착된 후 제2 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 N형 TFT의 게이트전극(6)과 P형 TFT의 게이트금속패턴(7)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다. 이 게이트전극(6)을 마스크로 이용하여 N형 TFT의 액티브층(14,74)에 선택적으로 n+이온이 주입됨으로써 N형 TFT의 게이트전극(6)과 중첩되는 액티브층(14)은 채널영역(14C)으로, N형 TFT의 게이트전극(6)과 중첩되지 않는 액티브층(14,74)은 소스영역(14S)과 드레인영역(14D)으로 형성된다.
그런 다음, 하부기판(1) 상에 포토레지스트가 전면 증착된 후 제3 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 N형 TFT의 액티브층(14)을 완전히 가리도록 형성되며 P형 TFT의 액티브층(74)을 일부 노출시킨도록 형성된다. 이 포토레지스트패턴을 마스크로 이용하여 P형 TFT의 게이트금속패턴을 식각함으로써 P형 TFT의 게이트전극이 형성된다. 그런 다음, 포토레지스트패턴을 마스크로 이용하여 P형 TFT의 액티브층(74)에 p+ 이온이 주입됨으로써 도 3c에 도시된 바와 같이 P형 TFT의 액티브층(74)의 소스영역(74S)과 드레인영역(74D)이 형성된다.
p+ 이온이 주입된 액티브층(74)이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 3d에 도시된 바와 같이 층간절연막(26)이 형성된다. 이 후 층간절연막(26)과 게이트절연막(12)이 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 패터닝된다. 이에 따라, N형 TFT의 소스영역(14S)과 드레인영역(14D)을 각각 노출시키는 소스콘택홀(24S)과 드레인콘택홀(24D)이 형성되며, P형 TFT의 소스영역(74S)과 드레인영역(74D)을 각각 노출시키는 소스콘택홀(84S)과 드레인콘택홀(84D)이 형성된다.
소스콘택홀(24S,74S) 및 드레인콘택홀(24D,74D)이 형성된 하부기판(1) 상에 데이터금속층이 전면 증착된 후 제5 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 도 3e에 도시된 바와 같이 N형 TFT의 소스 및 드레인전극(8,10) 및 P형 TFT의 소스 및 드레인전극(68,70)을 포함하는 데이터패턴이 형성된다. 데이터패턴에 포함되는 각 소스 및 드레인전극(8,68,10,70)은 소스콘택홀(24S,84S) 및 드레인콘택홀(24D,84D)을 통해 액티브층의 소스영역(14S,74S) 및 드레인영역(14D,74D)과 접촉된다.
데이터패턴이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 3f에 도시된 바와 같이 보호막(18)이 형성된다. 이 후 제6 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 보호막(18)이 패터닝됨으로써 화상표시부에 위치하는 N형 TFT의 드레인전극(10)을 노출시키는 화소콘택홀(20)이 형성된다.
보호막(18)이 형성된 하부기판(1) 상에 투명전도성물질이 전면 증착된 후 제7 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 도 3g에 도시된 바와 같이 화소전극(22)이 형성된다. 화소전극(22)은 화소콘택홀(20)을 통해 드레인전극(10)과 전기적으로 접속된다.
종래 N형 TFT에 주입되는 n+이온의 입자크기는 P형 TFT에 주입되는 p+이온의 입자크기보다 크다. 이온 입자 크기의 차이에 따라 이온 주입 공정 후 N형 TFT의 게이트절연막과 액티브층은 P형 TFT의 게이트절연막과 액티브층에 비해 다공성(porous)을 가지게 된다. 이에 따라, 액티브층의 소스영역 및 드레인영역을 노출시키는 소스콘택홀(24S,84S)과 드레인콘택홀(24D,84D)의 형성시 N형 TFT영역의 게이트절연막은 P형 TFT영역의 게이트절연막의 식각율보다 빨라진다. 이로 인해 식각공정에 의해 형성된 P형 TFT(90)의 소스접촉홀(84S) 및 드레인접촉홀(84D)은 도 4에 도시된 바와 같이 층간절연막(26)과 게이트절연막(12)을 관통하여 액티브층(74)을 노출시키는 반면에 N형 TFT(30)의 소스접촉홀(24S) 및 드레인접촉홀(24D)은 층간절연막(26), 게이트절연막(12)을 관통하고 액티브층(14)을 소정깊이(d)만큼 일부 관통하도록 형성된다.
이와 같이, 과식각된 N형 TFT(30)의 액티브층(14)과 접속되는 소스전극(8) 및 드레인전극(10)과의 접촉저항이 증가되어 TFT의 이동도가 저하되므로 TFT특성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 액티브층의 손상을 방지할 수 있는 액정표시소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자의 제조방법은 기판 상에 제1 및 제2 박막트랜지스터의 제1 및 제2 액티브층을 형성하는 단계와; 상기 제1 및 제2 액티브층을 덮도록 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 제1 박막트랜지스터의 제1 게이트전극을 형성하고 상기 제1 게이트전극을 이용하여 상기 제1 액티브층에 제1 이온을 주입하는 단계와; 상기 게이트절연막 상에 제2 박막트랜지스터의 제2 게이트전극을 형성하고 상기 제2 게이트전극을 이용하여 상기 제2 액티브층에 제2 이온을 주입하는 단계와; 상기 제1 및 제2 게이트전극이 형성된 기판 상에 층간절연막을 형성하는 단계와; 상기 제1 액티브층과 중첩된 층간절연막을 관통하는 제1 콘택홀을 형성하는 단계와; 상기 제1 콘택홀이 상기 게이트절연막을 관통하여 제1 액티브층의 소스영역 및 드레인영역을 노출시키고 상기 제2 액티브층과 중첩된 층간절연막 및 게이트절연막을 관통하여 상기 제2 액티브층의 소스영역 및 드레인영역을 노출시키는 제2 콘택홀을 형성하는 단계와; 상기 제1 콘택홀을 통해 상기 제1 액티브층의 소스영역 및 드레인영역각각과 접촉되는 제1 소스전극 및 제1 드레인전극, 제2 콘택홀을 통해 상기 제2 액티브층의 소스영역 및 드레인영역 각각과 접촉되는 제2 소스전극 및 제2 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 액티브층과 중첩된 층간절연막을 관통하는 제1 콘택홀을 형성하는 단계는 상기 제1 액티브층과 중첩되는 층간 절연막의 일부 영역을 노출시키며 상기 제2 액티브층과 중첩되는 층간절연막의 일부 영역에서의 높이가 다른 영역보다 낮은포토레지스트패턴을 형성하는 단계와; 상기 포토레지스트패턴을 이용하여 상기 노출된 상기 제1 액티브층과 중첩되는 층간절연막을 관통하여 상기 게이트절연막을 노출시키는 제1 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 콘택홀이 상기 게이트절연막을 관통하여 제1 액티브층을 노출시키고 상기 제2 액티브층과 중첩된 층간절연막 및 게이트절연막을 관통하여 상기 제2 액티브층을 노출시키는 제2 콘택홀을 형성하는 단계는 상기 포토레지스트패턴을 에싱하여 상기 제2 박막트랜지스터의 층간절연막을 일부 노출시키는 단계와; 상기 에싱된 포토레지스트패턴을 이용하여 상기 제2 콘택홀이 상기 제1 액티브층과 중첩된 층간절연막 및 게이트절연막을 관통하는 동안 상기 제1 콘택홀이 제2 박막트랜지스터의 게이트절연막을 관통하는 단계를 포함하는 것을 특징으로 한다.
상기 액정표시소자의 제조방법은 상기 제2 드레인전극을 노출시키는 화소 콘택홀을 가지는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 제2 드레인전극 과 접촉되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 제2 이온의 크기는 상기 제1 이온의 크기보다 상대적으로 큰 것을 특징으로 한다.
상기 제2 박막트랜지스터와 대응되는 상기 게이트절연막은 상기 제1 박막트랜지스터와 대응되는 상기 게이트절연막보다 식각가스에 대한 반응력이 높은 것을 특징으로 한다.
상기 제1 이온은 붕소를 포함하며, 상기 제2 이온은 인 및 비소 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 14b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치를 나타내는 평면도이며, 도 6은 도 5에서 선 "Ⅵ1-Ⅵ1'", "Ⅵ2-Ⅵ2'"를 따라 절취한 액정표시장치를 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치는 화소 매트릭스를 포함하는 화상표시부(196)와, 화상 표시부(196)의 데이터 라인들(104)을 구동하기 위한 데이터구동부(192)와, 화상 표시부(196)의 게이트 라인들(102)을 구동하기 위한 게이트 구동부(194)를 구비한다.
화상표시부(196)는 절연되게 교차하는 게이트라인(102) 및 데이터라인(104) 과, 게이트라인(102) 및 데이터라인(104)의 교차부에 위치하는 화상표시부의 N 형 TFT(130)와, 게이트라인(102) 및 데이터라인(104)의 교차로 정의된 영역에 형성되며 N형 TFT(130)와 접속되는 화소전극(122)을 구비한다.
화상표시부의 N형 TFT(130)는 게이트 라인(102)으로부터의 스캔 펄스에 응답하여 데이터 라인(104)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이를 위하여, 화상 표시부의 N형 TFT(130)는 게이트라인(102)과 접속되는 게이트전극(106)과, 데이터라인(104)과 접속되는 소스전극(108)과, 보호막(118)을 관통하는 화소접촉홀(120)을 통해 화소전극(122)과 접속되는 드레인전극(110)을 구비한다. 또한, 화상표시부의 N형 TFT(130)는 게이트절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이의 채널을 형성하는 액티브층(114)을 더 구비한다. 액티브층(114)은 게이트전극(106)과 중첩되는 채널영역(114C)과, 게이트절연막(112) 및 층간절연막(126)을 관통하는 소스접촉홀(124S)을 통해 소스전극(108)과 접촉되며 n+이온이 주입된 소스영역(114S)과, 게이트절연막(112) 및 층간절연막(126)을 관통하는 드레인접촉홀(124D)을 통해 드레인전극(110)과 접촉되며 n+이온이 주입된 드레인영역(114D)을 포함한다.
화소전극(122)은 보호막(118) 상에 투명전도성물질로 형성된다. 이 화소전극(122)은 보호막(118)을 관통하는 화소콘택홀(120)을 통해 드레인전극(110)과 접속된다.
이에 따라, 화상 N형 TFT(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
게이트 구동부(194)는 게이트 제어신호들에 의해 프레임마다 수평기간씩 순차적으로 게이트라인들(102)을 구동한다. 이 게이트 구동부(194)에 의해 박막트랜지스터들이 수평라인 단위로 순차적으로 턴-온되어 데이타라인(104)을 액정셀과 접속시키게 된다.
데이터 구동부(192)는 수평기간마다 다수의 디지털 데이타신호 샘플링하여 아날로그 데이터신호로 변환한다. 그리고 데이터 구동부(192)는 아날로그 데이터신호를 데이타라인들(104)에 공급한다. 이에 따라, 턴-온된 박막트랜지스터에 접속된 액정셀들은 데이타라인들(104) 각각으로부터의 데이터신호에 응답하여 광투과율을 조절하게 된다.
이러한 게이트구동부(194) 및 데이터 구동부(192)는 CMOS구조로 연결된 다수개의 구동 P형 TFT(190)와 구동 N형 TFT(180)를 포함하게 된다. 구동 P형 TFT(190)는 액티브층의 소스 및 드레인영역(174S,174D)에 붕소 불순물이 주입된다. 구동 N형 TFT(180)는 액티브층의 소스 및 드레인영역(144S,144D)에 인이나 비소 불순물을 주입하게 된다.
이러한 구동 N형 및 P형 TFT(180,90) 각각은 버퍼막(116) 및 산화절연막(128)을 사이에 두고 하부기판(101) 상에 형성되는 액티브층(144,174) 과, 게이트절연막(112)을 사이에 두고 액티브층(144,174)과 중첩되게 형성되는 게이트전극(136,166)과, 게이트전극(136,166)과 층간절연막 및 보호막을 사이에 두고 절연되게 형성되며 액티브층과 접촉되는 소스전극(138,168) 및 드레인전극(140,170)을 구비한다. 여기서, 구동 P형 TFT의 소스전극(168)은 제1 및 제2 소스콘택홀(184S1,184S2)을 포함하는 소스콘택홀(184S)을 통해 액티브층의 소스영역(174S)과 접속되며, 구동 P형 TFT의 드레인전극(170)은 제1 및 제2 드레인콘택홀(184D1,184D2)을 포함하는 드레인콘택홀(184D)을 통해 액티브층의 드레인영역(174D)과 접속된다. 제1 소스콘택홀(184S1)과 제1 드레인콘택홀(184D1)은 층간절연막(126)을 관통하며, 제2 소스콘택홀(184S2)과 제2 드레인콘택홀(184D1)은 N형 TFT의 소스콘택홀(124S)과 드레인콘택홀(124D)과 동시에 형성되며 게이트절연막(112)을 관통한다.
도 7a 및 도 7b은 도 5 및 도 6에 도시된 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제1 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(116)이 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그 버퍼막(116) 상에 제1 마스크공정으로 N형 TFT 및 P형 TFT 각각의 액티브층(114,174)을 포함하는 액티브패턴이 형성된다.
이를 상세히 설명하면, 버퍼막(116)이 형성된 하부기판(101) 상에 PECVD, 스 퍼터링 등의 증착방법을 통해 아몰퍼스 실리콘막이 전면 증착된다. 이 후, 아몰퍼스 실리콘막에 혼입된 수소에 의해 추후에 진행되는 결정화공정의 효율저하를 방지하기 위해 아몰퍼스 실리콘막을 약 400℃의 온도로 가열하는 탈수소공정이 진행된다. 이 탈수소공정에 의해 아몰퍼스 실리콘막에 혼입된 수소는 제거된다. 수소가 제거된 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리실리콘막이 된다. 이어서, 폴리실리콘막 상에 포토레지스트가 전면 형성된다. 이 후, 제1 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 폴리실리콘막이 패터닝됨으로써 N형 TFT, P형 TFT 각각의 액티브층(114,144,174)이 형성된다.
도 8a 및 도 8b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제2 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 액티브층(114,144,174)이 형성된 하부기판(101) 상에 게이트절연막(112)이 형성된다. 게이트절연막(112)은 SiO2,SiNx등의 무기절연물질 또는 유기절연물질이 이용된다. 이 게이트절연막(112) 상에 제2 마스크공정으로 N형 TFT의 게이트전극(106,136) 및 게이트라인(102)을 포함하는 게이트패턴과, N형 TFT의 액티브층(114,144)의 채널영역(114C,144C)과 소스영역(114S,144S) 및 드레인영역(114D,144D)이 형성된다.
이를 상세히 설명하면, 게이트절연막(112) 상에 게이트금속층과 포토레지스 트가 스퍼터링 등의 증착방법을 통해 전면 증착된다. 여기서, 게이트금속층은 알루미늄계금속이 이용된다. 그런 다음, 제2 마스크를 이용한 포토리소그래피공정에 의해 형성된 포토레지스트 패턴을 마스크로 이용한 식각 공정으로 게이트금속층이 패터닝됨으로써 N형 TFT의 게이트전극(106,136) 및 게이트라인(102)이 형성되며, P형 TFT영역을 덮도록 게이트금속패턴(107)이 형성된다.
그런 다음, N형 TFT의 게이트전극(106,136)을 마스크로 이용하여 N형 TFT의 액티브층(114,144)에 n+이온이 주입된다. 이에 따라, n+이온이 주입되지 않은 N형 TFT의 액티브층의 채널영역(114C,144C)과, 그 채널영역(114C,144C)을 사이에 두고 양측에 형성되며 n+이온이 주입된 N형 TFT 액티브층의 소스영역(114S,144S) 및 드레인영역(114D,144D)이 형성된다.
도 9a 및 도 9b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제3 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, N형 TFT의 액티브층이 형성된 하부기판(101) 상에 P형 TFT의 게이트전극(166)과, P형 TFT의 액티브층(174)에 소스영역(174S) 및 드레인영역(174D)이 형성된다.
이를 상세히 설명하면, n+ 이온이 주입된 액티브층(114,144)이 형성된 하부기판(101) 상에 포토레지스트가 전면 증착된 후 제3 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 P형 TFT의 액티브층(174)의 일부영역을 제외한 영역을 덮도록 형성된다. 이러한 포토레지스트패턴을 마스크로 이용하여 게이트금속패턴(107)을 식각함으로써 P형 TFT의 게이트전극(166)이 형성된다. 그런 다음, 포토레지스트패턴을 마스크로 P형 TFT의 액티브층(174)에 p+ 이온이 주입됨으로써 P형 TFT의 액티브층(174)의 소스영역(174S)과 드레인영역(174D)이 형성된다.
도 10a 및 도 10b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제4 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, N형 및 P형 TFT의 액티브층(114,144,174)이 형성된 하부기판(101) 상에 제4 마스크공정에 의해 N형 TFT의 소스영역(114S,144S) 및 드레인영역(114D,144D)을 노출시키는 소스접촉홀(124S) 및 드레인접촉홀(124D)과; P형 TFT의 소스영역(174S) 및 드레인영역(174D)을 노출시키는 제1 및 제2 소스접촉홀(184S1,184S2)과 제1 및 제2 드레인접촉홀(184D1,184D2)을 갖는 갖는 층간절연막(126)이 형성된다. 이러한 제4 마스크공정을 도 11a 내지 도 11d를 결부하여 상세히 설명하기로 한다.
먼저, N형 및 P형 TFT의 액티브층(114,144,174)이 형성된 하부기판(101) 상에 SiO2,SiNx 등을 포함하는 절연물질이 PECVD, 스퍼터링 등의 증착방법을 통해 전면 증착됨으로써 층간절연막(126)이 형성된다. 이 후, 소스영역(114S,144S,174S) 및 드레인영역(114D,144D,174D)에 주입된 이온을 활성화시킨다. 이는 이온 주입후 폴리 실리콘의 액티브층이 아몰퍼스화되는 것을 방지하기 위함이다.
그런 다음, 층간절연막(126)이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 포토레지스트막(156)이 형성된다. 포토레지스트막이 형성된 하부기판 상부에 도 11a에 도시된 바와 같이 부분 노광 마스크인 제4 마스크(150)가 정렬된다. 제4 마스크(150)는 투명한 재질인 마스크 기판(142)과, 마스크 기판(152)의 차단 영역(S1)에 형성된 차단부(154)와, 마스크 기판(152)의 부분 노광 영역(S3)에 형성된 회절 노광부(160)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(152)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제4 마스크(150)를 이용한 포토레지스트막(156)을 노광한 후 현상함으로써 도 11b에 도시된 바와 같이 제3 마스크(150)의 차단부(154)와 회절 노광부(160)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(158)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(158)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(158)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(158)을 마스크로 이용한 건식 식각 공정으로 P형 TFT(190)와 대응되는 층간절연막(126)이 패터닝됨으로써 P형 TFT와 대응되는 층간절연막(126)을 관통하는 제1 소스콘택홀(184S1)과 제1 드레인콘택홀(184D1)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 에싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(158)은 도 11c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이를 갖는 포토레지스트 패턴(158)은 높이가 낮 아진 상태가 된다. 이러한 포토레지스트 패턴(158)을 이용한 건식식각 공정으로 P형 TFT와 대응되는 게이트절연막(112)을 관통하는 제2 소스콘택홀(184S2)과 제2 드레인콘택홀(184D2)이 형성되며, N형 TFT와 대응되는 층간절연막(126) 및 게이트절연막(112)을 관통하는 소스콘택홀(124S) 및 드레인콘택홀(124D)이 형성된다. 이 때, 이온 주입공정으로 다공성을 가지는 N형 TFT와 대응되는 게이트절연막(112)의 식각속도는 P형 TFT와 대응되는 게이트절연막(112)보다 빠르다. 이에 따라, P형 TFT와 대응되는 게이트절연막(112)이 식각되는 동안 N형 TFT와 대응되는 층간절연막(126) 및 게이트절연막(112)이 식각된다. 이에 따라, N형 TFT의 액티브층(114,144)의 과식각을 방지할 수 있다.
그런 다음, 층간절연막(126) 위에 남아 있던 포토레지스트 패턴(158)은 도 11d에 도시된 바와 같이 스트립 공정으로 제거된다.
도 12a 및 도 12b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제5 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b를 참조하면, 층간절연막(126)이 형성된 하부기판 상에 제5 마스크공정에 의해 N형 및 P형 TFT의 소스전극(108,138,168) 및 드레인전극(110,140,170)이 형성된다.
이를 상세히 설명하면, 소스콘택홀(124S,154S,184S) 및 드레인콘택홀(124D,154D,184D)이 형성된 하부기판(101) 상에 데이터금속층이 스퍼터링 등의 증착방법을 통해 전면 증착된다. 이러한 데이터금속층 상에 포토레지스 트가 전면 증착된 후 제5 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 데이터금속층이 패터닝됨으로써 N형 및 P형 TFT 각각의 소스전극(108,138,168) 및 드레인전극(110,140,170)이 형성된다.
N형 TFT의 소스전극(108,138) 및 드레인전극(110,140)은 N형 TFT의 액티브층의 소스영역(114S,144S) 및 드레인영역(114D,144D)과 소스콘택홀(124S,154S) 및 드레인콘택홀(124D,154D)을 통해 접촉하게 된다.
P형 TFT의 소스전극(168) 및 드레인전극(170)은 P형 TFT의 액티브층의 소스영역(174S) 및 드레인영역(174D)과 제1 및 제2 소스콘택홀(184S1,184S2) 및 제1 및 제2 드레인콘택홀(184D1,184D2)을 통해 접촉하게 된다.
도 13a 및 도 13b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제6 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 13a 및 도 13b를 참조하면, 소스전극(108,138,168) 및 드레인전극(110,140,170)이 형성된 하부기판(101) 상에 제6 마스크공정에 의해 화상표시부에 위치하는 N형 TFT의 드레인전극(110)을 노출시키는 화소콘택홀(120)을 갖는 보호막(118)이 형성된다.
이를 상세히 설명하면, 소스 및 드레인전극이 형성된 하부기판(101) 상에 SiO2, SiNx를 포함하는 절연물질이 PECVD, 스퍼터링 등의 증착방법을 통해 전면 증 착됨으로써 보호막(118)이 형성된다. 이 보호막(118)은 N형 TFT(130,160) 및 P형 TFT(190)를 덮도록 형성되어 TFT를 보호하게 된다.
이 후, 보호막(118)이 형성된 하부기판(101)을 수소화한다. 이는 액티브층(114,144,174)을 이루는 폴리-실리콘에 포함된 주위의 원자와 결합하지 못하는 댕그링본드(Dangling Bond)를 수소화공정에 의해 보호막(118) 내에 포함된 H2와 결합시키기 위함이다. 이에 따라, 댕그링본드에 의한 TFT 특성 저하를 방지할 수 있다.
그런 다음, 보호막(118)이 형성된 하부기판(101) 상에 포토레지스트가 전면 증착된 후 제6 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 보호막(118)이 패터닝됨으로써 화상표시부에 위치하는 N형 TFT의 화소콘택홀(120)이 형성된다. 화소콘택홀(120)은 보호막(118)을 관통하여 화상표시부에 위치하는 N형 TFT의 드레인전극(110)을 노출시킨다.
도 14a 및 도 14b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제7 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 14a 및 도 14b를 참조하면, 보호막(118)이 형성된 하부기판(101) 상에 화상표시부에 위치하는 N형 TFT(130)와 접속되는 화소전극(122)이 형성된다.
이를 상세히 설명하면, 보호막(118)이 형성된 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명전도성물질과 포토레지스트가 순차적으로 증착된다. 여기서, 투명전도성물질은 인듐 틴 옥사이드(Indium Tin Oxide), 인듐 징크 옥사이드(Indium Zinc Oxide), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 등이 이용된다. 이 후, 제7 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 투명전도성물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소콘택홀(120)을 통해 화상표시부에 위치하는 N형 TFT의 드레인전극(110)과 전기적으로 연결된다.
상술한 바와 같이, 본 발명에 따른 액정표시소자의 제조방법은 콘택홀 형성시 회절노광공정을 이용하여 P형 TFT영역의 게이트절연막이 식각되는 동안 상대적으로 다공성인 N형 TFT영역의 게이트절연막과 층간절연막이 식각된다. 이에 따라, N형 TFT의 액티브층의 과식각이 방지되어 N형 TFT의 액티브층과 소스전극 및 드레인전극 간의 접촉저항의 증가가 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

  1. 기판 상에 N형 및 P형 박막트랜지스터의 제1 및 제2 액티브층을 형성하는 단계와;
    상기 제1 및 제2 액티브층을 덮도록 게이트절연막을 형성하는 단계와;
    상기 게이트절연막 상에 상기 N형 박막트랜지스터의 제1 게이트전극을 형성하고 상기 제1 게이트전극을 이용하여 상기 제1 액티브층에 제1 이온을 주입하는 단계와;
    상기 게이트절연막 상에 상기 P형 박막트랜지스터의 제2 게이트전극을 형성하고 상기 제2 게이트전극을 이용하여 상기 제2 액티브층에 제2 이온을 주입하는 단계와;
    상기 제1 및 제2 게이트전극이 형성된 기판 상에 층간절연막을 형성하는 단계와;
    상기 제1 및 제2 액티브층에 주입된 제1 및 제2 이온을 활성화시키는 단계와;
    상기 P형 박막트랜지스터와 대응된 층간절연막을 관통하는 제1 콘택홀을 형성하는 단계와;
    상기 제1 콘택홀이 상기 게이트절연막을 관통하여 제2 액티브층의 소스영역 및 드레인영역을 노출시키고 상기 N형 박막트랜지스터와 대응된 층간절연막 및 게이트절연막을 관통하여 상기 제1 액티브층의 소스영역 및 드레인영역을 노출시키는 제2 콘택홀을 형성하는 단계와;
    상기 제1 콘택홀을 통해 상기 제2 액티브층의 소스영역 및 드레인영역 각각과 접촉되는 제2 소스전극 및 제2 드레인전극, 제2 콘택홀을 통해 상기 제1 액티브층의 소스영역 및 드레인영역 각각과 접촉되는 제1 소스전극 및 제1 드레인전극을 형성하는 단계와;
    상기 제1 드레인 전극을 노출시키는 제3 콘택홀을 포함하는 보호층을 형성하는 단계와;
    상기 보호층 상에 상기 제3 콘택홀을 통해 상기 제1 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 P형 박막트랜지스터와 대응된 층간절연막을 관통하는 제1 콘택홀을 형성하는 단계는,
    상기 제2 액티브층과 중첩되는 층간 절연막 영역을 노출시키는 제1 높이와 상기 제1 액티브층과 중첩되는 층간 절연막 영역을 노출시키지 않는 제2 높이를 갖는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트패턴을 이용하여 상기 노출된 상기 제2 액티브층과 중첩되는 층간절연막을 관통하여 상기 게이트절연막을 노출시키는 제1 콘택홀을 형성하는 단계를 포함하고,
    상기 제2 높이는 상기 제1 높이보다 낮은 것을 특징으로 하는 액정표시소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 콘택홀이 상기 게이트절연막을 관통하여 제2 액티브층을 노출시키고 상기 P형 박막트랜지스터와 대응된 층간절연막 및 게이트절연막을 관통하여 상기 제1 액티브층을 노출시키는 제2 콘택홀을 형성하는 단계는
    상기 포토레지스트패턴을 에싱하여 상기 N형 박막트랜지스터의 층간절연막을 일부 노출시키는 단계와;
    상기 에싱된 포토레지스트패턴을 이용하여 상기 제2 콘택홀이 상기 제1 액티브층과 중첩된 층간절연막 및 게이트절연막을 관통하는 동안 상기 제1 콘택홀이 상기 P형 박막트랜지스터의 게이트절연막을 관통하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제2 이온의 크기는 상기 제1 이온의 크기보다 상대적으로 큰 것을 특징으로 하는 액정표시소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 P형 박막트랜지스터와 대응되는 상기 게이트절연막은 상기 N형 박막트랜지스터와 대응되는 상기 게이트절연막보다 식각가스에 대한 반응력이 높은 것을 특징으로 하는 액정표시소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1 이온은 붕소를 포함하며,
    상기 제2 이온은 인 및 비소 중 어느 하나를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
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