KR101022623B1 - 박막트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막트랜지스터 어레이 기판의 제조 방법 Download PDF

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Abstract

본 발명은 활성화효율을 높임과 아울러 결정화공정과 활성화공정을 동시에 실행할 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
본 발명의 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘형 액티브층을 형성하는 단계와; 상기 아몰퍼스 실리콘형 액티브층을 결정화에너지로 결정화함과 동시에 활성화하여 폴리실리콘형 액티브층을 형성하는 단계와; 상기 액티브층의 채널영역과 절연되게 중첩되는 게이트전극을 형성하는 단계와; 상기 소스영역 및 드레인영역과 각각 접속되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판의 제조 방법{Method of Fabricating Thin Film Transistor Array Substrate}
도 1은 종래 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 2a 내지 도 2i는 도 1에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 나타내는 평면도 및 단면도이다.
도 6a 내지 도 6c는 도 5a 및 도 5b에 도시된 제2 마스크공정을 상세히 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 마스크공정을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기 판의 제조방법 중 제4 마스크공정을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제5 마스크공정을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제6 마스크공정을 나타내는 평면도 및 단면도이다.
도 11a 및 도 11b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제7 마스크공정을 나타내는 평면도 및 단면도이다.
도 12a 내지 도 12g는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 단면도이다.
도 13a 내지 도 13d는 도 12b에 도시된 제2 마스크공정을 상세히 나타내는 단면도이다.
도 14a 내지 도 14c는 도 12c에 도시된 제3 마스크공정을 상세히 나타내는 단면도이다.
< 도면의 주요부분에 대한 설명>
1,101 : 기판 6,106 : 게이트전극
8,108 : 소스전극 10,110 : 드레인전극
12,112 : 게이트절연막 14,114 : 액티브층
16,116 : 버퍼막 18,118 : 보호막
20,120 : 화소접촉홀 22,122 : 화소전극
26,126 : 층간절연막 30,130 : 박막트랜지스터
102 : 게이트라인 104 : 데이터라인
본 발명은 폴리실리콘형 박막트랜지스터 어레이 기판에 관한 것으로, 특히 활성화효율을 높임과 아울러 결정화공정과 활성화공정을 동시에 실행할 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.
이러한 액정표시소자에 이용되는 TFT는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 TFT는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 TFT는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 TFT는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.
폴리 실리콘형 TFT는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 소자가 대두되고 있다.
도 1은 종래 폴리 실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 종래 폴리 실리콘형 박막트랜지스터 어레이 기판은 TFT(30)와, TFT(30)와 접속된 화소전극(22)을 구비한다.
TFT(30)는 게이트라인과 접속되는 게이트전극(6)과, 데이터라인과 접속되는 소스전극(8)과, 화소전극(22)과 보호막(18)을 관통하는 화소접촉홀(20)을 통해 접속되는 드레인전극(10)을 구비한다.
게이트전극(6)은 버퍼막(16) 상에 형성되는 액티브층의 채널영역(14C)과 게이트절연막(12)을 사이에 두고 중첩되게 형성된다. 소스전극(8)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되며 액티브층의 소스영역(14S)과 소스접촉홀(24S)을 통해 접촉한다. 드레인전극(10)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되며 액티브층의 드레인영역(14D)과 드레인접촉홀(24D)을 통해 접촉된다.
이러한 TFT(30)는 게이트 라인으로부터의 스캔 펄스에 응답하여 데이터 라인으로부터의 비디오 신호, 즉 화소 신호를 액정셀에 충전되게 한다. 이에 따라, 액 정셀은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
화소 전극(22)은 보호막(18)을 관통하는 화소접촉홀(20)을 통해 TFT(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다.
이에 따라, TFT(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
도 2a 내지 도 2i는 도 1에 도시된 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
먼저, 하부기판(1) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 도 2a에 도시된 바와 같이 버퍼막(16)이 형성된다. 버퍼막(16)이 형성된 하부기판(1) 상에 아몰퍼스 실리콘막이 증착된 후 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 아몰퍼스형 액티브층(14)이 형성된다. 이 후, 아몰퍼스형 액티브층(14)이 도 2b에 도시된 바와 같이 레이저에 의해 결정화되어 폴리실리콘형 액티브층(14)으로 형성된다.
액티브층(14)이 형성된 하부기판(1) 상에 SiO2의 절연물질이 전면 증착됨으로써 도 2c에 도시된 바와 같이 게이트절연막(12)이 형성된다. 게이트절연막(12)이 형성된 하부기판(1) 상에 게이트금속층이 전면 증착된 후 포토리소그래피과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(6)이 형성된다. 여기 서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다. 이 게이트전극(6)을 마스크로 이용하여 TFT의 액티브층(14)에 n-이온이 주입됨으로써 게이트전극(6)과 중첩되는 액티브층(14)은 채널영역(14C)으로, 게이트전극(6)과 중첩되지 않는 액티브층(14)은 LDD영역(14L)으로 형성된다.
그런 다음, 하부기판(1) 상에 포토레지스트가 전면 증착된 후 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 게이트전극(6)을 덮도록 형성되며 LDD영역(14L)을 일부 노출시키도록 게이트절연막(12) 상에 형성된다. 이 포토레지스트패턴을 마스크로 이용하여 액티브층(14)에 n+ 이온이 주입됨으로써 도 2d에 도시된 바와 같이 액티브층(14)의 소스영역(14S)과 드레인영역(14D)이 형성된다.
이후, 채널영역(14C), 엘디디영역(14L), 소스영역(14S) 및 드레인영역(14D)에 주입된 이온을 도 2e에 도시된 바와 같이 활성화시킨다. 이는 n-,n+이온 주입후 폴리 실리콘의 액티브층이 아몰퍼스화되는 것을 방지하기 위함이다.
액티브층(14) 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 2f에 도시된 바와 같이 층간절연막(26)이 형성된다. 이 후 층간절연막(26)과 게이트절연막(12)이 포토리소그래피공정과 식각공정에 의해 패터닝되어 액티브층의 소스영역(14S)과 드레인영역(14D)을 각각 노출시키는 소스접촉홀(24S)과 드레인접촉홀(24D)이 형성된다.
소스접촉홀(24S) 및 드레인접촉홀(24D)이 형성된 하부기판(1) 상에 데이터금 속층이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 도 2g에 도시된 바와 같이 소스 및 드레인전극(8,10)이 형성된다. 소스전극(8)은 소스접촉홀(24S)을 통해 액티브층의 소스영역(14S)과 접촉되며, 드레인전극(10)은 드레인접촉홀(24D)을 통해 액티브층의 드레인영역(14D)과 접촉된다.
소스 및 드레인전극(8,10)이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 2h에 도시된 바와 같이 보호막(18)이 형성된다. 이 후 보호막(18)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(10)을 노출시키는 화소접촉홀(20)이 형성된다.
보호막(18)이 형성된 하부기판(1) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 도 2i에 도시된 바와 같이 화소전극(22)이 형성된다. 화소전극(22)은 화소접촉홀(20)을 통해 TFT의 드레인전극(10)과 전기적으로 접속된다.
종래 폴리실리콘형 박막트랜지스터 어레이 기판은 액티브층에 소정에너지를 가하는 결정화공정과 활성화공정이 결정화에너지와 활성화에너지가 달라 공정이 별도로 진행된다. 이는 결정화에너지로 액티브층을 활성화할 경우 결정화에너지에 의해 게이트전극이 손상되기 때문이다. 이에 따라, 결정화에너지보다 상대적으로 낮은 활성화에너지로 활성화공정이 진행되므로 활성화효율이 낮고, 결정화공정과 활성화공정이 별도로 진행됨에 따라 공정이 복잡한 문제점이 있다.
따라서, 본 발명의 목적은 활성화효율을 높임과 아울러 결정화공정과 활성화공정을 동시에 실행할 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘형 액티브층을 형성하는 단계와; 상기 아몰퍼스 실리콘형 액티브층을 결정화에너지로 결정화함과 동시에 활성화하여 폴리실리콘형 액티브층을 형성하는 단계와; 상기 액티브층의 채널영역과 절연되게 중첩되는 게이트전극을 형성하는 단계와; 상기 소스영역 및 드레인영역과 각각 접속되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 결정화에너지는 약 400~420mJ/cm인 것을 특징으로 한다.
상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스형 액티브층을 형성하는 단계는 상기 기판 상에 아몰퍼스 실리콘 패턴을 형성하는 단계와; 상기 아몰퍼스 실리콘 패턴을 일부 노출시키며 제1 및 제2 높이를 갖는 단차진 포토레지스트패턴을 형성하는 단계와; 상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계를 포함하는 것을 특징으로 한다.
상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계는 상기 포토레지스트패턴을 마스크로 이용하여 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계는 상기 포토레지스트패턴에 의해 노출된 아몰퍼스 실리콘패턴에 제1 주입량의 불순물이 주입되어 소스영역 및 드레인영역이 형성되며, 상기 제2 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 제1 주입량보다 적은 제2 주입량의 불순물이 주입되어 엘디디영역이 형성되며, 상기 제1 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 불순물이 비주입되어 채널영역이 형성되는 단계를 포함하는 것을 특징으로 한다.
상기 제1 주입량은 약 1~2×1015/㎠ 농도를 가지며, 제2 주입량은 약 1012~4×1013/㎠ 농도를 가지는 것을 특징으로 한다.
상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 액티브층을 형성하는 단계는 상기 기판 상에 아몰퍼스 실리콘막을 형성하는 단계와; 상기 아몰퍼스 실리콘막 상에 단차진 제1 포토레지스트패턴을 형성하는 단계와; 상기 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘막을 식각하여 아몰퍼스 실리콘패턴을 형성하는 단계와; 상기 제1 포토레지스트패턴을 에싱하여 상기 에싱된 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘패턴에 제1 불순물을 주입하여 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘패턴을 형성하는 단계와; 상기 아몰퍼스 실리콘패턴 상에 상기 엘디디영역을 일부 노출시키는 제2 포토레지스 트패턴을 형성하는 단계와; 상기 제2 포토레지스트패턴을 마스크로 이용하여 상기 노출된 엘디디영역에 제2 불순물을 주입하여 소스영역 및 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 액티브층과 상기 게이트전극을 사이에 게이트절연막을 형성하는 단계와; 상기 게이트전극과 소스전극 및 드레인전극 사이에 층간절연막을 형성하는 단계와; 상기 소스전극 및 드레인전극을 덮도록 상기 층간절연막 상에 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3a 내지 도 14c를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 폴리실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판은 게이트라인(102)과, 게이트라인(102)과 게이트절연막(112)을 사이에 두고 교차되게 형성되는 데이터라인(104)과, 게이트라인(102) 및 데이터라인(104)의 교차부에 위치하는 TFT(130)와, 게이트라인(102) 및 데이터라인(104)의 교차로 정의된 화소영역에 형성되는 화소전극(122)을 구비한다.
게이트라인(102)은 박막트랜지스터(130)의 게이트전극(106)에 게이트신호를 공급한다.
데이터라인(104)은 박막트랜지스터(130)의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다.
TFT(130)는 게이트 라인(102)으로부터의 스캔 펄스에 응답하여 데이터 라인(104)으로부터의 비디오 신호, 즉 화소 신호를 액정셀에 충전되게 한다. 이에 따라, 액정셀은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
이를 위해, TFT(130)는 게이트라인(102)과 접속되는 게이트전극(106)과, 데이터라인(104)과 접속되는 소스전극(108)과, 화소전극(122)과 보호막(118)을 관통하는 화소접촉홀(120)을 통해 접속되는 드레인전극(110)을 구비한다.
게이트전극(106)은 버퍼막(116) 상에 형성되는 액티브층의 채널영역(114C)과 게이트절연막(112)을 사이에 두고 중첩되게 형성된다. 소스전극(108)은 게이트전극(106)과 층간절연막(126)을 사이에 두고 절연되게 형성되며 액티브층의 소스영역(114S)과 소스접촉홀(124S)을 통해 접촉한다. 드레인전극(110)은 게이트전극(106)과 층간절연막(126)을 사이에 두고 절연되게 형성되며 액티브층의 드레인영역(114D)과 드레인접촉홀(124D)을 통해 접촉된다.
액티브층(114)에는 TFT(130)의 채널에 따라 주입되는 이온이 달라진다. 즉, TFT(130)가 N 채널인 경우에는 n+ 및 n- 이온 중 적어도 어느 하나가 액티브층에 주입된다. n-이온이 주입된 액티브층은 엘디디영역이 되어 상대적으로 높은 오프전류를 감소시키며, n+이온이 주입된 액티브층은 소스영역 및 드레인영역이 되며, n-,n+이온이 주입되지 않은 액티브층은 채널영역이 된다. TFT가 P 채널인 경우에는 p+이온이 액티브층에 주입된다. p+이온이 주입된 액티브층은 소스영역 및 드레인영역이 되며, p+이온이 주입되지 않은 액티브층은 채널영역이 된다.
화소 전극(122)은 보호막(118)을 관통하는 화소접촉홀(120)을 통해 TFT(130)의 드레인 전극(110)과 접속되어 화소 영역에 형성된다.
이에 따라, TFT(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 하부기판(101) 상에 버퍼막(116), 그 버퍼막(116) 상에 형성된 아몰퍼스형태의 액티브층(114)이 형성된다.
이를 위해, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(116)이 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그 버퍼막(116) 상에 아몰퍼스형 실리콘막이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 그 아몰퍼스형 실리콘막이 패터닝됨으로써 액티브층(114)이 형성된다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 버퍼막(116) 상에 형성된 액티브층에 소스영역(114S), 드레인영역(114D), 채널영역(114C) 및 엘디디영역(114L)이 형성된다. 이에 대한 상세한 설명을 도 6a 내지 도 6c를 결부하여 상세히 설명하기로 한다.
먼저, 액티브층(114)이 형성된 기판(101) 상에 도 6a에 도시된 바와 같이 포토레지스트(238)가 스퍼터링 등의 증착방법을 통해 순차적으로 증착된다. 그런 다음, 포토레지스트(238)가 형성된 하부기판(101) 상부에 제2 마스크(230)가 정렬된다. 제2 마스크(230)는 투명한 재질인 마스크 기판(232)과, 마스크 기판(232)의 차단 영역(S2)에 형성된 차단부(234)와, 마스크 기판(232)의 부분 노광 영역(S3)에 형성된 회절 노광부(236)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(232)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(230)를 이용한 포토레지스트막(238)을 노광한 후 현상함으로써 도 6b에 도시된 바와 같이 제2 마스크(230)의 차단부(234)와 회절 노광부(236)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(240)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(240)은 차단 영역(S2)에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(240)보다 낮은 제2 높이(h2)를 갖게 된다.
이러한 포토레지스트 패턴(240)을 마스크로 이용하여 액티브층(114)에 n+이 온을 주입하게 된다. 이에 따라, 포토레지스트패턴(240)에 의해 노출되는 액티브층영역에는 제1 주입량의 n+이온이 주입되어 액티브층의 소스영역(114S) 및 드레인영역(114D)이 형성된다. 제2 높이(h2)를 갖는 포토레지스트패턴(240)과 중첩되는 액티브층영역에는 제1 주입량보다 적은 제2 주입량의 n+이온이 주입되어 액티브층의 엘디디영역(114L)이 형성된다. 제1 높이(h1)를 갖는 포토레지스트패턴(240)과 중첩되는 액티브층영역에는 n+이온이 주입되지 않아 채널영역(114C)이 형성된다. 여기서, 제1 주입량은 예를 들어 약 1~2×1015/㎠ 농도를 가지며, 제2 주입량은 약 1012~4×1013/㎠ 농도를 가진다.
그런 다음, 소스영역(114S), 드레인영역(114D), 채널영역(114C) 및 엘디디영역(114L)을 갖는 아몰퍼스형 액티브층(114)에 도 6c에 도시된 바와 같이 결정화에너지를 공급함으로써 아몰퍼스형 액티브층이 결정화되어 폴리실리콘형 액티브층으로 형성됨과 아울러 액티브층에 주입된 이온들이 활성화된다. 이 때, 결정화에너지는 예를 들어, 약 400~420mJ/cm이다. 즉, 결정화에너지로 결정화와 활성화가 동시에 실행됨으로써 공정이 단순해진다. 또한, 게이트전극이 없는 상태에서 종래 활성화에너지보다 높은 결정화에너지로 액티브층을 활성화함으로써 활성화효율이 향상된다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제3 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 액티브층(114)이 형성된 하부기판(101) 상에 게이트절연막(112), 그 게이트절연막(112) 상에 액티브층의 채널영역(114C)과 중첩되도록 게이트전극(106)이 형성된다.
이를 위해, 하부기판(101) 상에 SiO2의 절연물질이 전면 증착됨으로써 게이트절연막(112)이 형성된다. 게이트절연막(112)이 형성된 하부기판(101) 상에 게이트금속층이 전면 증착된 후 포토리소그래피과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(106)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다.
도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제4 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 게이트전극(106)이 형성된 하부기판(101) 상에 액티브층의 소스영역(114S) 및 드레인영역(114D)을 노출시키는 소스접촉홀(124S) 및 드레인접촉홀(124D)을 갖는 층간절연막(126)이 형성된다.
이를 위해, 게이트전극(106)이 형성된 게이트절연막(112) 상에 절연물질이 전면 증착됨으로써 층간절연막(126)이 형성된다. 층간절연막(126)은 게이트절연막(112)과 동일한 무기절연물질 또는 유기절연물질로 형성된다. 이 후 층간절연막(126)과 게이트절연막(112)이 포토리소그래피공정과 식각공정에 의해 패 터닝됨으로써 액티브층의 소스영역(114S)과 드레인영역(114D)을 각각 노출시키는 소스접촉홀(124S)과 드레인접촉홀(124D)이 형성된다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제5 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 층간절연막(126) 상에 액티브층의 소스영역(114S) 및 드레인영역(114D) 각각과 접속되는 소스전극(108) 및 드레인전극(110)이 형성된다.
이를 위해, 소스접촉홀(124S) 및 드레인접촉홀(124D)이 형성된 하부기판(101) 상에 데이터금속층이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 소스 및 드레인전극(108,110)이 형성된다. 소스전극(108)은 소스접촉홀(124S)을 통해 액티브층의 소스영역(114S)과 접촉되며, 드레인전극(110)은 드레인접촉홀(124D)을 통해 액티브층의 드레인영역(114D)과 접촉된다.
도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제6 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 드레인전극(110)을 노출시키는 화소접촉홀(120)을 갖는 보호막(118)이 형성된다.
이를 위해, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 절연물질이 전면 증착됨으로써 보호막(118)이 형성된다. 보호막(118)은 게이트절연막과 동일한 무기물질 또는 유기물질이 이용된다. 이 후 보호막(118)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(110)을 노출시키는 화소접촉홀(120)이 형성된다.
도 11a 및 도 11b는 본 발명의 제1 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법 중 제7 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b를 참조하면, 화소접촉홀(120)을 갖는 보호막(118)이 형성된 하부기판(101) 상에 드레인전극(110)과 접촉되는 화소전극(122)이 형성된다.
이를 위해, 보호막(118)이 형성된 하부기판(101) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소접촉홀(120)을 통해 TFT의 드레인전극(110)과 전기적으로 접속된다.
도 12a 내지 도 12g는 본 발명의 제2 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 단면도이다.
도 12a를 참조하면, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(116)이 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그 버퍼막(116) 상에 제1 마스크공정으로 채널영역(114C)과 엘디디영역(114L)을 갖는 액티브패턴이 형성된다. 이를 도 13a 내지 도 13d를 결부하여 상세히 설명하기로 한다.
먼저, 버퍼막(116) 상에 도 13a에 도시된 바와 같이 아몰퍼스형 액티브물질(115)과 포토레지스트(208)가 스퍼터링 등의 증착방법을 통해 순차적으로 증착된다. 그런 다음, 포토레지스트(208)가 형성된 하부기판(101) 상부에 제1 마스크(200)가 정렬된다. 제1 마스크(200)는 투명한 재질인 마스크 기판(202)과, 마스크 기판(202)의 차단 영역(S2)에 형성된 차단부(204)와, 마스크 기판(202)의 부분 노광 영역(S3)에 형성된 회절 노광부(206)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(202)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제1 마스크(200)를 이용한 포토레지스트막(208)을 노광한 후 현상함으로써 도 13b에 도시된 바와 같이 제1 마스크(200)의 차단부(204)와 회절 노광부(206)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(210)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(210)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(210)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(210)을 마스크로 이용한 식각 공정으로 액티브물질(115)이 패터닝됨으로써 액티브층(114)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 에싱(Ashing)공정으로 차단영역의 포토레지스트 패턴(210)은 도 13c에 도시된 바와 같이 높이와 폭이 낮아진 상태가 된다. 높이와 폭이 낮아진 포토레지스트패턴(210)을 마스크로 이용하여 액티브층에 n-이온을 주입한다. 이에 따라, 액티브층(114)의 엘디디영역(114L)과 채널영역(114C)이 형성된다. 그리고, 액티브층(114) 상에 남아 있던 포토레지스트 패턴(210)은 도 13d에 도시된 바와 같이 스트립 공정으로 제거된다.
도 12b를 참조하면, 엘디디영역(114L)과 채널영역(114C)을 갖는 액티브층에 n+이온이 주입됨으로써 소스영역(114S) 및 드레인영역(114D)이 형성된다. 이를 도 14a 내지 도 14c를 결부하여 상세히 설명하기로 한다.
먼저, 도 14a에 도시된 바와 같이 엘디디영역(114L)과 채널영역(114C)을 갖는 액티브층이 형성된 하부기판(101) 상에 포토레지스트(216)가 스퍼터링 등의 증착방법을 통해 증착된다. 그런 다음, 포토레지스트(216)가 형성된 하부기판(101) 상부에 제2 마스크(220)가 정렬된다. 제2 마스크(220)는 투명한 재질로 형성되어 노출된 영역이 노광영역(S2)을 이루는 마스크 기판(212)과, 마스크 기판(212)의 차단 영역(S1)에 형성된 차단부(214)를 구비한다. 이러한 제2 마스크(220)를 이용한 포토레지스트(216)를 노광한 후 현상함으로써 도 14b에 도시된 바와 같이 제2 마스크(220)의 차단부(214)에 대응하여 포토레지스트 패턴(218)이 형성된다. 이 때, 포토레지스트패턴(218)은 엘디디영역(114L)의 일부가 노출되도록 액티브층(114) 상에 형성된다. 이러한 포토레지스트 패턴(218)을 마스크로 이용하여 노출된 액티브층에 n+이온을 주입한다. 이에 따라, 액티브층의 소스영역(114S) 및 드레인영역(114D)이 형성된다.
그런 다음, 아몰퍼스형 액티브층(114)에 도 14c에 도시된 바와 같이 결정화에너지를 공급함으로써 아몰퍼스형 액티브층이 결정화되어 폴리실리콘형 액티브층 으로 형성됨과 아울러 액티브층에 주입된 이온들이 활성화된다. 이 때, 결정화에너지는 예를 들어, 약 400~420mJ/cm이다. 즉, 결정화에너지로 결정화와 활성화가 동시에 실행됨으로써 공정이 단순해진다. 또한, 게이트전극이 없는 상태에서 종래 활성화에너지로 실행된 활성화공정을 결정화에너지로 활성화함으로써 활성화효율이 향상된다.
도 12c를 참조하면, 액티브층(114)이 형성된 하부기판(101) 상에 게이트절연막(112), 그 게이트절연막(112) 상에 액티브층의 채널영역(114C)과 중첩되도록 게이트전극(106)이 형성된다.
이를 위해, 하부기판(101) 상에 SiO2의 절연물질이 전면 증착됨으로써 게이트절연막(112)이 형성된다. 게이트절연막(112)이 형성된 하부기판(101) 상에 게이트금속층이 전면 증착된 후 포토리소그래피과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(106)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다.
도 12d를 참조하면, 액티브층의 소스영역(114S) 및 드레인영역(114D)을 노출시키는 소스접촉홀(124S) 및 드레인접촉홀(124D)이 형성된다.
이를 위해, 게이트전극이 형성된 게이트절연막(112) 상에 절연물질이 전면 증착됨으로써 층간절연막(126)이 형성된다. 층간절연막(126)은 게이트절연막(112)과 동일한 무기절연물질 또는 유기절연물질로 형성된다. 이 후 층간절연막(126)과 게이트절연막(112)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 액티브층의 소스영역(114S)과 드레인영역(114D)을 각각 노출시키는 소스접촉홀(124S)과 드레인접촉홀(124D)이 형성된다.
도 12e를 참조하면, 층간절연막(126) 상에 액티브층의 소스영역(114S) 및 드레인영역(114D) 각각과 접속되는 소스전극(108) 및 드레인전극(110)이 형성된다.
이를 위해, 소스접촉홀(124S) 및 드레인접촉홀(124D)이 형성된 하부기판(101) 상에 데이터금속층이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 소스 및 드레인전극(108,110)이 형성된다. 소스전극(108)은 소스접촉홀(124S)을 통해 액티브층의 소스영역(114S)과 접촉되며, 드레인전극(110)은 드레인접촉홀(124D)을 통해 액티브층의 드레인영역(114D)과 접촉된다.
도 12f를 참조하면, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 드레인전극(110)을 노출시키는 화소접촉홀(120)을 갖는 보호막(118)이 형성된다.
이를 위해, 소스 및 드레인전극(108,110)이 형성된 하부기판(101) 상에 절연물질이 전면 증착됨으로써 보호막(118)이 형성된다. 보호막(118)은 게이트절연막과 동일한 무기물질 또는 유기물질이 이용된다. 이 후 보호막(118)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 드레인전극(110)을 노출시키는 화소접촉홀(120)이 형성된다.
도 12g를 참조하면, 화소접촉홀(120)을 갖는 보호막(118)이 형성된 하부기판(101) 상에 드레인전극(110)과 접촉되는 화소전극(122)이 형성된다.
이를 위해, 보호막(118)이 형성된 하부기판(101) 상에 투명전도성물질이 전면 증착된 후 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소접촉홀(120)을 통해 TFT의 드레인전극(110)과 전기적으로 접속된다.
상술한 바와 같이, 본 발명에 따른 액정표시패널 및 그 제조방법은 게이트전극을 형성하기 전에 액티브층의 채널영역, 엘디디영역, 소스영역 및 드레인영역이 형성됨으로써 활성화공정과 결정화공정이 결정화에너지로 동시에 진행되어 공정이 단순해진다. 또한, 단차진 포토레지스트패턴을 마스크로 n+이온을 주입하여 소스영역, 드레인영역 및 엘디디영역을 형성함으로써 n-이온 주입공정을 줄일 수 있어 공정이 단순해지며 제작비용을 줄일 수 있다. 또한, 결정화에너지로 활성화공정이 진행됨으로써 활성화효율이 높아지며 게이트전극을 형성하기 전에 활성화공정이 진행됨으로써 게이트전극의 손상이 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘형 액티브층을 형성하는 단계와;
    상기 아몰퍼스 실리콘형 액티브층을 결정화에너지로 결정화함과 동시에 활성화하여 폴리실리콘형 액티브층을 형성하는 단계와;
    상기 액티브층의 채널영역과 절연되게 중첩되는 게이트전극을 형성하는 단계와;
    상기 소스영역 및 드레인영역과 각각 접속되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 결정화에너지는 약 400~420mJ/cm인 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 아몰퍼스형 액티브층을 형성하는 단계는
    상기 기판 상에 아몰퍼스 실리콘 패턴을 형성하는 단계와;
    상기 아몰퍼스 실리콘 패턴을 일부 노출시키며 제1 및 제2 높이를 갖는 단차진 포토레지스트패턴을 형성하는 단계와;
    상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 포토레지스트패턴의 두께에 따라 주입량이 다르게 상기 아몰퍼스 실리콘패턴에 불순물을 주입하는 단계는
    상기 포토레지스트패턴에 의해 노출된 아몰퍼스 실리콘패턴에 제1 주입량의 불순물이 주입되어 소스영역 및 드레인영역이 형성되며, 상기 제2 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 제1 주입량보다 적은 제2 주입량의 불순물이 주입되어 엘디디영역이 형성되며, 상기 제1 높이를 갖는 포토레지스트패턴과 중첩되는 아몰퍼스 실리콘패턴에 불순물이 비주입되어 채널영역이 형성되는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 주입량은 약 1~2×1015/㎠ 농도를 가지며, 제2 주입량은 약 1012~4×1013/㎠ 농도를 가지는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방 법.
  6. 제 1 항에 있어서,
    상기 기판 상에 소스영역, 드레인영역, 채널영역 및 엘디디영역을 갖는 액티브층을 형성하는 단계는
    상기 기판 상에 아몰퍼스 실리콘막을 형성하는 단계와;
    상기 아몰퍼스 실리콘막 상에 단차진 제1 포토레지스트패턴을 형성하는 단계와;
    상기 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘막을 식각하여 아몰퍼스 실리콘패턴을 형성하는 단계와;
    상기 제1 포토레지스트패턴을 에싱하여 상기 에싱된 제1 포토레지스트패턴을 마스크로 상기 아몰퍼스 실리콘패턴에 제1 불순물을 주입하여 채널영역 및 엘디디영역을 갖는 아몰퍼스 실리콘패턴을 형성하는 단계와;
    상기 아몰퍼스 실리콘패턴 상에 상기 엘디디영역을 일부 노출시키는 제2 포토레지스트패턴을 형성하는 단계와;
    상기 제2 포토레지스트패턴을 마스크로 이용하여 상기 노출된 엘디디영역에 제2 불순물을 주입하여 소스영역 및 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 액티브층과 상기 게이트전극을 사이에 게이트절연막을 형성하는 단계와;
    상기 게이트전극과 소스전극 및 드레인전극 사이에 층간절연막을 형성하는 단계와;
    상기 소스전극 및 드레인전극을 덮도록 상기 층간절연막 상에 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH05152329A (ja) * 1991-11-29 1993-06-18 Casio Comput Co Ltd 薄膜トランジスタの製造方法
KR100233803B1 (ko) 1995-10-09 1999-12-01 마찌다 가쯔히꼬 박막 트랜지스터 및 그 제조 방법
KR20000074374A (ko) * 1999-05-20 2000-12-15 구본준 액정표시장치의 ｔｆｔ 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152329A (ja) * 1991-11-29 1993-06-18 Casio Comput Co Ltd 薄膜トランジスタの製造方法
KR100233803B1 (ko) 1995-10-09 1999-12-01 마찌다 가쯔히꼬 박막 트랜지스터 및 그 제조 방법
KR20000074374A (ko) * 1999-05-20 2000-12-15 구본준 액정표시장치의 ｔｆｔ 및 그 제조방법

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