KR20050100843A - 폴리실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

폴리실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법 Download PDF

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KR20050100843A
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Abstract

본 발명은 마스크공정수를 줄일 수 있는 폴리 실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 폴리실리콘형 박막트랜지스터 어레이 기판은 기판 상에 버퍼막, 투명도전막 및 산화절연막을 형성하는 단계와; 상기 산화절연막 상에 데이터라인 및 게이트전극을 포함하는 제1 도전패턴군과, 상기 제1 도전패턴군과 게이트절연패턴을 사이에 두고 중첩되는 액티브층을 형성하는 단계와; 상기 투명도전막과 산화절연막을 패터닝하여 상기 투명전극패턴과 화소전극을 포함하는 제2 도전패턴군과, 그 제2 도전패턴군 상에 산화절연패턴을 형성하는 단계와; 상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 액티브층 및 상기 데이터라인과 접속되는 소스전극, 상기 액티브층 및 상기 화소전극과 접속되는 드레인전극, 상기 게이트전극과 접속되는 게이트라인을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

폴리실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법{Thin Film Transistor Array Substrate Of Poly-Sillicon Type And Fabricating Method Thereof}
본 발명은 폴리 실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 마스크공정수를 줄일 수 있는 폴리 실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.
이러한 액정표시소자에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 박막 트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.
폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다.
도 1은 종래 폴리 실리콘형 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 종래 폴리 실리콘형 박막트랜지스터 어레이 기판은 게이트라인(2) 및 데이터라인(4)의 교차부에 위치하는 TFT(30)와, TFT(30)와 접속되는 화소전극(22)과, 화소전극(22)과 스토리지라인(52)의 중첩부에 형성된 스토리지캐패시터(50)를 구비한다.
TFT(30)는 게이트라인(2)과 접속되는 게이트전극(6)과, 데이터라인(4)과 접속되는 소스전극(8)과, 화소전극(22)과 보호막(18)을 관통하는 화소 콘택홀(20)을 통해 접속되는 드레인전극(10)을 구비한다.
게이트전극(6)은 버퍼막(16) 상에 형성되는 액티브층의 채널영역(14C)과 게이트절연막(12)을 사이에 두고 중첩되게 형성된다. 소스전극(8)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되며 불순물이온이 주입된 액티브층의 소스영역(14S)과 소스콘택홀(24S)을 통해 접촉한다. 드레인전극(14D)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되며 불순물이온이 주입된 액티브층의 드레인영역(14D)과 드레인콘택홀(24D)을 통해 접촉된다.
여기서, 액티브층(14)에는 TFT(30)의 채널에 따라 주입되는 불순물이온이 달라진다. 즉, TFT(30)가 N 채널인 경우에는 n+ 이온이 액티브층에 주입되며, P 채널인 경우에는 p+이온이 액티브층에 주입된다.
불순물이온이 주입된 액티브층은 소스영역 및 드레인영역이 되며, 불순물이온이 주입되지 않은 액티브층은 채널영역이 된다. 특히, N채널 TFT는 액티브층의 채널영역(14C)과 드레인영역(14D), 채널영역(14C)과 소스영역(14S) 사이에 오프전류를 감소시키기 위해 n-이온이 주입된 엘디디(Lightly Doped Drain ; LDD)영역을 추가로 포함한다.
TFT(30)는 게이트 라인(2)으로부터의 스캔 펄스에 응답하여 데이터 라인(4)으로부터의 비디오 신호, 즉 화소 신호를 액정셀에 충전되게 한다. 이에 따라, 액정셀은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
화소 전극(22)은 보호막(18)을 관통하는 화소 콘택홀(20)을 통해 TFT(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다.
이에 따라, TFT(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(50)는 스토리지라인(52)과, 그 스토리지라인(52)과 층간절연막(26) 및 보호막(18)을 사이에 두고 중첩되는 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(50)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
도 3a 내지 도 3f는 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시소자의 제조방법을 나타내는 단면도이다.
먼저, 하부기판(1) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 도 3a에 도시된 바와 같이 버퍼막(16)이 형성된다. 버퍼막(16)이 형성된 하부기판(1) 상에 아몰퍼스 실리콘막이 증착된 후 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리 실리콘막이 되고, 그 폴리 실리콘막이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝되어 TFT의 액티브층(14)이 형성된다.
액티브층(14)이 형성된 하부기판(1) 상에 SiO2 등의 절연물질이 전면 증착됨으로써 도 3b에 도시된 바와 같이 게이트절연막(12)이 형성된다. 게이트절연막(12)이 형성된 하부기판(1) 상에 게이트금속층이 전면 증착된 후 제2 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트전극(6)과 스토리지라인(52)이 형성된다. 여기서, 게이트전극(6) 및 스토리지라인(52)은 알루미늄, 알루미늄/네오듐 등이 이용된다. 이 후, 게이트전극(6)을 마스크로 이용하여 액티브층(14)에 불순물 이온이 주입됨으로써 액티브층의 채널영역(14C), 소스영역(14S) 및 드레인영역(14D)이 형성된다.
게이트전극(6)과 중첩되는 액티브층(14)은 채널영역(14C)으로, 게이트전극(6)과 중첩되지 않는 액티브층(14)은 소스영역 및 드레인영역(14S,14D)으로 형성된다. 이 때, 액티브층(14)에 주입되는 불순물 이온에 따라 TFT는 N형 또는 P형 TFT로 구분된다.
불순물 이온이 주입된 액티브층(14)이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 3c에 도시된 바와 같이 층간절연막(26)이 형성된다. 이 후 층간절연막(26)과 게이트절연막(12)은 제3 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝된다. 이에 따라, TFT의 소스영역(14S)과 드레인영역(14D)을 각각 노출시키는 소스접촉홀(24S)과 드레인접촉홀(24D)이 형성된다.
소스접촉홀(24S) 및 드레인접촉홀(24D)이 형성된 하부기판(1) 상에 데이터금속층이 전면 증착된 후 제4 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 도 3d에 도시된 바와 같이 TFT의 소스 및 드레인전극(8,10)이 형성된다. 소스 및 드레인전극(8,10)은 소스접촉홀(24S) 및 드레인접촉홀(24D)을 통해 액티브층의 소스영역(14S) 및 드레인영역(14D)과 접촉된다.
소스 및 드레인전극(8,10)이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 3e에 도시된 바와 같이 보호막(18)이 형성된다. 이 후, 제5 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 보호막(18)이 패터닝됨으로써 TFT의 드레인전극(10)을 노출시키는 화소 콘택홀(20)이 형성된다.
보호막(18)이 형성된 하부기판(1) 상에 투명전도성물질이 전면 증착된 후 제6 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 도 3f에 도시된 바와 같이 화소전극(22)이 형성된다. 화소전극(22)은 화소 콘택홀(20)을 통해 TFT(30)의 드레인전극(10)과 전기적으로 접속된다.
이와 같이, 종래 폴리실리콘형 박막트랜지스터 어레이 기판의 제조 방법은 6마스크 공정을 채용함으로써 제조 공정이 복잡하여 원가 절감에 한계가 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 마스크공정수를 줄일 수 있는 폴리 실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리실리콘형 박막트랜지스터 어레이 기판은 기판 상에 버퍼막, 투명도전막 및 산화절연막을 형성하는 단계와; 상기 산화절연막 상에 데이터라인 및 게이트전극을 포함하는 제1 도전패턴군과, 상기 제1 도전패턴군과 게이트절연패턴을 사이에 두고 중첩되는 액티브층을 형성하는 단계와; 상기 투명도전막과 산화절연막을 패터닝하여 상기 투명전극패턴과 화소전극을 포함하는 제2 도전패턴군과, 그 제2 도전패턴군 상에 산화절연패턴을 형성하는 단계와; 상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 액티브층 및 상기 데이터라인과 접속되는 소스전극, 상기 액티브층 및 상기 화소전극과 접속되는 드레인전극, 상기 게이트전극과 접속되는 게이트라인을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 산화절연막 상에 데이터라인 및 박막트랜지스터의 게이트전극을 포함하는 제1 도전패턴군과, 상기 제1 도전패턴군과 게이트절연패턴을 사이에 두고 중첩되는 액티브층을 형성하는 단계는 상기 산화절연막 상에 폴리실리콘막, 게이트절연막, 금속막을 형성하는 단계와; 상기 제1 금속막 상에 단차를 가지는 포토레지스트패턴을 형성하는 단계와; 상기 포토레지스트패턴을 마스크로 이용하여 상기 금속막, 게이트절연막 및 폴리 실리콘막을 식각하여 상기 게이트전극, 데이터라인, 게이트절연패턴 및 액티브층을 동일패턴으로 형성하는 단계와; 상기 포토레지스트패턴을 에싱하여 상기 게이트전극을 부분적으로 노출시키는 단계와; 상기 에싱된 포토레지스트패턴을 마스크로 상기 노출된 게이트전극을 식각하여 상기 게이트절연패턴을 노출시키는 단계를 포함하는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트절연패턴을 노출시키는 게이트전극을 마스크로 상기 액티브층에 불순물 이온을 도핑하고 활성화하여 상기 액티브층의 채널영역, 소스영역 및 드레인영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계는 상기 제2 도전패턴군이 형성된 기판 상에 수소가 함유된 보호막을 증착하는 단계와; 상기 보호막을 수소화하는 단계와; 상기 보호막을 패터닝하여 다수의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 수소가 함유된 보호막은 질화실리콘을 포함하는 것을 특징으로 한다.
상기 게이트절연패턴을 노출시키는 게이트전극을 마스크로 상기 액티브층에 수소가 혼합된 불순물 이온을 도핑하는 단계와;
상기 액티브층에 수소를 도핑하는 단계와;
상기 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법은 상기 불순물 이온을 활성화하여 상기 액티브층의 채널영역, 소스영역 및 드레인영역을 형성함과 아울러 상기 도핑된 수소를 이용하여 수소화하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계는 상기 제2 도전패턴군이 형성된 기판 상에 산화절연패턴과 식각비가 동일한 물질로 이루어진 보호막을 증착하는 단계와; 상기 보호막을 패터닝하여 다수의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 보호막은 산화실리콘으로 형성되는 것을 특징으로 한다.
상기 제2 도전패턴군과 산화절연패턴을 형성하는 단계는 상기 산화절연막 상에 포토레지스트패턴을 형성하는 단계와; 상기 포토레지스트패턴과 상기 제1 도전패턴군을 마스크로 상기 액티브층을 식각하는 단계와; 상기 산화절연막과 상기 투명도전막을 패터닝하여 제2 도전패턴과 산화절연패턴을 동일패턴으로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법은 상기 화소전극, 그 화소전극과 산화절연패턴을 사이에 두고 중첩되며 상기 액티브층에 불순물 이온이 주입된 스토리지전극, 그 스토리지전극과 접속되는 스토리지라인으로 이루어진 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판은 게이트라인과; 상기 게이트라인과 교차하는 데이터라인과; 상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성된 화소전극과; 상기 게이트라인과 접속된 게이트전극과; 상기 데이터라인과 접속된 소스전극과; 상기 화소전극과 접속된 드레인전극과; 상기 소스전극 및 드레인전극과 각각 접속되며 불순물 이온이 주입된 소스영역 및 드레인영역, 상기 소스영역 및 드레인영역 사이에 위치하는 채널영역을 가지는 제1 액티브층과; 상기 제1 액티브층과 이격되어 상기 데이터라인을 따라 형성되며 상기 데이터라인과 게이트절연패턴을 사이에 두고 중첩된 제2 액티브층을 구비하는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터 어레이 기판은 상기 제1 및 제2 액티브층과 산화절연패턴을 사이에 두고 중첩되며 상기 화소전극과 동일물질로 동일평면 상에 형성되는 투명전극패턴을 추가로 구비하는 것을 특징으로 한다.
상기 게이트라인과 소스전극 및 드레인전극은 동일금속으로 동일 평면 상에 형성되며, 상기 데이터라인과 게이트전극은 동일 금속으로 동일 평면 상에 형성되는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터 어레이 기판은 상기 데이터라인 및 게이트전극을 덮도록 형성되며 상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 추가로 구비하는 것을 특징으로 한다.
상기 보호막은 상기 산화절연패턴 및 게이트절연패턴 중 적어도 어느 하나와 식각비가 동일한 물질로 형성되는 것을 특징으로 한다.
상기 보호막은 상기 산화절연패턴 및 게이트절연패턴 중 적어도 어느 하나와 식각비가 다른 물질로 형성되는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터 어레이 기판은 상기 화소전극과, 그 화소전극과 산화절연패턴을 사이에 두고 중첩되는 스토리지전극, 상기 스토리지전극과 접속되는 스토리지라인을 포함하는 스토리지캐패시터를 추가로 구비하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 13e를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판은 게이트라인(102) 및 데이터라인(104)과, 게이트라인(102) 및 데이터라인(104)의 교차부에 위치하는 TFT(130)와, TFT(130)와 접속되는 화소전극(122)과, 화소전극(122)과 스토리지라인(152)의 중첩부에 형성된 스토리지캐패시터(150)를 구비한다.
게이트라인(102)과 데이터라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다.
게이트라인(102)은 보호막(118) 상에 게이트금속층으로 형성되며 TFT(130)의 게이트전극(106)에 게이트신호를 공급한다.
데이터라인(104)은 게이트절연패턴(112) 상에 데이터금속층으로 형성되며 TFT(130)의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다. 이러한 데이터라인(104)과 버퍼막(126) 사이에는 투명도전패턴(132), 산화절연패턴(128), 액티브층(174) 및 게이트절연패턴(112)이 데이터라인(104)과 동일패턴으로 형성된다. 또한, 투명도전패턴(132)과 산화절연패턴(128)은 TFT의 액티브층(114) 하부에 액티브층(114)과 동일패턴으로 형성된다.
TFT(130)는 게이트 라인(102)으로부터의 스캔 펄스에 응답하여 데이터 라인(104)으로부터의 비디오 신호, 즉 화소 신호를 액정셀에 충전되게 한다. 이를 위해, TFT(130)는 게이트라인(102)과 접속되는 게이트전극(106)과, 데이터라인(104)과 접속되는 소스전극(108)과, 화소전극(122)과 접속되는 드레인전극(110)을 구비한다.
게이트전극(106)은 게이트절연패턴(112) 상에 데이터금속층으로 형성되어 보호막(118)을 관통하는 제1 콘택홀(142)을 통해 게이트라인(102)과 접속된다. 또한, 게이트전극(106)은 액티브층의 채널영역(114C)과 게이트절연패턴(112)을 사이에 두고 중첩되게 형성된다.
소스전극(108)은 보호막(118) 상에 게이트금속층으로 형성되어 보호막(118) 및 게이트절연패턴(112)을 관통하는 제2 콘택홀(144)을 통해 데이터라인(104)과 접속된다. 또한, 소스전극(108)은 불순물이온이 주입된 액티브층의 소스영역(114S)과 제5 콘택홀(124을 통해 접촉된다.
드레인전극(110)은 보호막(118) 상에 게이트금속층으로 형성되어 보호막(118) 및 산화절연패턴(128)을 관통하는 제3 콘택홀(120)을 통해 화소전극(122)과 접속된다. 또한, 드레인전극(110)은 불순물이온이 주입된 액티브층의 드레인영역(114D)과 제6 콘택홀(116)을 통해 접촉된다.
여기서, 액티브층(114)에는 TFT(130)의 채널에 따라 주입되는 불순물이온이 달라진다. 즉, TFT(130)가 N 채널인 경우에는 n+ 이온이 액티브층에 주입되며, P 채널인 경우에는 p+이온이 액티브층에 주입된다. 불순물이온이 주입된 액티브층은 소스영역 및 드레인영역이 되며, 불순물이온이 주입되지 않은 액티브층은 채널영역이 된다. 특히, N 채널 TFT는 액티브층(114)의 채널영역(114C)과 드레인영역(114D), 채널영역(114C)과 소스영역(114S) 사이에 오프전류를 감소시키기 위해 n-이온이 주입된 엘디디(Lightly Doped Drain ; LDD)영역을 추가로 구비한다.
화소 전극(122)은 화소영역의 버퍼막(126) 상에 형성되며 보호막(118) 및 산화절연패턴(128)을 관통하는 제3 콘택홀(120)을 통해 TFT(130)의 드레인 전극(110)과 접속된다.
이에 따라, TFT(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(150)는 화소전극(122)과, 그 화소전극(122)과 산화절연패턴(128)을 사이에 두고 중첩되는 스토리지전극(154)으로 구성된다. 스토리지전극(154)은 게이트절연패턴(112) 및 보호막(118)을 관통하는 적어도 하나의 제4 콘택홀(156)을 통해 스토리지라인(152)과 접속된다. 이러한 스토리지 캐패시터(150)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
이와 같이, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판은 화소전극 하부에 액티브층이 없어 액티브층 간의 단락현상을 방지할 수 있다. 또한, 산화절연패턴을 사이에 두고 화소전극과 스토리지전극으로 중첩되게 형성되는 스토리지캐패시터는 두 전극 간의 거리가 상대적으로 가까워져 용량값이 커진다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판의 제1 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(126), 투명도전막(180) 및 산화절연막(182)이 형성된다. 버퍼막(126)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 투명도전막(180)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide), 인듐 징크 옥사이드(Indium Zinc Oxide) 및 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 중 적어도 어느 하나가 이용되며, 산화절연막(182)의 재료로는 산화실리콘(SiOx) 등의 산화절연물질이 이용된다. 그 산화절연막(182) 상에 제1 마스크공정으로 데이터라인(104) 및 게이트전극(106)을 포함하는 제1 도전패턴군과; 게이트절연패턴(122), 액티브층(114,174) 및 스토리지전극(154)이 형성된다.
이러한 제1 마스크 공정을 도 7a 내지 도 7f를 참조하여 상세히 하면 다음과 같다.
도 7a에 도시된 바와 같이 산화절연막(182) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 폴리실리콘막(184), 게이트절연막(186), 그리고 데이터금속층(188)이 순차적으로 형성된다. 여기서, 폴리실리콘막(184)은 산화절연막(182) 상에 아몰퍼스 실리콘막이 증착된 후 그 아몰퍼스 실리콘막이 레이저에 의해 결정화된 폴리 실리콘이 이용되며, 데이터 금속층(188)은 크롬(Cr), 몰리브덴(Mo), 구리(Cu) 등과 같은 금속이 이용된다.
그 다음, 데이터 금속층(188) 위에 포토레지스트막이 형성된 다음 도 7b에 도시된 바와 같이 부분 노광 제1 마스크(200)가 하부기판(101) 상부에 정렬된다. 제1 마스크(200)는 투명한 재질인 마스크 기판(202)과, 마스크 기판(202)의 차단 영역(S2)에 형성된 차단부(204)와, 마스크 기판(202)의 부분 노광 영역(S3)에 형성된 회절 노광부(206)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(202)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제1 마스크(200)를 이용한 포토레지스트막을 노광한 후 현상함으로써 제1 마스크(200)의 차단부(204)와 회절 노광부(206)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(210)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(210)은 차단 영역(S2)에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(210)보다 낮은 제2 높이(h2)를 갖게 된다.
이러한 포토레지스트 패턴(210)을 마스크로 이용한 식각 공정으로 데이터금속층이 패터닝됨으로써 도 7c에 도시된 바와 같이 데이터라인(104) 및 게이트전극(106)을 포함하는 제1 도전 패턴군이 형성된다. 그리고, 포토레지스트 패턴(210)을 마스크로 이용한 건식 식각 공정으로 폴리실리콘막(184)과 게이트절연막(186)이 패터닝됨으로써 제1 도전패턴군을 따라 액티브층(114,134,174)과 게이트절연패턴(112)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 에싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(210)은 도 7d에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(210)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(210)을 이용한 식각 공정으로 노출된 데이터금속층이 제거된다. 이에 따라, 게이트전극(106) 및 데이터라인(104)과 비중첩되는 게이트절연패턴(112)과 액티브층(114,134)이 노출된다. 그리고, 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴(210)이 스트립 공정으로 제거된다.
그리고, 제1 도전패턴군을 마스크로 액티브층(114,134)에 불순물 이온이 주입되고 활성화됨으로써 도 7e에 도시된 바와 같이 스토리지캐패시터의 액티브층(134)은 도전성을 갖는 스토리지전극(154)으로 형성되며, 박막트랜지스터에 포함되는 액티브층(114)은 소스영역(114S), 드레인영역(114D) 및 채널영역(114C)으로 형성된다.
도 8a 및 도 8b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제2 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 제1 도전패턴군과 액티브층이 형성된 하부기판(101) 상에 화소전극(122) 및 투명전극패턴(132)을 포함하는 제2 도전패턴군과; 산화절연패턴(128)이 형성된다.
이를 상세히 설명하면, 제1 도전패턴군이 형성된 하부기판(101) 상에 제2 마스크를 이용한 포토리소그래피공정에 의해 포토레지스트패턴이 형성된다. 이 포토레지스트 패턴과 제1 도전패턴군을 마스크로 노출된 액티브층을 식각하여 제거한다. 이는 불필요한 영역에 이온이 주입되어 도전상태로 변한 액티브층을 제거하여 도전상태의 액티브층과 인접한 도전패턴군 간의 쇼트(short)현상을 방지하기 위함이다. 이 후, 포토레지스트패턴을 마스크로 이용한 식각 공정으로 투명도전막(180)과 산화절연물질(182)이 패터닝됨으로써 투명전극패턴(132) 및 화소전극(122)을 포함하는 제2 도전패턴군과, 제2 도전패턴군과 동일패턴의 산화 절연패턴(128)이 형성된다.
도 9a 및 도 9b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제3 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 산화절연패턴(128)과 제2 도전패턴군이 형성된 하부기판(101) 상에 제1 내지 제6 콘택홀(142,144,120,156,124,116)을 가지는 보호막(118)이 형성된다.
이를 상세히 설명하면, 산화절연패턴(128)과 제2 도전패턴군이 형성된 하부기판(101) 상에 질화실리콘(SiNx)이 전면 증착됨으로써 보호막(118)이 형성된다. 이 보호막(118)이 형성된 하부기판(101)을 챔버 내에 삽입한 후 수소화 열처리한다. 수소화 열처리공정은 예를 들어 360~400℃에서 질소(N2)와 수소(H2)가스를 이용하여 약 1시간정도 진행된다. 이는 액티브층(114)을 이루는 폴리-실리콘에 포함된 주위의 원자와 결합하지 못하는 댕그링본드(Dangling Bond)를 수소화 열처리 공정에 의해 보호막(118) 내에 포함된 H2와 결합시키기 위함이다. 이에 따라, 댕그링본드에 의한 TFT 특성 저하를 방지할 수 있다.
수소화 열처리된 보호막(118)이 제3 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 제1 내지 제6 콘택홀(142,144,120,156,124,116)이 형성된다. 제1 콘택홀(142)은 보호막(118)을 관통하여 게이트전극(106)을 노출시킨다. 제2 콘택홀(144)은 보호막(118)을 관통하여 데이터라인(104)을 노출시킨다. 제3 콘택홀(120)은 보호막(118) 및 산화절연패턴(128)을 관통하여 화소전극(122)을 노출시킨다. 제4 콘택홀(156)은 보호막(118) 및 게이트절연패턴(112)을 관통하여 스토리지전극(154)을 노출시킨다. 제5 콘택홀(124)은 보호막(118) 및 게이트절연패턴(112)을 관통하여 액티브층의 소스영역(114S)을 노출시킨다. 제6 콘택홀(116)은 보호막(118) 및 게이트절연패턴(112)을 관통하여 액티브층의 드레인영역(114D)을 노출시킨다.
도 10a 및 도 10b는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법 중 제4 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 제1 내지 제6 콘택홀(142,144,120,156,124,116)을 가지는 보호막(118)이 형성된 하부기판(101) 상에 소스전극(108), 드레인전극(110), 게이트라인(102) 및 스토리지라인(152)을 포함하는 제3 도전패턴군이 형성된다.
이를 위해, 제1 내지 제6 콘택홀(142,144,120,156,124,116)을 가지는 보호막(118) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 전면 증착된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd), 크롬(Cr), 구리(Cu) 등이 이용된다. 이 후, 제4 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 소스전극(108), 드레인전극(110), 게이트라인(102) 및 스토리지라인(152)을 포함하는 제3 도전패턴군이 형성된다.
게이트라인(102)은 제1 콘택홀(142)을 통해 게이트전극(106)과 접속된다. 소스전극(108)은 제2 콘택홀(144)을 통해 데이터라인(104)과 접속되며 제5 콘택홀(124)을 통해 액티브층의 소스영역(114S)과 접속된다. 드레인전극(110)은 제3 콘택홀(120)을 통해 화소전극(122)과 접속되며 제6 콘택홀(116)을 통해 액티브층의 드레인영역(114D)과 접속된다. 스토리지라인(152)은 제4 콘택홀(156)을 통해 스토리지전극(154)과 접속된다.
도 11은 본 발명의 제2 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 11에 도시된 폴리실리콘형 박막트랜지스터 어레이 기판은 도 4 및 도 5에 도시된 폴리실리콘형 박막트랜지스터 어레이 기판과 비교하여 보호막(118)이 산화절연패턴(128) 및 게이트절연패턴(112) 중 적어도 어느 하나와 동일물질로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일 구성요소에 대한 상세한 설명은 생략하기로 한다.
보호막(118)은 산화절연패턴(128) 및 게이트절연패턴(112) 중 적어도 어느 하나와 동일한 산화실리콘(SiO2)으로 형성된다. 이에 따라, 보호막(118)과 게이트절연패턴(112)[산화절연패턴(128)]의 선택식각비가 동일해져 이들을 관통하는 다수의 콘택홀(142,144,120,156,124,116)의 언더컷현상을 방지할 수 있다.
이에 대한 상세한 설명을 도 12a 및 도 12b를 결부하여 상세히 설명하기로 한다.
먼저, 도 2, 도 5 및 도 12a에 도시된 바와 같이 수소화공정을 위해 보호막(118)은 수소함량이 많은 질화실리콘(SiNx)으로 형성된다. 이 경우, 산화실리콘(SiO2)으로 형성되는 산화절연패턴 및 게이트절연패턴 중 적어도 어느 하나의 절연패턴(232)과 보호막(118)의 선택식각비가 달라 콘택홀(230) 형성시 절연패턴(232)이 과식각된다. 이에 따라, 절연패턴(232) 및 보호막(118) 상에 형성되는 소스전극, 드레인전극, 게이트라인 및 스토리지라인을 포함하는 제3 도전패턴군(234)의 단선이 발생하는 문제점이 있다.
이를 해결하기 위해, 활성화공정과 수소화공정을 동시에 실행한 후, 도 12b에 도시된 바와 같이 보호막(118)을 산화실리콘(SiO2)으로 형성한다. 이 경우, 절연패턴(232)과 보호막(118)의 선택식각비가 동일해져 콘택홀(230) 형성시 절연패턴(232)과 보호막(118)이 동일패턴으로 형성된다. 이에 따라, 절연패턴(232) 및 보호막(118) 상에 형성되는 소스전극, 드레인전극, 게이트라인 및 스토리지라인을 포함하는 제3 도전패턴군(234)의 단선을 방지할 수 있다.
이와 같이, 본 발명의 제2 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판은 수소화공정과 활성화공정을 동시에 실행함으로써 보호막을 질화실리콘보다 유전율이 낮은 산화실리콘으로 형성함으로써 보호막의 두께를 줄일 수 있다.
도 13a 내지 도 13e는 본 발명의 제2 실시 예에 따른 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
먼저, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(126), 투명도전막(180), 산화절연막(182), 폴리실리콘막, 게이트절연막, 데이터금속층이 순차적으로 형성된다. 그런 다음, 폴리실리콘막, 게이트절연막 및 데이터금속층이 도 7a 내지 도 7f에 도시된 제1 마스크공정을 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 도 13a에 도시된 바와 같이 데이터라인(104) 및 게이트전극(106)을 포함하는 제1 도전패턴군과; 게이트절연패턴(112) 및 액티브층이 형성된다.
그리고, 제1 도전패턴군을 마스크로 액티브층(114,134)에 불순물 이온이 주입된다. 이 때, 불순물 이온에 수소화효율을 높히기 위해 수소를 혼합하여 액티브층에 주입할 수 있다. 이에 따라, 스토리지캐패시터의 액티브층(134)은 도전성을 갖는 스토리지전극(154)으로 형성된다. 또한, 박막트랜지스터에 포함되는 액티브층(114)은 소스영역(114S), 드레인영역(114D) 및 채널영역(114C)으로 형성된다.
그런 다음, 수소를 액티브층(114)에 주입한 후 하부기판(101)을 도 13b에 도시된 바와 같이 소정온도로 활성화한다. 활성화시 P형 TFT인 경우에는 약 350~400℃에서, 예를 들어 약 380℃에서 활성화되며, N형 TFT인 경우에는 RTA(Rapid Thermal Annealing)방법으로 약 700~1100℃에서 활성화된다. 활성화와 동시에 액티브층에 주입된 수소를 이용하여 댕그링 본드(Dangling Bond)를 보호하게 된다.
제1 도전패턴군과 액티브층이 형성된 하부기판(101) 상에 제2 마스크를 이용한 포토리소그래피공정과 식각 공정으로 투명도전막(180)과 산화절연막(182)이 패터닝됨으로써 도 13c에 도시된 바와 같이 투명전극패턴(132) 및 화소전극(122)을 포함하는 제2 도전패턴군과, 제2 도전패턴군과 동일패턴의 산화 절연패턴(128)이 형성된다.
산화절연패턴(128)과 제2 도전패턴군이 형성된 하부기판(101) 상에 산화실리콘(SiOx)이 전면 증착됨으로써 도 13d에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)이 제3 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트전극(106), 데이터라인(104), 화소전극(122), 스토리지전극(154), 액티브층의 소스영역(114S) 및 드레인영역(114D)을 각각 노출시키는 제1 내지 제6 콘택홀(142,144,120,156,124,116)이 형성된다.
제1 내지 제6 콘택홀(142,144,120,156,124,116)을 가지는 보호막(118)이 형성된 하부기판(101) 상에 게이트금속층이 전면 증착된다. 이 후, 제4 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 도 13e에 도시된 바와 같이 소스전극(108), 드레인전극(110), 게이트라인(102) 및 스토리지라인(152)을 포함하는 제3 도전패턴군이 형성된다.
상술한 바와 같이, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판 및 그 제조방법은 액티브층과 제1 도전패턴군을 제1 마스크공정으로 형성하고, 제2 도전패턴군을 제2 마스크공정으로 형성하고, 다수의 콘택홀을 제3 마스크공정으로 형성하고, 제3 도전패턴군을 제4 마스크공정으로 형성함으로써 마스크공정 수를 줄일 수 있다. 또한, 화소영역 내의 불필요한 액티브층을 제거하여 액티브간 단선현상을 방지할 수 있다. 또한, 보호막을 산화실리콘으로 형성함으로써 보호막과 동시에 관통되는 게이트절연패턴[산화절연패턴]의 언더컷현상을 방지하여 제3 도전패턴군의 단선을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래 폴리 실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 3a 내지 도 3f는 도 2에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
도 4는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판의 제1 마스크공정을 나타내는 평면도 및 단면도이다.
도 7a 내지 도 7e는 도 6a 및 도 6b에 도시된 제1 마스크공정을 상세히 나타내는 단면도이다.
도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판의 제2 마스크공정을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판의 제3 마스크공정을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판의 제4 마스크공정을 나타내는 평면도 및 단면도이다.
도 11은 본 발명의 제2 실시 예에 따른 폴리 실리콘형 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 12a는 질화실리콘으로 이루어진 보호막 상에 형성된 제3 도전패턴군을 나타내는 단면도이며, 도 12b는 산화실리콘으로 이루어진 보호막 상에 형성되는 제3 도전패턴군을 나타내는 단면도이다.
도 13a 내지 도 13e는 도 11에 도시된 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1,101 : 기판 2,102 : 게이트라인
4 : 데이터라인 6,106 : 게이트전극
8,108 : 소스전극 10,110 : 드레인전극
12 : 게이트절연막 14,114 : 액티브층
18,118 : 보호막 20,114,116,124,142,144,156 : 콘택홀
22,122 : 화소전극

Claims (17)

  1. 기판 상에 버퍼막, 투명도전막 및 산화절연막을 형성하는 단계와;
    상기 산화절연막 상에 데이터라인 및 게이트전극을 포함하는 제1 도전패턴군과, 상기 제1 도전패턴군과 게이트절연패턴을 사이에 두고 중첩되는 액티브층을 형성하는 단계와;
    상기 투명도전막과 산화절연막을 패터닝하여 상기 투명전극패턴과 화소전극을 포함하는 제2 도전패턴군과, 그 제2 도전패턴군 상에 산화절연패턴을 형성하는 단계와;
    상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 액티브층 및 상기 데이터라인과 접속되는 소스전극, 상기 액티브층 및 상기 화소전극과 접속되는 드레인전극, 상기 게이트전극과 접속되는 게이트라인을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화절연막 상에 데이터라인 및 박막트랜지스터의 게이트전극을 포함하는 제1 도전패턴군과, 상기 제1 도전패턴군과 게이트절연패턴을 사이에 두고 중첩되는 액티브층을 형성하는 단계는
    상기 산화절연막 상에 폴리실리콘막, 게이트절연막, 금속막을 형성하는 단계와;
    상기 제1 금속막 상에 단차를 가지는 포토레지스트패턴을 형성하는 단계와;
    상기 포토레지스트패턴을 마스크로 이용하여 상기 금속막, 게이트절연막 및 폴리 실리콘막을 식각하여 상기 게이트전극, 데이터라인, 게이트절연패턴 및 액티브층을 동일패턴으로 형성하는 단계와;
    상기 포토레지스트패턴을 에싱하여 상기 게이트전극을 부분적으로 노출시키는 단계와;
    상기 에싱된 포토레지스트패턴을 마스크로 상기 노출된 게이트전극을 식각하여 상기 게이트절연패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 게이트절연패턴을 노출시키는 게이트전극을 마스크로 상기 액티브층에 불순물 이온을 도핑하고 활성화하여 상기 액티브층의 채널영역, 소스영역 및 드레인영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계는
    상기 제2 도전패턴군이 형성된 기판 상에 수소가 함유된 보호막을 증착하는 단계와;
    상기 보호막을 수소화하는 단계와;
    상기 보호막을 패터닝하여 다수의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 수소가 함유된 보호막은 질화실리콘을 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  6. 제 2 항에 있어서,
    상기 게이트절연패턴을 노출시키는 게이트전극을 마스크로 상기 액티브층에 수소가 혼합된 불순물 이온을 도핑하는 단계와;
    상기 액티브층에 수소를 도핑하는 단계와;
    상기 불순물 이온을 활성화하여 상기 액티브층의 채널영역, 소스영역 및 드레인영역을 형성함과 아울러 상기 도핑된 수소를 이용하여 수소화하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 형성하는 단계는
    상기 제2 도전패턴군이 형성된 기판 상에 산화절연패턴과 식각비가 동일한 물질로 이루어진 보호막을 증착하는 단계와;
    상기 보호막을 패터닝하여 다수의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 보호막은 산화실리콘으로 형성되는 것을 특징으로 하는 폴리실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2 도전패턴군과 산화절연패턴을 형성하는 단계는
    상기 산화절연막 상에 포토레지스트패턴을 형성하는 단계와;
    상기 포토레지스트패턴과 상기 제1 도전패턴군을 마스크로 상기 액티브층을 식각하는 단계와;
    상기 산화절연막과 상기 투명도전막을 패터닝하여 제2 도전패턴과 산화절연패턴을 동일패턴으로 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 1 항에 있어서,
    상기 화소전극, 그 화소전극과 산화절연패턴을 사이에 두고 중첩되며 상기 액티브층에 불순물 이온이 주입된 스토리지전극, 그 스토리지전극과 접속되는 스토리지라인으로 이루어진 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판의 제조방법.
  11. 게이트라인과;
    상기 게이트라인과 교차하는 데이터라인과;
    상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성된 화소전극과;
    상기 게이트라인과 접속된 게이트전극과;
    상기 데이터라인과 접속된 소스전극과;
    상기 화소전극과 접속된 드레인전극과;
    상기 소스전극 및 드레인전극과 각각 접속되며 불순물 이온이 주입된 소스영역 및 드레인영역, 상기 소스영역 및 드레인영역 사이에 위치하는 채널영역을 가지는 제1 액티브층과;
    상기 제1 액티브층과 이격되어 상기 데이터라인을 따라 형성되며 상기 데이터라인과 게이트절연패턴을 사이에 두고 중첩된 제2 액티브층을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 액티브층과 산화절연패턴을 사이에 두고 중첩되며 상기 화소전극과 동일물질로 동일평면 상에 형성되는 투명전극패턴을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
  13. 제 11 항에 있어서,
    상기 게이트라인과 소스전극 및 드레인전극은 동일금속으로 동일 평면 상에 형성되며,
    상기 데이터라인과 게이트전극은 동일 금속으로 동일 평면 상에 형성되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
  14. 제 11 항에 있어서,
    상기 데이터라인 및 게이트전극을 덮도록 형성되며 상기 액티브층, 상기 데이터라인, 상기 게이트전극 및 상기 화소전극을 노출시키는 다수의 콘택홀을 갖는 보호막을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
  15. 제 14 항에 있어서,
    상기 보호막은 상기 산화절연패턴 및 게이트절연패턴 중 적어도 어느 하나와 식각비가 동일한 물질로 형성되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
  16. 제 14 항에 있어서,
    상기 보호막은 상기 산화절연패턴 및 게이트절연패턴 중 적어도 어느 하나와 식각비가 다른 물질로 형성되는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
  17. 제 11 항에 있어서,
    상기 화소전극과, 그 화소전극과 산화절연패턴을 사이에 두고 중첩되는 스토리지전극, 상기 스토리지전극과 접속되는 스토리지라인을 포함하는 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 어레이 기판.
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* Cited by examiner, † Cited by third party
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CN102842587A (zh) * 2012-09-24 2012-12-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR101330095B1 (ko) * 2006-09-29 2013-11-15 소니 주식회사 박막 반도체 장치, 표시 장치 및 박막 반도체 장치의 제조방법

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