JP2008028399A - 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 - Google Patents
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- H01L27/1259—Multistep manufacturing methods
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Abstract
【課題】 駆動領域と画素領域のＴＦＴが異なる特性、特に、電子移動度と、または漏れ特性を有する駆動回路と画素領域の全体的なＴＦＴ構造を提供する。
【解決手段】 薄膜トランジスタデバイスを含む画像表示システムであって、駆動回路領域と画素領域を含む基板、駆動回路領域と画素領域の基板の上にそれぞれ設置され、チャネル領域、ソース／ドレイン領域と、その間に形成された軽ドープ領域を含む第１と第２活性層、および第１と第２活性層の上にそれぞれ設置され、堆積された第１と第２ゲート誘電体層とゲート長を有するゲート層を含み、第２ゲート誘電体層が第１ゲート誘電体層より短い長さを有するが、ゲート層の前記ゲート長より長い２つのゲート構造を含み、第１活性層の軽ドープ領域は、第２活性層と異なる長さを有するシステム。
【選択図】 図２Ｆ
Description
本発明は、フラットパネルディスプレイ技術に関し、特に、駆動回路と画素領域の薄膜トランジスタ（ＴＦＴ）デバイス、およびＴＦＴデバイスを有する画像を表示するシステムの製造方法に関するものである。
アクティブマトリクス方式液晶ディスプレイ（ＬＣＤ）などのアクティブマトリクスのフラットパネルディスプレイへの需要が近年急速に増加している。一般的に、ＬＣＤは、画素と駆動回路のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）を用い、活性層として用いられる材料に基づいて、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴとポリシリコンＴＦＴに分類される。アモルファスシリコンＴＦＴに比べ、ポリシリコンＴＦＴは、高キャリア移動度、高駆動回路の高集積化の利点を有し、高速動作のアプリケーションによく用いられる。ポリシリコンＴＦＴの主な欠点の１つは、オフ状態のリーク電流であり、ＬＣＤの電荷損失を招く。この問題に取り組むために、従来の軽ドープドレイン（ＬＤＤ）構造がドレイン接合領域を減少してリーク電流を減少するように用いられている。
図１Ａ〜１Ｄは、フラットパネルディスプレイ（ＦＰＤ）のｎ型薄膜トランジスタデバイスを製造する従来の方法を表している。図１Ａでは、基板１００が提供される。基板１００は、駆動回路領域Ｉと画素領域ＩＩを含む。バッファ層１０２は、基板１００の上に堆積され、基板１００と次の活性層の間の接着層または汚染障壁層として働くことができる。第１と第２活性層１０３と１０４は、駆動回路領域Ｉと画素領域ＩＩのバッファ層の上にそれぞれ形成される。第１と第２活性層１０３と１０４は、ポリシリコンを含むことができ、従来の低温ポリシリコン（ＬＴＰＳ）技術によって形成されることができる。ホウ素イオン注入１０が第１と第２活性層１０３と１０４に行われ、チャネルドーピングを行う。
図１Ｂでは、マスキングパターン層（ｍａｓｋｉｎｇ ｐａｔｔｅｒｎ ｌａｙｅｒ）１０６は、図１Ａに示す基板の上に形成され、第１と第２活性層１０３と１０４の部分をそれぞれ覆い、ソース／ドレイン領域を定義する。ｎ型ドーピングの重イオン注入１２が行われ、第１と第２活性層１０３と１０４のソース／ドレイン領域１０３ａと１０４ａをそれぞれ形成する。
不必要なマスキングパターン層１０６が取り除かれた後、図１Ｃに示すように、ゲート誘電体層１０８と金属層１１０が図１Ｂに示す基板の上に続いて形成される。次に、マスキングパターン層１１２が第１と第２活性層１０３と１０４上の金属層１１０の上に形成され、ゲートを定義する。
マスキングパターン層１１２によって覆われていない金属層１１０は、エッチングされ、図１Ｄに示すように、第１と第２活性層１０３と１０４上の金属層１１０の上にゲート層１１３と１１４を形成する。一般的に、ゲート層１１３と１１４は、次のステップで軽ドープドレイン（ＬＤＤ）領域を定義するために、下方のソース／ドレイン領域１０３ａと１０４ａを覆わない。その後、ｎ型ＬＤＤのドーピングの軽イオン注入１４が埋め込みマスクとしてゲート層１１３と１１４を用いて行われ、チャネル領域１０３ｃと１０４ｃ（ｉ.ｅ．ゲート層１１３と１１４の下方のドープされていない領域）と、第１と第２活性層１０３と１０４の軽ドープドレインとして働く軽ドープ領域１０３ｂと１０４ｂを形成し、駆動回路領域Ｉと画素領域ＩＩのＴＦＴの製造を完成する。
従来のＴＦＴデバイスでは、駆動回路領域Ｉと画素領域ＩＩのＴＦＴは、同じ時間で同じプロセスで製造される。よって、軽ドープ領域１０３ｂの長さｄ１は、軽ドープ領域１０４ｂの長さｄ２と実質的に同じである。一般的に、低リーク電流の画素ＴＦＴと高電子移動度（高速応答）の駆動ＴＦＴを設計することが望ましい。しかし、漏れと電子移動度の両方が軽ドープドレインの長さに反比例することから、画素領域に低リークのＴＦＴと駆動回路領域に高電子移動度のＴＦＴを製造することは難しい。即ち、従来の薄膜トランジスタデバイスは、画素領域と駆動回路領域の両方の軽ドープドレインが同じ長さにあるため、画素領域に低リークのＴＦＴと駆動回路領域に高電子移動度のＴＦＴを有することができない。よって、光リソグラフィーの限界により、軽ドープドレインの長さを更に減少し、電子移動度を高めることが難しい。
よって、駆動回路と画素領域の異なるＴＦＴの電子特性を有する改善された薄膜トランジスタデバイスの開発技術が必要であり、よって、高電子移動度の駆動ＴＦＴと低リークの画素ＴＦＴを提供する。
本発明は、駆動領域と画素領域のＴＦＴが異なる特性、特に、電子移動度と、または漏れ特性を有する、駆動回路と画素領域の全体的なＴＦＴ構造を提供する。
本発明の一形態において、駆動回路と画素領域のＴＦＴは、異なる特性、または各チャネル領域に関して効果的な長さを有する軽ドープ領域で定義される活性層を有する。活性層の全体の長さは、実質的に同じであることができ、且つ、両領域のチャネル／ゲートの長さは、実質的に同じであるが、２つの領域のＬＤＤ領域の長さが異なることができる。本発明のもう１つ一形態において、この全ＴＦＴ構造は、各軽ドープ領域が駆動回路と画素領域に共に、または同時に定義されないプロセスによって形成される。マスキングとドーピングのステップが駆動回路と画素領域に行われ、各チャネル域に関して異なる長さの軽ドープ領域を得る。特に、画素領域のマスキングとドーピングのプロセスは、ＬＤＤ領域が形成される前に重イオンドーピングを活性層に施すが、駆動回路領域のマスキングとドーピングのプロセスは、重イオンドーピングを施し、ソース／ドレイン領域と共にＬＤＤを同時にドープする。
本発明の１つの実施例に基づいて、第１と第２活性層は、駆動回路領域と画素領域の基板の上にそれぞれ設置される。各第１と第２活性層は、チャネル領域、ソース／ドレイン領域と、その間に形成された軽ドープ領域を含む。２つのゲート構造は、第１と第２活性層の上にそれぞれ設置される。各ゲート構造は、堆積された第１と第２ゲート誘電体層とゲート層を含み、第２ゲート誘電体層は、第１ゲート誘電体層より短い長さを有するが、ゲート層のゲート長より長い。第１活性層の軽ドープ領域は、第２活性層と異なる効果的な長さを有する。
画像表示システムの製造方法の実施例は、駆動回路領域と画素領域を含む基板を提供するステップを含む。第１活性層は、駆動回路領域の基板の上に形成され、第２活性層は、画素領域の基板の上に形成される。ソース／ドレイン領域は、第２活性層に形成される。ゲート構造は、第１と第２活性層の上にそれぞれ形成され、各ゲート構造は、堆積された第１と第２ゲート誘電体層とゲート層を含み、第２ゲート誘電体層は、第１ゲート誘電体層より短い長さを有するが、ゲート層のゲート長より長い。ゲート層、第２ゲート誘電体層と、第２活性層上の第１ゲート誘電体層の一部は、マスキング層によって覆われる。重イオン注入が行われ、第１活性層にソース／ドレインと軽ドープ領域を形成する。マスキング層を取り除いた後、軽イオン注入が行われ、第２活性層に軽ドープ領域を形成し、第２活性層の軽ドープ領域は、第１活性層と異なる長さを有する。
本発明に基づくと、駆動回路と画素領域ＩとＩＩのＴＦＴデバイスが異なる長さＤ１とＤ２のＬＤＤ領域２０３ｂと２０４ｂを有することから、ＴＦＴデバイスは、駆動回路と画素領域ＩとＩＩで異なる電気特徴を有することができる。特に、長さＤ１が長さＤ２より短いことから、駆動領域ＩのＴＦＴが画素領域ＩＩのＴＦＴの漏れを低く保っている時、高い電子移動度を有することができる。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
画像表示システムと製造方法の実施例が提供される。これに関し、図２Ｆは、システムのＴＦＴデバイス３００の実施例を表している。特に、ＴＦＴを組み込んだシステムは、駆動回路領域Ｉと画素領域ＩＩを含む基板２００を含む。バッファ層２０２は、基板２００の上に選択的に設置され、基板２００と次の活性層との間の接着層または汚染障壁層として働くことができる。図で示した実施例では、２つの領域ＩとＩＩの活性層は、長さの点で実質的に同じであり、２つの領域ＩとＩＩのチャネル／ゲートは、長さの点で実質的に同じであるが２つの領域ＩとＩＩのＬＤＤ領域は、長さの点で異なる。第１と第２活性層２０３と２０４は、駆動回路領域Ｉと画素領域ＩＩの基板２００の上にそれぞれ設置される。第１活性層２０３は、チャネル領域２０３ｃ、ソース／ドレイン領域２０３ａと、その間に形成された軽ドープ領域２０３ｂを含むことができる。第２活性層２０４は、チャネル領域２０４ｃ、ソース／ドレイン領域２０４ａと、その間に形成された軽ドープ領域２０４ｂを含むことができる。ここでは、“軽ドープ領域”の用語は、軽ドープドレイン（ＬＤＤ）領域を意味する。この実施例では、第１活性層２０３の軽ドープ領域２０３ｂは、第２活性層２０４の長さＤ２と異なる長さＤ１を有する。特に、長さＤ１は、長さＤ２より短い。２つのゲート構造は、第１と第２活性層２０３と２０４にそれぞれ設置されてＴＦＴが完成する。駆動回路領域ＩのＴＦＴは、ＣＭＯＳまたはＰＭＯＳを含むことができる。画素領域ＩＩのＴＦＴは、ＣＭＯＳまたはＮＭＯＳを含むことができる。第２活性層２０４の上に設置されたゲート構造は、堆積された第１と第２ゲート誘電体層２０８と２１３と、ゲート層２１６も含む。この実施例では、図２Ｄに示すように、第２ゲート誘電体層２１１または２１３は、第１ゲート誘電体層２０８の長さＬ１より短い長さＬ２を有するがゲート層２１５または２１６のゲート長Ｌ３より長い。
図４は、図２Ｆに示すＴＦＴデバイス３００を含むフラットパネルディスプレイ（ＦＰＤ）装置４００を組み込んだ画像表示システムの略図である。ＦＰＤ装置４００は、スキャンドライバ回路領域（Ｓ−ドライバ回路）４０１、データドライバ回路領域（Ｄ−ドライバ回路）４０２、タイミング制御回路領域（その他の回路）４０３と、画素領域４０４を含み、図２Ｆに示す駆動回路領域Ｉに形成されたＴＦＴは、スキャンドライバ、データドライバと、タイミング制御回路領域４０１、４０２と、４０３に設置される。更に、図２Ｆに示す画素領域ＩＩに形成されたＴＦＴは、画素領域４０４に設置される。
図２Ａ〜２Ｆを参照下さい。本発明に基づいたディスプレイパネルのＴＦＴ構造３００組み込んだ画像表示システムを製造する方法の実施例を表している。図２Ａでは、駆動回路領域Ｉと画素領域ＩＩを含む基板２００が提供される。基板２００は、ガラス、クオーツ、またはプラスチックを含むことができる。バッファ層２０２は、基板２００の上に選択的に形成され、その上に形成された基板２００と次の層の間に接着層または汚染障壁層として働くことができる。バッファ層２０２は、単一層、または複数層であることができる。例えば、バッファ層２０２は、酸化ケイ素、窒化ケイ素、またはその組み合わせを含むことができる。この実施例では、バッファ層２０２は、約５００Åの厚さの窒化ケイ素と約１３００Åの厚さのその上を覆う酸化ケイ素を含む。図を簡易化するために、単一層のみが描かれる。
第１活性層２０３は、駆動回路領域Ｉの基板２００の上に形成され、第２活性層２０４は、画素領域ＩＩの基板２００の上に形成される。第１と第２活性層２０３と２０４は、同時に堆積、マスキング（ｍａｓｋｉｎｇ）と、エッチングプロセスを用いて、同時に形成されることができる。この実施例では、第１と第２活性層２０３と２０４は、ポリシリコンを含むことができ、従来の低温ポリシリコン（ＬＴＰＳ）技術によって形成されることができる。例えば、アモルファスシリコン層（図示しない）が基板２００の上に形成される。例えば、エキシマレーザーアニール（ＥＬＡ）処理などのレーザーアニール処理が行われて、アモルファスシリコン層がポリシリコン層に変換される。続いて、ポリシリコン層がパターン化され、駆動回路領域Ｉと画素領域ＩＩにポリシリコンパターン層２０３と２０４をそれぞれ形成する。ポリシリコンパターン層２０３と２０４は、駆動回路領域Ｉと画素領域ＩＩの薄膜トランジスタの第１と第２活性層として働く。次に、チャネルドーピングプロセスが第１と第２活性層２０３と２０４に行われる。例えば、ホウ素イオン注入２０が第１と第２活性層２０３と２０４に行われる。
図２Ｂでは、マスキング層２０６が基板２００の上に形成され、第１活性層２０３と第２活性層２０４の一部を覆う。特に、第２活性層２０４の露出された一部は、ソース／ドレイン領域の定義に用いられる。マスキング層２０６は、従来のリソグラフィーによって形成されることができる。続いて、重イオン注入２２が覆われていない第２活性層２０４に行われ、その中にソース／ドレイン領域２０４ａを形成する。例えば、重イオン注入２２は、１×１０１４〜１×１０１５ａｔｏｍ／ｃｍ２のドーズ量で行なわれる。
マスキング層２０６を取り除いた後、第１絶縁層２０８、第２絶縁層２１０と、導電層２１２は、図２Ｃに示すように、第１と第２活性層２０３と２０４と、バッファ層２０２の上に順次に形成される。本実施例では、第１絶縁層２０８は、酸化ケイ素を含むことができ、第２絶縁層２１０は、窒化ケイ素を含むことができる。第１と第２絶縁層２０８と２１０は、例えば、化学気相蒸着（ＣＶＤ）などの従来の堆積によって形成されることができる。導電層２１２は、例えば、モリブデン（Ｍｏ）またはモリブデン合金などの金属を含むことができる。導電層２１２は、ＣＶＤまたはスパッタリングによって形成されることができる。マスキングパターン層２１４は、図２Ｃに示すように、導電層２１２の上に形成され、駆動回路領域Ｉと画素領域ＩＩのゲートパターン領域をそれぞれ覆う。
導電層２１２と下方の第２絶縁層２１０は、エッチマスクとしてマスキングパターン層２１４を用いて順次にエッチングされる。エッチングされていない第１絶縁層２０８は、第１ゲート誘電体層として働く。更に、エッチングした後、ゲート層２１５と２１６と、第２ゲート誘電体層２１１と２１３は、駆動回路領域Ｉと画素領域ＩＩにそれぞれ形成される。その後、マスキングパターン層２１４（図２Ｃに示すように）は、図２Ｄに示すように取り除かれる。例えば、この実施例では、エッチングステップは、ドライエッチングを含むことができ、プロセスガスとして酸素含有ガスと塩素含有ガスの混合を用いたプラズマエッチングまたは反応性イオンエッチング（ＲＩＥ）を含むことができる。第２絶縁層２１０のエッチングの間、酸素含有ガスと塩素含有ガスの流れがゲート層２１５と２１６の一部を横方向に取り除くように調節されることで、第２ゲート誘電体層２１１と２１３の長さＬ２がゲート層２１５と２１６のゲート長Ｌ３より長いことができる。ゲート誘電体層２１１と２１３は、ゲート層２１５と２１６を越えてそれぞれ延伸する。例えば、ゲート層２１５と２１６のエッチングの間、塩素含有ガスの流れは、塩素含有ガスが用いられる唯一のガスであるとしても、最大限に達するように徐々に合わせられる。第２絶縁層２１０のエッチングの間、酸素含有ガスの流れは、最大限に達するように徐々に合わせられ、よって、マスキング層２１４の一部が取り除かれ、ゲート層２１５と２１６が再度、同時にエッチングされたマスキング層２１４によって露出される。更に、エッチングされていない第１ゲート誘電体層２０８は、第２ゲート誘電体層２１１と２１３の長さＬ２より長い活性層２０３と２０４上に長さＬ１を有する。
図２Ｅでは、マスキング層２１８は、画素領域ＩＩに形成され、ゲート層２１６、第２ゲート誘電体層２１３と、第１ゲート誘電体層２０８を覆う。即ち、マスキング層２１８は、イオン注入２４によってドープされていない第２活性層２０４の領域を覆うことが必要である（図２Ｅに図示）。マスキング層２１８は、従来のリソグラフィによって形成されることができる。続いて、重イオン注入２４が第１活性層２０３に行われ、その中にソース／ドレイン領域２０３ａと軽ドープ領域２０３ｂを形成する。例えば、重イオン注入２４は、_１×１０１４〜１×１０１５ａｔｏｍ／ｃｍ２のドーズ量で行なわれる。この実施例では、軽ドープ領域２０３ｂは、ゲート層２１５に自己整合される。よって、駆動回路領域ＩのＴＦＴの信頼度が増加されることができる。また、軽ドープ領域２０３ｂの長さＤ１は、第２ゲート誘電体層２１１の長さＬ２とゲート層２１５のゲート長Ｌ３間の差異によって決定されることができる。即ち、駆動回路領域ＩのＴＦＴの電子移動度は、長さＬ２とＬ３間の差異を減少することで更に増加されることができる。第１活性層２０３では、ゲート層２１５の下方の領域は、チャネル領域として働くことができる。
図２Ｆに示すように、マスキング層２１８が取り除かれた後、軽イオン注入２６が第２活性層２０４で行われ、その中に軽ドープ領域２０４ｂを形成する。例えば、軽イオン注入２６は、_１×１０１３〜１×１０１４ａｔｏｍ／ｃｍ２のドーズ量で行なわれる。図３は、液晶層２２０、上基板２２２と、各種の光学層（図示しない）を含む画像表示システムを構成するいくつかの追加の部品を表している。結果、本発明のＴＦＴデバイス３００を組み込んだ画像表示システムが完成する。本実施例では、軽ドープ領域２０４ｂは、第２ゲート誘電体層２１３によって部分的に覆われる。即ち、第２活性層２０４の軽ドープ領域２０４ｂは、第１活性層２０３の軽ドープ領域２０３ｂの長さＤ１と異なる長さＤ２を有する。特に、長さＤ１は、長さＤ２より短い。より長い長さＤ２を有するＬＤＤ領域２０４ｂは、画素領域ＩＩのＴＦＴの漏れを減少する。第２活性層２０４では、ゲート層２１６の下方の領域は、チャネル領域として働く。
本発明に基づくと、駆動回路と画素領域ＩとＩＩのＴＦＴデバイスが異なる長さＤ１とＤ２のＬＤＤ領域２０３ｂと２０４ｂを有することから、ＴＦＴデバイスは、駆動回路と画素領域ＩとＩＩで異なる電気特徴を有することができる。特に、長さＤ１が長さＤ２より短いことから、駆動領域ＩのＴＦＴが画素領域ＩＩのＴＦＴの漏れを低く保っている時、高い電子移動度を有する。
図５は、本発明に基づいた画像表示システム（ｅ.ｇ.フラットパネルディスプレイデバイス４００）を組み込んだ電子デバイス６００の実施例を概略的に表している。電子デバイス６００は、ラップトップ型パソコン、携帯電話、デジタルカメラ、ＰＤＡ、デスクトップ型パソコン、テレビ、カーディスプレイ、またはポータブルＤＶＤプレーヤーであることができる。上述の薄膜トランジスタデバイスは、フラットパネルディスプレイ（ＦＰＤ）装置４００の中に組み込まれることができ、ＬＣＤまたはＯＬＥＤパネルであることができる。図５に示すように、フラットパネルディスプレイデバイス４００は、例えば、図２Ｆに示す薄膜トランジスタデバイス３００などの複数の薄膜トランジスタデバイスを含むことができる。図５に示すように、電子デバイス６００は、ＦＰＤ装置４００とコントローラ５００を含み、例えば、制御回路と入力ユニットを含むことができる。コントローラ５００は、フラットパネルディスプレイデバイス４００に動作可能に接続され、ＦＰＤ装置４００に入力信号を提供して画像を表示し、且つ、ＦＰＤ装置４００の操作を制御する制御機能を含むことができる。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
１００ 基板
１０２ バッファ層
１０３ 第１活性層
１０４ 第２活性層
Ｉ 駆動回路領域
ＩＩ 画素領域
１０６、１１２ マスキングパターン層
１０３ａ ソース領域
１０４ａ ドレイン領域
１０３ｂ、１０４ｂ 軽ドープ領域
１０３ｃ、１０４ｃ チャネル領域
１０ ホウ素イオン注入
１２ 重イオン注入
１０８ ゲート誘電体層
１１０ 金属層
１１３、１１４ ゲート層
ｄ１ 軽ドープ領域１０３ｂの長さ
ｄ２ 軽ドープ領域１０４ｂの長さ
２００ 基板
２０２ バッファ層
２０３ 第１活性層
２０４ 第２活性層
２０ ホウ素イオン注入
２２ 重イオン注入
２０４ａ ソース／ドレイン領域
２０６ マスキング層
２０８ 第１ゲート誘電体層
２０８ 第１絶縁層
２１０ 第２絶縁層
２１２ 導電層
２１１、２１３ 第２ゲート誘電体層
２１５、２１６ ゲート層
Ｌ１ 第１ゲート誘電体層２０８の長さ
Ｌ２ 第２ゲート誘電体層２１１または２１３の長さ
Ｌ３ ゲート層２１５または２１６のゲート長
２０３ａ ソース／ドレイン領域
２０３ｃ チャネル領域
２０３ｂ 軽ドープ領域
２０４ｂ 軽ドープ領域
２０４ｃ チャネル領域
Ｄ１ 第１活性層２０３の軽ドープ領域２０３の長さ
Ｄ２ 第２活性層２０４の長さ
２１６ ゲート層
２１８ マスキング層
３００ ＴＦＴデバイス
２２０ 液晶層
２２２ 上基板
４００ フラットパネルディスプレイ（ＦＰＤ）装置
４０１ スキャンドライバ回路領域（Ｓ−ドライバ回路）
４０２ データドライバ回路領域（Ｄ−ドライバ回路）
４０３ タイミング制御回路領域（その他の回路）
４０４ 画素領域
５００ コントローラ
６００ 電子デバイス
１０２ バッファ層
１０３ 第１活性層
１０４ 第２活性層
Ｉ 駆動回路領域
ＩＩ 画素領域
１０６、１１２ マスキングパターン層
１０３ａ ソース領域
１０４ａ ドレイン領域
１０３ｂ、１０４ｂ 軽ドープ領域
１０３ｃ、１０４ｃ チャネル領域
１０ ホウ素イオン注入
１２ 重イオン注入
１０８ ゲート誘電体層
１１０ 金属層
１１３、１１４ ゲート層
ｄ１ 軽ドープ領域１０３ｂの長さ
ｄ２ 軽ドープ領域１０４ｂの長さ
２００ 基板
２０２ バッファ層
２０３ 第１活性層
２０４ 第２活性層
２０ ホウ素イオン注入
２２ 重イオン注入
２０４ａ ソース／ドレイン領域
２０６ マスキング層
２０８ 第１ゲート誘電体層
２０８ 第１絶縁層
２１０ 第２絶縁層
２１２ 導電層
２１１、２１３ 第２ゲート誘電体層
２１５、２１６ ゲート層
Ｌ１ 第１ゲート誘電体層２０８の長さ
Ｌ２ 第２ゲート誘電体層２１１または２１３の長さ
Ｌ３ ゲート層２１５または２１６のゲート長
２０３ａ ソース／ドレイン領域
２０３ｃ チャネル領域
２０３ｂ 軽ドープ領域
２０４ｂ 軽ドープ領域
２０４ｃ チャネル領域
Ｄ１ 第１活性層２０３の軽ドープ領域２０３の長さ
Ｄ２ 第２活性層２０４の長さ
２１６ ゲート層
２１８ マスキング層
３００ ＴＦＴデバイス
２２０ 液晶層
２２２ 上基板
４００ フラットパネルディスプレイ（ＦＰＤ）装置
４０１ スキャンドライバ回路領域（Ｓ−ドライバ回路）
４０２ データドライバ回路領域（Ｄ−ドライバ回路）
４０３ タイミング制御回路領域（その他の回路）
４０４ 画素領域
５００ コントローラ
６００ 電子デバイス
Claims (18)
- 薄膜トランジスタデバイスを含む画像表示システムであって、前記薄膜トランジスタデバイスは、
駆動回路領域と画素領域を含む基板、
前記駆動回路領域と前記画素領域の基板の上にそれぞれ設置される第１と第２活性層であって、チャネル領域、ソース／ドレイン領域と、その間に形成された軽ドープ領域を含む第１と第２活性層、および
前記第１と第２活性層の上にそれぞれ設置される２つのゲート構造であって、各ゲート構造は、堆積された第１と第２ゲート誘電体層とゲート長を有するゲート層を含み、前記第２ゲート誘電体層が前記第１ゲート誘電体層より短い長さを有するが、前記ゲート層の前記ゲート長より長い２つのゲート構造を含み、
前記第１活性層の軽ドープ領域は、前記第２活性層と異なる長さを有するシステム。 - 前記第１活性層の軽ドープ領域は、前記第２活性層より短い長さを有する請求項１に記載のシステム。
- 前記画素領域に定義され、前記薄膜トランジスタデバイスに動作可能に接続された画素素子を更に含む請求項１に記載のシステム。
- 前記システムは、フラットパネルディスプレイデバイスを含む請求項３に記載のシステム。
- 請求項４に記載の前記フラットパネルディスプレイデバイス、および
前記フラットパネルディスプレイデバイスに動作可能に接続され、前記フラットパネルディスプレイデバイスの操作を制御し、画像データに基づいて画像を表示するコントローラを含む電子デバイス。 - 前記電子デバイスは、ラップトップ型パソコン、携帯電話、デジタルカメラ、ＰＤＡ、デスクトップ型パソコン、テレビ、カーディスプレイ、またはポータブルＤＶＤプレーヤーの少なくとも１つを含む請求項５に記載の電子デバイス。
- 駆動回路領域と画素領域を含む基板を提供するステップ、
前記駆動回路領域の前記基板の上に第１活性層を形成し、前記画素領域の前記基板の上に第２活性層を形成するステップ、
前記第２活性層にソース／ドレイン領域を形成するステップ、
前記第１と第２活性層の上にそれぞれゲート構造を形成するステップであって、前記ゲート構造は、堆積された第１と第２ゲート誘電体層とゲート長を有するゲート層を含み、第２ゲート誘電体層が前記第１ゲート誘電体層より短い長さだが、前記ゲート層の前記ゲート長より長い長さを有するゲート構造をそれぞれ形成するステップ、
前記第２活性層をマスキング層で覆うステップ、
重イオン注入を行うことによって、前記第１活性層にソース／ドレインと軽ドープ領域を形成するステップ、
前記マスキング層を取り除くステップ、および
軽イオン注入を行い、前記第２活性層に第１活性層と異なる長さを有する軽ドープ領域を形成するステップを含む画像表示システムの製造方法。 - 前記ソース／ドレイン領域を形成するステップは、
マスキング層によって前記第１活性層と前記第２活性層の一部を覆うステップ、
前記覆われていない第２活性層に重イオン注入を行うステップ、および
前記マスキング層を取り除くステップを含む請求項７に記載の方法。 - 前記ゲート構造を形成するステップは、
前記第１と第２活性層の上に前記第１ゲート誘電体層として働く第１絶縁層、第２絶縁層と、導電層を順次に形成するステップ、
前記導電層と前記下方の第２絶縁層を順次にエッチングし、前記ゲート層と前記第２ゲート誘電体層を形成するステップ、および
前記第２ゲート誘電体層の長さが前記ゲート層のゲート長より長くなるように前記ゲート層の一部を横方向に取り除くステップを含む請求項７に記載の方法。 - 前記第１活性層の軽ドープ領域は、前記第２活性層より短い長さを有する請求項７に記載の方法。
- 前記第１と第２活性層の形成前に前記基板の上にバッファ層を更に形成する請求項７に記載の方法。
- 前記第１と第２活性層の前記ソース／ドレイン領域は、同じタイプの導電率を有する請求項７に記載の方法。
- 前記第２活性層の前記ソース／ドレイン領域の形成前に前記第１と第２活性層にチャネルドーピングを更に行う請求項７に記載の方法。
- 駆動回路領域と画素領域を定義する基板、
前記駆動回路領域の中に定義される第１薄膜トランジスタであって、第１チャネル領域、第１ソース／ドレイン領域と、前記第１チャネル領域と前記第１ソース／ドレイン領域の間の第１軽ドープ領域を含む第１活性層を含む第１薄膜トランジスタ、および
前記画素領域の中に定義される第２薄膜トランジスタであって、第２チャネル領域、第２ソース／ドレイン領域と、前記第２チャネル領域と前記第２ソース／ドレイン領域の間の第２軽ドープ領域を含む第２活性層を含む第２薄膜トランジスタを含み、
前記第１軽ドープ領域は、前記第２軽ドープ領域より短い長さを有するディスプレイ装置。 - 前記第１チャネル領域と前記第２チャネル領域は、実質的に同じ長さを有する請求項１４に記載のディスプレイ装置。
- 前記第１薄膜トランジスタデバイスは、前記第１活性層上に定義された第１ゲート誘電体層と前記第１ゲート誘電体層上に定義された第１ゲートを更に含み、前記第１ゲート誘電体層は、前記第１ゲートを越えて延伸し、前記第１活性層を部分的に覆って前記第１軽ドープ領域を定義し、前記第２薄膜トランジスタデバイスは、前記第２活性層上に定義された第２ゲート誘電体層と前記第２ゲート誘電体層上に定義された第２ゲートを更に含み、前記第２ゲート誘電体層は、前記第２ゲートを越えて延伸し、前記第２活性層を部分的に覆う請求項１４に記載のディスプレイ装置。
- 実質的に同じ長さによって、前記第１ゲート誘電体層は、前記第１ゲートを越えて延伸し、前記第２ゲート誘電体層は、前記２１ゲートを越えて延伸する請求項１６に記載のディスプレイ装置。
- 前記第１薄膜トランジスタデバイスは、重イオンドーピングを施し、第１軽ドープ領域とソース／ドレイン領域を同時にドープするのを含むマスキングとドーピングプロセスによって形成され、前記第２薄膜トランジスタデバイスは、第２軽ドープ領域が形成される前に重イオンドーピングを第２活性層に施すのを含むマスキングとドーピングプロセスによって形成される請求項１４に記載の装置。
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