JP2004303761A - 薄膜トランジスタ装置の製造方法および薄膜トランジスタ装置 - Google Patents
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Abstract
【課題】周辺回路一体型ＴＦＴ装置の低コスト化とＴＦＴの高特性化を両立する。
【解決手段】基板上に半導体層を形成した後（ステップＳ１）、低電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２）、高電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に第２の絶縁膜および第２のゲート電極を形成する（ステップＳ３）。そして、第１のゲート電極と第２のゲート電極とをマスクにして半導体層にＮ型不純物を注入してＮ型ＬＤＤ領域を形成した後に（ステップＳ６）、Ｐ型ＴＦＴを形成すべき領域に第１のゲート電極と第２のゲート電極とをマスクにしてＰ型不純物を注入し、Ｎ型ＬＤＤ領域をＰ型高濃度不純物層に反転する（ステップＳ７）。
【選択図】 図１
【解決手段】基板上に半導体層を形成した後（ステップＳ１）、低電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２）、高電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に第２の絶縁膜および第２のゲート電極を形成する（ステップＳ３）。そして、第１のゲート電極と第２のゲート電極とをマスクにして半導体層にＮ型不純物を注入してＮ型ＬＤＤ領域を形成した後に（ステップＳ６）、Ｐ型ＴＦＴを形成すべき領域に第１のゲート電極と第２のゲート電極とをマスクにしてＰ型不純物を注入し、Ｎ型ＬＤＤ領域をＰ型高濃度不純物層に反転する（ステップＳ７）。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）装置の製造方法およびＴＦＴ装置に関し、特に非晶質シリコン、多結晶シリコンその他の半導体を用いて形成されるＴＦＴを集積したＴＦＴ装置の製造方法およびＴＦＴ装置に関する。
【０００２】
【従来の技術】
ＴＦＴ装置は、例えばアクティブマトリックス型の液晶表示パネルやＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル駆動用として用いられている。最近では、電子移動度の大きいポリシリコンなどを用いてチャネルを形成し、画素ＴＦＴだけでなく周辺のゲートドライバ、データドライバ、表示コントローラ（以下「周辺回路」という。）なども同一基板上に集積した周辺回路一体型のＴＦＴ装置が用いられるようになってきている（例えば特許文献１参照）。
【０００３】
図２１は従来の周辺回路一体型のＴＦＴ装置の一構成例である。ＴＦＴ装置１００は、表示装置の表示エリアとなる領域に多数の画素部がマトリクス状に配置された画素マトリクス部１０１を有しているとともに、その周辺回路であるゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４を有している。ゲートドライバ１０２およびデータドライバ１０３に伝達される信号は、表示コントローラ１０４によって制御される。これら画素マトリクス部１０１、ゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４は、すべて１枚の透明絶縁性基板１００ａ上に形成されている。
【０００４】
画素マトリクス部１０１には、各画素部に画素ＴＦＴ１０１ａが形成され、この画素ＴＦＴ１０１ａは、ゲート配線１０１ｂおよびデータ配線１０１ｃに接続されている。さらに、画素マトリクス部１０１には補助容量配線１０１ｄに接続された補助容量部１０１ｅが設けられ、補助容量部１０１ｅは画素ＴＦＴ１０１ａに接続されている。ゲートドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂおよび出力バッファ１０２ｃが接続して設けられ、ゲートドライバ１０２からの信号は、画素マトリクス部１０１のゲート配線１０１ｂに伝達されるようになっている。データドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂおよびアナログスイッチ１０３ｃが接続して設けられ、アナログスイッチ１０３ｃには、画像信号が外部入力されるようになっている。このデータドライバ１０３からの信号は、画素マトリクス部１０１のデータ配線１０１ｃに伝達されるようになっている。表示コントローラ１０４は、外部入力される制御信号に応じて、これらゲートドライバ１０２およびデータドライバ１０３の処理動作を制御するようになっている。
【０００５】
このようなＴＦＴ装置１００において、ゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４は、通常、Ｎ型ＴＦＴとＰ型ＴＦＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造で形成される。このうち、Ｎ型ＴＦＴは、ホットキャリア劣化やオフリーク電流を抑制するため、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成されることが多い。
【０００６】
ところで、ＴＦＴ装置１００内の論理回路部分や信号処理回路部分をより高速にするためには、素子を微細化してチャネル長を小さくしたり、Ｎ型ＴＦＴのＮ型ＬＤＤ領域をなくしたりすることが必要になる場合がある。その場合、論理回路部分や信号処理回路部分に形成されるＰ型，Ｎ型ＴＦＴは、液晶やＥＬの駆動用にある程度大きな電圧（１０Ｖ〜２０Ｖ）が必要とされる画素ＴＦＴ１０１ａなどに比べ、ゲート絶縁膜の膜厚を薄くして動作電圧を低くすることが必要になる。ゲート絶縁膜を薄くすることで閾値電圧を下げることができ、動作電圧を低くすることができるので、チャネル長を小さくしたりＮ型ＬＤＤ領域をなくしたりしてもホットキャリア劣化を抑制できるようになるためである。
【０００７】
上記のＴＦＴ装置１００においては、シフトレジスタ１０２ａ，１０３ａおよび表示コントローラ１０４は、ゲート絶縁膜が薄く、３Ｖ〜５Ｖ程度の低電源電圧（ＶＬ）で高速動作するＴＦＴ（低電圧用ＴＦＴ）で構成される。一方、画素マトリクス部１０１、出力バッファ１０２ｃおよびアナログスイッチ１０３ｃは、ゲート絶縁膜が厚く、１０Ｖ〜２０Ｖ程度の高電源電圧（ＶＨ）で低速動作するＴＦＴ（高電圧用ＴＦＴ）で構成される。また、レベルシフタ１０２ｂ，１０３ｂには、低電圧用ＴＦＴと高電圧用ＴＦＴを混載することができる。
【０００８】
このような周辺回路一体型のＴＦＴ装置１００の場合、低電圧用ＴＦＴおよび高電圧用ＴＦＴをそれぞれＣＭＯＳ構造とすると、低電圧用Ｐ型ＴＦＴ，低電圧用Ｎ型ＴＦＴ、高電圧用Ｐ型ＴＦＴ、高電圧用Ｎ型ＴＦＴの計４種のＴＦＴが同一基板上に形成されることになる。
【０００９】
図２２から図２６は従来のＴＦＴ装置の製造方法の一例を示す図であって、図２２は従来の第１の絶縁膜および第１のゲート電極形成工程、図２３は従来の第２の絶縁膜および第２のゲート電極形成工程、図２４は従来の絶縁膜加工およびＮ型不純物注入工程、図２５は従来のＰ型不純物注入工程、図２６は従来の層間絶縁膜および配線形成工程を示す図である。
【００１０】
まず、図２２に示すように、ガラスなどの透明絶縁性基板２００上に、ＳｉＯ２からなる膜厚約８０ｎｍのバッファ層２０１、およびポリシリコンなどからなる膜厚約５０ｎｍの半導体層２０２を形成する。続いてＳｉＯ２からなる膜厚約４０ｎｍの第１の絶縁膜２０３、およびＣｒなどからなる膜厚約３００ｎｍの第１のゲート電極２０４を形成する。この第１の絶縁膜２０３、第１のゲート電極２０４はそれぞれ、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜、ゲート電極となる。
【００１１】
次いで、図２３に示すように、ＳｉＯ２からなる膜厚約８０ｎｍの第２の絶縁膜２０５およびＣｒなどからなる膜厚約３００ｎｍの第２のゲート電極２０６を形成する。第１の絶縁膜２０３と第２の絶縁膜２０５との積層体、第２のゲート電極２０６はそれぞれ、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜、ゲート電極となる。
【００１２】
次いで、図２４に示すように、レジストマスクなどを用い、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域の第１の絶縁膜２０３および第２の絶縁膜２０５が第２のゲート電極２０６よりも１μｍ〜３μｍ程度幅広に残るようにエッチング加工する。一方、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域では、このエッチング加工の際、第１のゲート電極２０４をマスクにして、第１のゲート電極２０４の直下にのみ第１の絶縁膜２０３を残した形状にする。
【００１３】
高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域では、第２のゲート電極２０６より幅広に残った第１の絶縁膜２０３および第２の絶縁膜２０５直下の半導体層２０２が、低濃度不純物層であるＬＤＤ領域となるようにする。すなわち、まず、第１の絶縁膜２０３および第２の絶縁膜２０５をマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０１４ｃｍ−２の条件で注入し、半導体層２０２にＮ型高濃度不純物層２０７を形成する。続いて、第１のゲート電極２０４および第２のゲート電極２０６をマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０１３ｃｍ−２の条件で、第１の絶縁膜２０３および第２の絶縁膜２０５を通過させて注入する。これにより、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴ形成領域には、Ｎ型高濃度不純物層２０７とともにＮ型ＬＤＤ領域２０８が形成される。一方、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域には、Ｎ型高濃度不純物層２０７のみが形成される。
【００１４】
次に、図２５に示すように、Ｐ型ＴＦＴにすべき領域を開口したレジストマスク２０９を形成し、ボロンなどのＰ型不純物を注入する。その際には、第１の絶縁膜２０３および第２の絶縁膜２０５をマスクにして、ボロンを加速エネルギ１０ｋｅＶ、濃度１．５×１０１５ｃｍ−２で注入し、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域のＮ型高濃度不純物層２０７をＰ型高濃度不純物層２１０に反転する。さらに、第１のゲート電極２０４および第２のゲート電極２０６をマスクにして、ボロンを加速エネルギ７０ｋｅＶ、濃度１．０×１０１４ｃｍ−２の条件で、第１の絶縁膜２０３および第２の絶縁膜２０５を通過させて注入し、高電圧用Ｐ型ＴＦＴ形成領域にあったＮ型ＬＤＤ領域２０８をＰ型ＬＤＤ領域２１１に反転する。これにより、高電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０とともにＰ型ＬＤＤ領域２１１が形成され、また、低電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０のみが形成される。
【００１５】
レジストマスク２０９を除去した後、注入したＮ型不純物およびＰ型不純物を活性化するために、透明絶縁性基板２００の歪み点以下の温度、例えばガラスの場合には温度５５０℃程度で熱処理する。あるいは、より低温で処理できるエキシマレーザやＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法によって活性化してもよい。
【００１６】
次いで、図２６に示すように、ＳｉＮなどからなる膜厚約３００ｎｍの層間絶縁膜２１２を形成して、コンタクトホールを開口し、続けてＭｏなどからなる膜厚約３００ｎｍの配線２１３を形成してＴＦＴを完成する。なお、図示しないが、この上に保護膜および画素電極などを形成して、ＴＦＴ装置が完成する。
【００１７】
この例では、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜は、２層の絶縁膜を積層して形成している。また、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴは高速動作させるためＬＤＤ領域は形成せず、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴでのみゲート電極とゲート絶縁膜を階段状にして不純物注入を打ち分けることによってＰ型，Ｎ型高濃度不純物層とＰ型，Ｎ型ＬＤＤ領域を形成している。
【００１８】
このように、従来の周辺回路一体型のＴＦＴ装置の製造では、Ｐ型ＴＦＴのＰ型高濃度不純物層は、半導体層に一旦Ｎ型不純物を注入した後、それよりも２倍強の濃度のＰ型不純物を注入してＮ型をＰ型に反転して形成される。これにより、Ｐ型高濃度不純物層のシート抵抗は１ｋΩ／□程度の十分低い値になる。
【００１９】
なお、この例では、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴの両方にＬＤＤ領域を形成している。画素ＴＦＴを高電圧用Ｎ型ＴＦＴで構成すると、オフリークを抑制するためおよびホットキャリア耐圧向上のためにＮ型ＬＤＤ領域が必要になるが、周辺回路で使用される高電圧用Ｐ型ＴＦＴにはＰ型ＬＤＤ領域は必ずしも必要ない。これは、周辺回路を構成するＰ型ＴＦＴでは、ＣＭＯＳとして動作可能であればそれほどオフリーク電流を低くする必要はなく、また、Ｐ型ＴＦＴではあまりホットキャリア劣化が問題とならないためである。
【００２０】
図２７は高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成しない場合の説明図である。高電圧用Ｎ型ＴＦＴ形成領域では、第２のゲート電極２０６と第１の絶縁膜２０３および第２の絶縁膜２０５とを階段状に形成する。一方、Ｐ型ＬＤＤ領域を形成しない高電圧用Ｐ型ＴＦＴ形成領域では、第２のゲート電極２０６と第１，第２の絶縁膜２０３，２０５とを階段状に形成しないようにする。これにより、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域２０８が形成され、高電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０のみ形成されてＰ型ＬＤＤ領域が形成されないようになる。
【００２１】
【特許文献１】
特開２００２−０５７３３９号公報
【００２２】
【発明が解決しようとする課題】
しかし、従来のように同一基板上に低電圧用Ｐ型，Ｎ型ＴＦＴと高電圧用Ｐ型，Ｎ型ＴＦＴを形成する場合、低電圧用Ｐ型ＴＦＴには、そのチャネル外側にＮ型高濃度不純物層から反転したＰ型高濃度不純物層が形成されるが、このようなＰ型ＴＦＴは、Ｎ型高濃度不純物層から反転させずにチャネル外側にＰ型高濃度不純物層を形成したＰ型ＴＦＴに比べて、その移動度などの特性が劣るという問題点があった。
【００２３】
それに対し、高電圧用Ｐ型ＴＦＴには、そのチャネル外側にＮ型ＬＤＤ領域から反転したＰ型ＬＤＤ領域が形成され、そのＰ型ＬＤＤ領域外側にＮ型高濃度不純物層から反転したＰ型高濃度不純物層が形成されるが、このようなＰ型ＴＦＴは、Ｎ型から反転させずにＰ型ＬＤＤ領域およびＰ型高濃度不純物層を形成したＰ型ＴＦＴと同程度の特性が得られる。
【００２４】
このように、Ｎ型高濃度不純物層から反転したＰ型高濃度不純物層がＮ型ＬＤＤ領域から反転したＰ型ＬＤＤ領域の外側に形成されている場合には、その特性が良好であり、Ｎ型高濃度不純物層から反転したＰ型高濃度不純物層がチャネルに隣接している場合には、その特性が劣化する。これには、半導体層に高濃度にＮ型不純物が注入されることによってチャネルと不純物領域との接合部に欠陥が発生してしまっていることが影響しているものと考えられる。
【００２５】
このようなＰ型ＴＦＴの特性劣化を抑制するためには、その形成過程で不純物注入によるＮ型からＰ型への反転を行なわないようにすればよい。すなわち、上記図２４に示したように第１の絶縁膜２０３および第２の絶縁膜２０５をエッチングした後、Ｐ型ＴＦＴ形成領域はレジストマスクで覆ってＮ型不純物の注入を行なえばよい。
【００２６】
しかし、Ｓｉウェハ上に多数形成されるＬＳＩとは異なり、１枚のガラス基板から作製できるＴＦＴ装置は数個からせいぜい１０個ないし２０個程度である。そのため、既に高電圧用ＴＦＴと低電圧用ＴＦＴを作り分けるために電極形成工程を２回に分けている上、Ｎ型から反転させずにＰ型高濃度不純物層を形成するためにマスク工程を１工程増やすことは、ＴＦＴ装置１台当たりの製造コストを大幅に増加させることになる。また、工程数が多くなることで歩留まり低下を招く恐れもある。
【００２７】
本発明はこのような点に鑑みてなされたものであり、同一基板上に低電圧用ＴＦＴと高電圧用ＴＦＴを集積したＴＦＴ装置を、低コスト化とＴＦＴの高特性化を両立して製造することのできるＴＦＴ装置の製造方法およびＴＦＴ装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に例示する流れによって実現可能なＴＦＴ装置の製造方法が提供される。本発明のＴＦＴ装置の製造方法は、基板上に、第１，第２導電型の第１のＴＦＴと、前記第１のＴＦＴのゲート絶縁膜と異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２のＴＦＴと、を有するＴＦＴ装置の製造方法において、前記基板上の前記第１のＴＦＴを形成する第１のＴＦＴ形成領域と前記第２のＴＦＴを形成する第２のＴＦＴ形成領域とに半導体層を形成する工程と、全面に第１の絶縁膜を形成し、前記第１のＴＦＴ形成領域の前記第１の絶縁膜上に第１のゲート電極を形成する工程と、全面に第２の絶縁膜を形成し、前記第２のＴＦＴ形成領域の前記第２の絶縁膜上に第２のゲート電極を形成する工程と、前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して第２導電型の低濃度不純物層を形成する工程と、第１導電型にすべき前記第１のＴＦＴ形成領域と第１導電型にすべき前記第２のＴＦＴ形成領域とに、前記第１のゲート電極と前記第２のゲート電極とをマスクにして第１導電型の不純物を導入して前記第２導電型の低濃度不純物層を第１導電型の高濃度不純物層に反転させる工程と、を有することを特徴とする。
【００２９】
図１に例示するようなＴＦＴ装置の製造方法によれば、まず、基板上に半導体層を形成した後（ステップＳ１）、第１，第２導電型の第１のＴＦＴ、例えば低電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２）、さらに、第１，第２導電型の第２のＴＦＴ、例えば高電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ３）。そして、第１のゲート電極と第２のゲート電極とをマスクにして半導体層にリンなどのＮ型不純物を注入し、Ｎ型の低濃度不純物層であるＮ型ＬＤＤ領域を形成する（ステップＳ６）。その後、Ｐ型ＴＦＴを形成すべき領域に第１のゲート電極と第２のゲート電極とをマスクにしてボロンなどのＰ型不純物を注入し、先に形成したＮ型ＬＤＤ領域をＰ型高濃度不純物層に反転する（ステップＳ７）。
【００３０】
これにより、同一の基板上にゲート絶縁膜の膜厚が異なるＰ型，Ｎ型ＴＦＴを形成する際、低電圧用・高電圧用の別なく、Ｐ型ＴＦＴを形成するすべての領域で、Ｎ型ＬＤＤ領域から反転したＰ型高濃度不純物層を形成することが可能になる。したがって、マスク工程などを増加させることなく、ＴＦＴ装置に形成されるＴＦＴについて良好な特性が得られるようになる。Ｐ型ＬＤＤ領域から反転してＮ型高濃度不純物層を形成する場合も同様である。
【００３１】
また、本発明では、基板上に、第１の動作半導体層と第１の絶縁膜と第１のゲート電極とが順に積層された構造を有する第１，第２導電型の第１のＴＦＴと、第２の動作半導体層と第１の絶縁膜と第２の絶縁膜と第２のゲート電極とが順に積層された構造を有する第１，第２導電型の第２のＴＦＴと、を有するＴＦＴ装置において、第１導電型の前記第１のＴＦＴの前記第１の絶縁膜と前記第１のゲート電極との上部に前記第２の絶縁膜が前記第１のゲート電極より幅広に残存しており、前記第２のＴＦＴの前記第１の絶縁膜と前記第２の絶縁膜とが前記第２のゲート電極より幅広に残存していることを特徴とするＴＦＴ装置が提供される。
【００３２】
このようなＴＦＴ装置によれば、第１導電型の第１のＴＦＴは、第１のゲート電極下層にある第１の絶縁膜および第２の絶縁膜を、第１のゲート電極より幅広に残存させて形成されている。一方、第２のＴＦＴは、第２のゲート電極下層にある第１の絶縁膜と第２の絶縁膜を、第２のゲート電極より幅広に残存させて形成されている。これにより、第１のゲート電極と第２のゲート電極をマスクにして第２導電型の不純物を導入して第２導電型の低濃度不純物層を形成した後、第１導電型の不純物を導入することによって、その低濃度不純物層を第１導電型の高濃度不純物層に反転させることが可能になっている。
【００３３】
また、本発明では、動作半導体層が画素電極に電気的に接続されて前記画素電極を駆動するＴＦＴを有するＴＦＴ装置において、前記動作半導体層と、前記動作半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して形成された第１電極とからなる第１容量部と、前記第１電極と、前記第１電極上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して形成された第２電極とからなる第２容量部と、を有し、前記動作半導体層と前記第２電極とは電気的に接続されていることを特徴とするＴＦＴ装置が提供される。
【００３４】
このようなＴＦＴ装置によれば、第１容量部と第２容量部とが積層状態で並列接続され、それらの容量の和をその画素部の補助容量とすることができるので、各画素部に小さな面積で大きな補助容量部を設けることができるようになる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず第１の実施の形態について説明する。
【００３６】
図１は第１の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。また、図２から図６は第１の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図２は第１の実施の形態における第１の絶縁膜および第１のゲート電極形成工程、図３は第１の実施の形態における第２の絶縁膜および第２のゲート電極形成工程、図４は第１の実施の形態における絶縁膜加工およびＮ型不純物注入工程、図５は第１の実施の形態におけるＰ型不純物注入工程、図６は第１の実施の形態における層間絶縁膜および配線形成工程を示す図である。以下、図１に示す流れに従って、この第１の実施の形態のＴＦＴ装置の製造方法を説明する。
【００３７】
第１の実施の形態のＴＦＴ装置の製造方法では、まず、図２に示すように、ガラスなどの透明絶縁性基板１上にＳｉＯ２からなるバッファ層２を膜厚約８０ｎｍで形成し、更に半導体材料、例えばポリシリコンを膜厚約５０ｎｍで形成する。ポリシリコンの場合、まずＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などでアモルファスシリコンを成膜した後、エキシマレーザを用いてアニールすることにより結晶化する。このようにして形成したポリシリコンを加工し、Ｐ型，Ｎ型の第１のＴＦＴである低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴ、Ｐ型，Ｎ型の第２のＴＦＴである高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴを形成するそれぞれの領域に半導体層３を形成する（ステップＳ１）。なお、ここでは、低電圧用Ｐ型ＴＦＴを形成する領域を低電圧用Ｐ型ＴＦＴ形成領域と、低電圧用Ｎ型ＴＦＴを形成する領域を低電圧用Ｎ型ＴＦＴ形成領域と、高電圧用Ｐ型ＴＦＴを形成する領域を高電圧用Ｐ型ＴＦＴ形成領域と、高電圧用Ｎ型ＴＦＴを形成する領域を高電圧用Ｎ型ＴＦＴ形成領域という。
【００３８】
続いて全面にＳｉＯ２を膜厚約４０ｎｍで成膜して第１の絶縁膜４を形成し、その上にＣｒなどの金属材料を膜厚約３００ｎｍで成膜して加工し、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域にそれぞれ第１のゲート電極５ａ，５ｂを形成する（ステップＳ２）。ここで、第１の絶縁膜４は、後に低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜となり、第１のゲート電極５ａ，５ｂは、それぞれ低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート電極となる。
【００３９】
次いで、図３に示すように、全面にＳｉＯ２を膜厚約８０ｎｍで成膜して第２の絶縁膜６を形成し、その上にＣｒなどの金属材料を膜厚約３００ｎｍで成膜して加工し、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域にそれぞれ第２のゲート電極７ａ，７ｂを形成する（ステップＳ３）。ここで、第２の絶縁膜６と先に形成した第１の絶縁膜４との積層体（合計膜厚約１２０ｎｍ）は、後に高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜となり、第２のゲート電極７ａ，７ｂは、それぞれ高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート電極となる。
【００４０】
次いで、レジストマスクなどを用い、図４に示すように、第１の絶縁膜４および第２の絶縁膜６を、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域では第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に残すように加工し、低電圧用Ｐ型ＴＦＴ形成領域では第１のゲート電極５ａよりも０．３μｍ〜３μｍ程度幅広に残すように加工する（ステップＳ４）。これにより、低電圧用Ｐ型ＴＦＴ形成領域では、第１のゲート電極５ａ下部に第１の絶縁膜４が幅広に残り、第１のゲート電極５ａ上部に第２の絶縁膜６が幅広に残るようになる。低電圧用Ｎ型ＴＦＴ形成領域は、第１のゲート電極５ｂをマスクにして、第１のゲート電極５ｂ直下にのみ第１の絶縁膜４が残るようにする。
【００４１】
続いて、第１のゲート電極５ｂ、第２のゲート電極７ａ，７ｂおよび第２の絶縁膜６をマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０１４ｃｍ−２の条件で注入し、露出する半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ５）。さらに、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０１３ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、第１の絶縁膜４および第２の絶縁膜６の幅広に残した部分の直下にＮ型ＬＤＤ領域９を形成する（ステップＳ６）。これにより、低電圧用Ｐ型ＴＦＴ形成領域、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域には、半導体層３のそれぞれのチャネルとなる領域（以下「チャネル領域」という。）の外側にＮ型ＬＤＤ領域９が形成され、このＮ型ＬＤＤ領域９の外側にＮ型高濃度不純物層８が形成される。一方、低電圧用Ｎ型ＴＦＴ形成領域には、第１のゲート電極５ｂより幅広に第１の絶縁膜４および第２の絶縁膜６が残っていないため、そのチャネル領域の外側にＮ型高濃度不純物層８のみが形成される。
【００４２】
次いで、図５に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口したレジストマスク１０を形成し、ボロンなどのＰ型不純物を注入する。その際は、まず、第１のゲート電極５ａ、第２のゲート電極７ａおよび第２の絶縁膜６をマスクにして、加速エネルギ１０ｋｅＶ、濃度１．５×１０１５ｃｍ−２の条件で注入し、さらに第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ７０ｋｅＶ、濃度１×１０１５ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入する。これにより、図５に示したように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図４に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ７）。その後、レジストマスク１０は除去する。このように、ここでは高電圧用Ｐ型ＴＦＴ形成領域にＰ型ＬＤＤ領域は形成しない。高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成すると、工程上、高速動作が必要な低電圧用Ｐ型ＴＦＴにもＰ型ＬＤＤ領域が形成されてしまうことになり、低電圧用Ｐ型ＴＦＴの移動度が低下するためである。なお、高電圧用Ｐ型ＴＦＴにもＰ型ＬＤＤ領域は必ずしも必要とはならない。
【００４３】
次いで、注入したＰ型，Ｎ型不純物を活性化するため、透明絶縁性基板１の歪み点以下の温度、例えばガラスの場合には温度５５０℃程度で熱処理する。あるいは、より低温で処理できるエキシマレーザやＲＴＡ法によって活性化してもよい。その後、図６に示すように、ＳｉＮなどからなる膜厚約３００ｎｍの層間絶縁膜１２を形成して、コンタクトホールを開口し、続けてＭｏなどからなる膜厚約３００ｎｍの配線１３を形成してＴＦＴを完成する（ステップＳ８）。ここでは図示しないが、最後にこのＴＦＴ上に保護膜および画素電極などを形成してＴＦＴ装置が完成する。
【００４４】
このように、第１の実施の形態のＴＦＴ装置の製造方法によれば、高電圧用Ｐ型ＴＦＴ形成領域だけでなく、低電圧用Ｐ型ＴＦＴ形成領域においても第１の絶縁膜４および第２の絶縁膜６を第１のゲート電極５ａより幅広に残してＮ型不純物を注入する。これにより、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域には、それぞれのチャネル領域の外側にまずＮ型ＬＤＤ領域９が形成され、いずれの形成領域においてもチャネル領域に隣接するＮ型高濃度不純物層は形成されない。そのため、チャネル領域外側に形成されたＮ型ＬＤＤ領域９にＰ型不純物を注入し、このＮ型ＬＤＤ領域９をＰ型高濃度不純物層１１に反転することにより、低電圧用Ｐ型ＴＦＴおよび高電圧用Ｐ型ＴＦＴの特性を良好に保つことができる。したがって、Ｐ型ＴＦＴの特性を劣化させることなく、また、Ｎ型不純物注入時にＰ型ＴＦＴ形成領域を覆うためのマスク工程などを増加させることなく低コストで、ＴＦＴ装置の製造が可能になる。
【００４５】
なお、上記第１の実施の形態のＴＦＴ装置の製造方法において、半導体層３に注入する不純物は質量分離し、分離されたイオンのみ注入するようにしてもよく、あるいは質量分離せずにリンの水素化物イオンやボロンの水素化物イオンを注入してもよい。
【００４６】
また、回路の要求特性によって低電圧用Ｎ型ＴＦＴにもＮ型ＬＤＤ領域を形成するようにしてもよい。その場合には、上記図４に示した工程で低電圧用Ｐ型ＴＦＴ形成領域と同様に低電圧用Ｎ型ＴＦＴ形成領域においても、第１のゲート電極５ｂ下部および上部にそれぞれ第１の絶縁膜４および第２の絶縁膜６が第１のゲート電極５ｂより幅広に残るように加工する。勿論、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。
【００４７】
さらに、図１において、ステップＳ５，Ｓ６，Ｓ７の各工程は、この順序に限定されることはなく、例えば、ステップＳ７，Ｓ６，Ｓ５のような順序としても構わない。
【００４８】
また、上記の説明では低電圧用Ｐ型ＴＦＴ、低電圧用Ｎ型ＴＦＴ、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴの形成方法について述べたが、それらの形成過程でＴＦＴ装置内に補助容量部を形成することができる。補助容量は、主にＴＦＴ装置の各画素部において液晶への書き込み電圧を保持するのに用いられる。また、補助容量は、ＴＦＴ装置の周辺回路の中で用いられることのある容量分割方式のＤＡ（ディジタル−アナログ）コンバータなどの容量としても用いることができる。
【００４９】
図７はＴＦＴ装置に形成される画素部の要部平面図、図８は図７のＡ−Ａ断面図である。ただし、図７および図８では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。ＴＦＴ装置では、図７に示すように、画素マトリクス部の端部でゲートドライバに接続されたゲート配線２１および画素マトリクス部の端部でデータドライバに接続されたデータ配線２２が直交するようにして形成されている。ゲート配線２１とデータ配線２２で画定される領域が画素部２０となり、それらの交点近傍に画素ＴＦＴが形成され、さらに、画素部２０には、ゲート配線２１と略平行に補助容量配線２３が形成されている。
【００５０】
ここでは画素ＴＦＴとして高電圧用Ｎ型ＴＦＴ２４を用いている。高電圧用Ｎ型ＴＦＴ２４は、図８に示すように、透明絶縁性基板１に形成されたバッファ層２上に、半導体層３のチャネル領域外側にＮ型ＬＤＤ領域９が形成され、更にその外側にＮ型高濃度不純物層８が形成されている。高電圧用Ｎ型ＴＦＴ２４の半導体層３およびＮ型ＬＤＤ領域９上には第１の絶縁膜４および第２の絶縁膜６を介して第２のゲート電極７ｂが形成され、その上には層間絶縁膜１２が形成されている。また、図８に示したように、補助容量配線２３の下層および上層には、それぞれ第１の絶縁膜４および第２の絶縁膜６が形成されている。半導体層３は、高電圧用Ｎ型ＴＦＴ２４が形成されている領域のほか、補助容量配線２３下層にある第１の絶縁膜４の直下にも形成されている。
【００５１】
高電圧用Ｎ型ＴＦＴ２４は、層間絶縁膜１２に開口したコンタクトホールを介して、ソース側のＮ型高濃度不純物層８とデータ配線２２とが接続され、さらに、ドレイン側のＮ型高濃度不純物層８と第１電極２５とが接続されている。この第１電極２５は、保護膜２６に開口したコンタクトホールを介して画素電極２７に接続されている。さらに、第１電極２５は、補助容量配線２３上層の第２の絶縁膜６上に形成された第２電極２８に接続されている。
【００５２】
画素部２０をこのように構成する場合、ゲート配線２１は高電圧用Ｎ型ＴＦＴ２４のゲート電極である第２のゲート電極７ｂと同一工程で形成することができる。データ配線２２は、上記図６に示した配線１３に相当し、第１電極２５と同一工程で形成される。補助容量配線２３は、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜である第１の絶縁膜４の形成後に、そのゲート電極となる第１のゲート電極５ａ，５ｂと同一工程で形成することができる。さらに、第２電極２８は、第２の絶縁膜６形成後に、高電圧用Ｎ型ＴＦＴ２４の第２のゲート電極７ｂと同一工程で形成することができる。保護膜２６および画素電極２７はそれぞれ所定の領域に形成される。
【００５３】
このようにして形成される補助容量部は、半導体層３、第１の絶縁膜４および補助容量配線２３よりなるＭＯＳ型の第１容量部と、補助容量配線２３、第２の絶縁膜６および第２電極２８よりなる第２容量部との２つから構成されている。半導体層３と第２電極２８は、第１電極２５およびＮ型高濃度不純物層８を介して電気的に接続されているので、第１，第２容量部は積層状態で並列接続されることになり、トータルの補助容量はそれらの容量の和となる。
【００５４】
このように、補助容量部は、平面的に同じ場所で２つの容量部が並列接続されて構成されるので、レイアウト上、小さな面積で大きな容量を得ることができる。さらに、この補助容量部はＴＦＴの形成過程で形成することができるので、このような構造の補助容量部を形成するためにＴＦＴ装置の製造工程を変更することは不要である。また、補助容量部を構成する第１，第２の絶縁膜４，６は、ＴＦＴのゲート絶縁膜と同一工程で形成されるため数十〜百ｎｍ程度と薄く、他の層間絶縁膜で構成するよりも大きな容量を得ることも可能である。
【００５５】
次に、第２の実施の形態について説明する。
図９は第２の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。この第２の実施の形態では、透明絶縁性基板上にバッファ層、半導体層を形成した後（ステップＳ１１）、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ１２）、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ１３）工程までは、第１の実施の形態と同じである。ここでは以降の工程について、図９に示す流れに従って、この第２の実施の形態のＴＦＴ装置の製造方法を説明する。
【００５６】
ここで、図１０から図１３は第２の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図１０は第２の実施の形態における第１のＮ型不純物注入工程、図１１は第２の実施の形態における第２のＮ型不純物注入工程、図１２は第２の実施の形態におけるＰ型不純物注入工程、図１３は第２の実施の形態における層間絶縁膜および配線形成工程を示す図である。ただし、図１０から図１３では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５７】
この第２の実施の形態では、透明絶縁性基板１上に、バッファ層２、半導体層３、第１の絶縁膜４、第１のゲート電極５ａ，５ｂ、第２の絶縁膜６および第２のゲート電極７ａ，７ｂを形成した後、図１０に示すように、第１のレジストマスク３０を形成する（ステップＳ１４）。この第１のレジストマスク３０は、第１のゲート電極５ａおよび第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に形成する。この状態で、第１のレジストマスク３０および第１のゲート電極５ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度２×１０１５ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ１５）。その後、第１のレジストマスク３０は除去する。
【００５８】
次いで、図１１に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０１３ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域９を形成する。その際、同時に、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域にもＮ型ＬＤＤ領域９が形成される（ステップＳ１６）。また、図１０に示した第１のレジストマスク３０が形成されなかった低電圧用Ｎ型ＴＦＴ形成領域には、チャネル領域外側にＮ型高濃度不純物層８のみが形成される。
【００５９】
次いで、図１２に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口した第２のレジストマスク３１を形成し、ボロンなどのＰ型不純物を注入する。その際は、第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ７０ｋｅＶ、濃度４×１０１５ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入する。これにより、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図１１に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ１７）。その後、第２のレジストマスク３１は除去する。
【００６０】
次いで、第１の実施の形態と同じく、注入したＰ型，Ｎ型不純物を活性化するための熱処理などを行い、その後、図１３に示すように、層間絶縁膜１２および配線１３を形成してＴＦＴを完成させ（ステップＳ１８）、図示しない保護膜および画素電極などを形成してＴＦＴ装置を完成する。
【００６１】
このように、第２の実施の形態のＴＦＴ装置の製造方法によれば、第１の実施の形態と同様、チャネル領域外側に、Ｎ型ＬＤＤ領域９から反転したＰ型高濃度不純物層１１が形成されるので、Ｐ型ＴＦＴの特性を良好に保つことができる。さらに、この第２の実施の形態のＴＦＴ装置の製造方法では、Ｐ型不純物注入を１回で行なうことができ、注入工程を簡略化することができる。また、Ｎ型高濃度不純物層８の形成時にマスク工程が必要になるが、第１のＮ型不純物注入工程前に第１の絶縁膜４および第２の絶縁膜６のエッチング加工が不要であるため、トータルのマスク工程数としては第１の実施の形態と同じになる。
【００６２】
なお、この第２の実施の形態では、上記図１０に示した工程で形成する第１のレジストマスク３０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、第１のゲート電極５ａおよび第２のゲート電極７ａよりもそれぞれ幅広に形成されていれば、そのサイズは上記の例には限定されない。
【００６３】
図１４は第１のレジストマスクの別の形成例を示す図である。この図１４に示すように、第１のレジストマスク３０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、下層にある半導体層３全体を覆うように形成することもできる。上記図１０に示した工程で第１のレジストマスク３０を半導体層３全体を覆うように形成した場合には、その後の図１１に示した工程では、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域にＮ型ＬＤＤ領域しか形成されなくなる。そのため、図１２に示した工程では、第２のレジストマスク３１を用いてＰ型不純物を注入する際に、Ｐ型高濃度不純物層１１への反転が容易になる。例えば、Ｐ型不純物の注入は、加速エネルギ７０ｋｅＶ、濃度２×１０１５ｃｍ−２の条件でよくなり、注入に要する時間を短縮することができるようになる。
【００６４】
また、上記図１０から図１２に示した工程は、第２のゲート電極７ａ，７ｂ形成後から不純物活性化前までの間であれば、その順序を変更して行なうこともできる。例えば、第２のゲート電極７ａ，７ｂ形成後に、上記第２のレジストマスク３１を形成してＰ型高濃度不純物層１１を形成し、次にその第２のレジストマスク３１を除去してＮ型不純物を注入してＮ型ＬＤＤ領域９を形成し、最後に、上記第１のレジストマスク３０を形成してＮ型高濃度不純物層８を形成することも可能である。
【００６５】
また、回路の要求特性によって低電圧用Ｎ型ＴＦＴにもＮ型ＬＤＤ領域を形成するようにしてもよく、その場合には、上記図１０に示した工程で低電圧用Ｎ型ＴＦＴ形成領域においても、第１のレジストマスク３０を第１のゲート電極５ｂより幅広に形成する。勿論、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。
【００６６】
また、この第２の実施の形態においても、第１の実施の形態と同様にして、２つの容量部を積層して並列接続し、小さな面積で大きな容量を得ることのできる補助容量部をＴＦＴ装置の製造工程の変更なく形成することが可能である。
【００６７】
次に第３の実施の形態について説明する。
図１５は第３の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。この第３の実施の形態では、透明絶縁性基板上にバッファ層、半導体層を形成した後（ステップＳ２１）、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２２）、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ２３）工程までは、第１の実施の形態と同じである。ここでは以降の工程について、図１５に示す流れに従って、この第３の実施の形態のＴＦＴ装置の製造方法を説明する。
【００６８】
ここで、図１６から図２０は第３の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図１６は第３の実施の形態における絶縁膜エッチング工程、図１７は第３の実施の形態における第１のＮ型不純物注入工程、図１８は第３の実施の形態における第２のＮ型不純物注入工程、図１９は第３の実施の形態におけるＰ型不純物注入工程、図２０は第３の実施の形態における層間絶縁膜および配線形成工程を示す図である。ただし、図１６から図２０では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６９】
この第３の実施の形態では、透明絶縁性基板１上に、バッファ層２、半導体層３、第１の絶縁膜４、第１のゲート電極５ａ，５ｂ、第２の絶縁膜６および第２のゲート電極７ａ，７ｂを形成した後、図１６に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、第１の絶縁膜４および第２の絶縁膜６をエッチング除去する（ステップＳ２４）。これにより、第１のゲート電極５ａ，５ｂ直下以外の半導体層３および第２のゲート電極７ａ，７ｂ直下以外の半導体層３が露出するようになる。
【００７０】
次いで、図１７に示すように、第１のレジストマスク４０を第１のゲート電極５ａおよび第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に形成する（ステップＳ２５）。この状態で、第１のレジストマスク４０および第１のゲート電極５ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０１４ｃｍ−２の条件で注入し、半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ２６）。その後、第１のレジストマスク４０は除去する。
【００７１】
次いで、図１８に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度２×１０１３ｃｍ−２の条件で注入し、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域９を形成する。その際、同時に、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域にもＮ型ＬＤＤ領域９が形成される（ステップＳ２７）。低電圧用Ｎ型ＴＦＴ形成領域には、チャネル領域外側にＮ型高濃度不純物層８のみが形成される。
【００７２】
次いで、図１９に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口した第２のレジストマスク４１を形成し、ボロンなどのＰ型不純物を注入する。その際は、第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ１０ｋｅＶ、濃度１．５×１０１５ｃｍ−２の条件で注入する。これにより、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図１８に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ２８）。その後、第２のレジストマスク４１は除去する。
【００７３】
次いで、第１の実施の形態と同じく、注入したＰ型，Ｎ型不純物を活性化するための熱処理などを行い、その後、図２０に示すように、層間絶縁膜１２および配線１３を形成してＴＦＴを完成させ（ステップＳ２９）、図示しない保護膜および画素電極などを形成してＴＦＴ装置を完成する。
【００７４】
このように、第３の実施の形態のＴＦＴ装置の製造方法によれば、Ｐ型不純物の注入を１回で行なえ、さらにＰ型，Ｎ型不純物の注入が低加速エネルギで行なえるため、基板温度の上昇や第１，第２のレジストマスク４０，４１へのダメージが減少する。それにより、基板割れや基板の反りなどの基板変形を回避することができ、また、第１，第２のレジストマスク４０，４１の剥離性を向上させることができる。
【００７５】
なお、この第３の実施の形態においては、上記第２の実施の形態と同様、第１のレジストマスク４０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、第１のゲート電極５ａおよび第２のゲート電極７ａよりもそれぞれ幅広に形成されていればよく、例えば下層の半導体層３全体を覆うように形成してもよい。それによってＰ型高濃度不純物層１１への反転を容易にし、Ｐ型不純物注入に要する時間を短縮することができるようになる。
【００７６】
また、上記図１７から図１９に示した工程は、第１の絶縁膜４および第２の絶縁膜６のエッチング後から不純物活性化前までの間であれば、その順序を変更して行なうこともできる。さらに、Ｎ型ＬＤＤ領域９の形成は、第２のゲート電極７ａ，７ｂの形成後であれば、第１の絶縁膜４および第２の絶縁膜６のエッチング前に行なってもよい。これは、Ｎ型ＬＤＤ領域９を形成する際のＮ型不純物の注入量が少ないため、高加速エネルギであっても基板温度の上昇を抑制することができるためである。
【００７７】
また、この第３の実施の形態においても上記第１，第２の実施の形態と同様、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。また、第１，第２の実施の形態と同様にして、２つの容量部を積層して並列接続し、小さな面積で大きな容量を得ることのできる補助容量部を製造工程の変更なく形成することが可能である。
【００７８】
なお、以上の例では、チャネル領域外側に隣接してＮ型ＬＤＤ領域から反転させたＰ型高濃度不純物層を形成する場合について述べたが、チャネル領域外側に隣接してＰ型ＬＤＤ領域から反転させてＮ型高濃度不純物層を形成する場合も同様にして行なうことが可能であり、上記同様の効果を得ることができる。
【００７９】
【発明の効果】
以上説明したように本発明では、第１，第２導電型の第１のＴＦＴと、第１のＴＦＴと異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２のＴＦＴとを形成する際に、第１導電型の第１，第２のＴＦＴに形成される第１導電型の高濃度不純物層を、第２導電型の低濃度不純物層に第１導電型不純物を導入して反転させることにより形成するようにした。これにより、低コスト化とＴＦＴの高特性化とを両立してＴＦＴ装置を製造することができる。
【００８０】
また、本発明では、積層して並列接続した第１容量部と第２容量部とをＴＦＴ装置内に形成することにより、各画素部に小さな面積で大きな補助容量が設けられたＴＦＴ装置を製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図２】第１の実施の形態における第１の絶縁膜および第１のゲート電極形成工程を示す図である。
【図３】第１の実施の形態における第２の絶縁膜および第２のゲート電極形成工程を示す図である。
【図４】第１の実施の形態における絶縁膜加工およびＮ型不純物注入工程を示す図である。
【図５】第１の実施の形態におけるＰ型不純物注入工程を示す図である。
【図６】第１の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図７】ＴＦＴ装置に形成される画素部の要部平面図である。
【図８】図７のＡ−Ａ断面図である。
【図９】第２の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図１０】第２の実施の形態における第１のＮ型不純物注入工程を示す図である。
【図１１】第２の実施の形態における第２のＮ型不純物注入工程を示す図である。
【図１２】第２の実施の形態におけるＰ型不純物注入工程を示す図である。
【図１３】第２の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図１４】第１のレジストマスクの別の形成例を示す図である。
【図１５】第３の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図１６】第３の実施の形態における絶縁膜エッチング工程を示す図である。
【図１７】第３の実施の形態における第１のＮ型不純物注入工程を示す図である。
【図１８】第３の実施の形態における第２のＮ型不純物注入工程を示す図である。
【図１９】第３の実施の形態におけるＰ型不純物注入工程を示す図である。
【図２０】第３の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図２１】従来の周辺回路一体型のＴＦＴ装置の一構成例である。
【図２２】従来の第１の絶縁膜および第１のゲート電極形成工程を示す図である。
【図２３】従来の第２の絶縁膜および第２のゲート電極形成工程を示す図である。
【図２４】従来の絶縁膜加工およびＮ型不純物注入工程を示す図である。
【図２５】従来のＰ型不純物注入工程を示す図である。
【図２６】従来の層間絶縁膜および配線形成工程を示す図である。
【図２７】高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成しない場合の説明図である。
【符号の説明】
１ 透明絶縁性基板
２ バッファ層
３ 半導体層
４ 第１の絶縁膜
５ａ，５ｂ 第１のゲート電極
６ 第２の絶縁膜
７ａ，７ｂ 第２のゲート電極
８ Ｎ型高濃度不純物層
９ Ｎ型ＬＤＤ領域
１０ レジストマスク
１１ Ｐ型高濃度不純物層
１２ 層間絶縁膜
１３ 配線
２０ 画素部
２１ ゲート配線
２２ データ配線
２３ 補助容量配線
２４ 高電圧用Ｎ型ＴＦＴ
２５ 第１電極
２６ 保護膜
２７ 画素電極
２８ 第２電極
３０，４０ 第１のレジストマスク
３１，４１ 第２のレジストマスク
【発明の属する技術分野】
本発明は薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）装置の製造方法およびＴＦＴ装置に関し、特に非晶質シリコン、多結晶シリコンその他の半導体を用いて形成されるＴＦＴを集積したＴＦＴ装置の製造方法およびＴＦＴ装置に関する。
【０００２】
【従来の技術】
ＴＦＴ装置は、例えばアクティブマトリックス型の液晶表示パネルやＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル駆動用として用いられている。最近では、電子移動度の大きいポリシリコンなどを用いてチャネルを形成し、画素ＴＦＴだけでなく周辺のゲートドライバ、データドライバ、表示コントローラ（以下「周辺回路」という。）なども同一基板上に集積した周辺回路一体型のＴＦＴ装置が用いられるようになってきている（例えば特許文献１参照）。
【０００３】
図２１は従来の周辺回路一体型のＴＦＴ装置の一構成例である。ＴＦＴ装置１００は、表示装置の表示エリアとなる領域に多数の画素部がマトリクス状に配置された画素マトリクス部１０１を有しているとともに、その周辺回路であるゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４を有している。ゲートドライバ１０２およびデータドライバ１０３に伝達される信号は、表示コントローラ１０４によって制御される。これら画素マトリクス部１０１、ゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４は、すべて１枚の透明絶縁性基板１００ａ上に形成されている。
【０００４】
画素マトリクス部１０１には、各画素部に画素ＴＦＴ１０１ａが形成され、この画素ＴＦＴ１０１ａは、ゲート配線１０１ｂおよびデータ配線１０１ｃに接続されている。さらに、画素マトリクス部１０１には補助容量配線１０１ｄに接続された補助容量部１０１ｅが設けられ、補助容量部１０１ｅは画素ＴＦＴ１０１ａに接続されている。ゲートドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂおよび出力バッファ１０２ｃが接続して設けられ、ゲートドライバ１０２からの信号は、画素マトリクス部１０１のゲート配線１０１ｂに伝達されるようになっている。データドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂおよびアナログスイッチ１０３ｃが接続して設けられ、アナログスイッチ１０３ｃには、画像信号が外部入力されるようになっている。このデータドライバ１０３からの信号は、画素マトリクス部１０１のデータ配線１０１ｃに伝達されるようになっている。表示コントローラ１０４は、外部入力される制御信号に応じて、これらゲートドライバ１０２およびデータドライバ１０３の処理動作を制御するようになっている。
【０００５】
このようなＴＦＴ装置１００において、ゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４は、通常、Ｎ型ＴＦＴとＰ型ＴＦＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造で形成される。このうち、Ｎ型ＴＦＴは、ホットキャリア劣化やオフリーク電流を抑制するため、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成されることが多い。
【０００６】
ところで、ＴＦＴ装置１００内の論理回路部分や信号処理回路部分をより高速にするためには、素子を微細化してチャネル長を小さくしたり、Ｎ型ＴＦＴのＮ型ＬＤＤ領域をなくしたりすることが必要になる場合がある。その場合、論理回路部分や信号処理回路部分に形成されるＰ型，Ｎ型ＴＦＴは、液晶やＥＬの駆動用にある程度大きな電圧（１０Ｖ〜２０Ｖ）が必要とされる画素ＴＦＴ１０１ａなどに比べ、ゲート絶縁膜の膜厚を薄くして動作電圧を低くすることが必要になる。ゲート絶縁膜を薄くすることで閾値電圧を下げることができ、動作電圧を低くすることができるので、チャネル長を小さくしたりＮ型ＬＤＤ領域をなくしたりしてもホットキャリア劣化を抑制できるようになるためである。
【０００７】
上記のＴＦＴ装置１００においては、シフトレジスタ１０２ａ，１０３ａおよび表示コントローラ１０４は、ゲート絶縁膜が薄く、３Ｖ〜５Ｖ程度の低電源電圧（ＶＬ）で高速動作するＴＦＴ（低電圧用ＴＦＴ）で構成される。一方、画素マトリクス部１０１、出力バッファ１０２ｃおよびアナログスイッチ１０３ｃは、ゲート絶縁膜が厚く、１０Ｖ〜２０Ｖ程度の高電源電圧（ＶＨ）で低速動作するＴＦＴ（高電圧用ＴＦＴ）で構成される。また、レベルシフタ１０２ｂ，１０３ｂには、低電圧用ＴＦＴと高電圧用ＴＦＴを混載することができる。
【０００８】
このような周辺回路一体型のＴＦＴ装置１００の場合、低電圧用ＴＦＴおよび高電圧用ＴＦＴをそれぞれＣＭＯＳ構造とすると、低電圧用Ｐ型ＴＦＴ，低電圧用Ｎ型ＴＦＴ、高電圧用Ｐ型ＴＦＴ、高電圧用Ｎ型ＴＦＴの計４種のＴＦＴが同一基板上に形成されることになる。
【０００９】
図２２から図２６は従来のＴＦＴ装置の製造方法の一例を示す図であって、図２２は従来の第１の絶縁膜および第１のゲート電極形成工程、図２３は従来の第２の絶縁膜および第２のゲート電極形成工程、図２４は従来の絶縁膜加工およびＮ型不純物注入工程、図２５は従来のＰ型不純物注入工程、図２６は従来の層間絶縁膜および配線形成工程を示す図である。
【００１０】
まず、図２２に示すように、ガラスなどの透明絶縁性基板２００上に、ＳｉＯ２からなる膜厚約８０ｎｍのバッファ層２０１、およびポリシリコンなどからなる膜厚約５０ｎｍの半導体層２０２を形成する。続いてＳｉＯ２からなる膜厚約４０ｎｍの第１の絶縁膜２０３、およびＣｒなどからなる膜厚約３００ｎｍの第１のゲート電極２０４を形成する。この第１の絶縁膜２０３、第１のゲート電極２０４はそれぞれ、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜、ゲート電極となる。
【００１１】
次いで、図２３に示すように、ＳｉＯ２からなる膜厚約８０ｎｍの第２の絶縁膜２０５およびＣｒなどからなる膜厚約３００ｎｍの第２のゲート電極２０６を形成する。第１の絶縁膜２０３と第２の絶縁膜２０５との積層体、第２のゲート電極２０６はそれぞれ、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜、ゲート電極となる。
【００１２】
次いで、図２４に示すように、レジストマスクなどを用い、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域の第１の絶縁膜２０３および第２の絶縁膜２０５が第２のゲート電極２０６よりも１μｍ〜３μｍ程度幅広に残るようにエッチング加工する。一方、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域では、このエッチング加工の際、第１のゲート電極２０４をマスクにして、第１のゲート電極２０４の直下にのみ第１の絶縁膜２０３を残した形状にする。
【００１３】
高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域では、第２のゲート電極２０６より幅広に残った第１の絶縁膜２０３および第２の絶縁膜２０５直下の半導体層２０２が、低濃度不純物層であるＬＤＤ領域となるようにする。すなわち、まず、第１の絶縁膜２０３および第２の絶縁膜２０５をマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０１４ｃｍ−２の条件で注入し、半導体層２０２にＮ型高濃度不純物層２０７を形成する。続いて、第１のゲート電極２０４および第２のゲート電極２０６をマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０１３ｃｍ−２の条件で、第１の絶縁膜２０３および第２の絶縁膜２０５を通過させて注入する。これにより、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴ形成領域には、Ｎ型高濃度不純物層２０７とともにＮ型ＬＤＤ領域２０８が形成される。一方、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域には、Ｎ型高濃度不純物層２０７のみが形成される。
【００１４】
次に、図２５に示すように、Ｐ型ＴＦＴにすべき領域を開口したレジストマスク２０９を形成し、ボロンなどのＰ型不純物を注入する。その際には、第１の絶縁膜２０３および第２の絶縁膜２０５をマスクにして、ボロンを加速エネルギ１０ｋｅＶ、濃度１．５×１０１５ｃｍ−２で注入し、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域のＮ型高濃度不純物層２０７をＰ型高濃度不純物層２１０に反転する。さらに、第１のゲート電極２０４および第２のゲート電極２０６をマスクにして、ボロンを加速エネルギ７０ｋｅＶ、濃度１．０×１０１４ｃｍ−２の条件で、第１の絶縁膜２０３および第２の絶縁膜２０５を通過させて注入し、高電圧用Ｐ型ＴＦＴ形成領域にあったＮ型ＬＤＤ領域２０８をＰ型ＬＤＤ領域２１１に反転する。これにより、高電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０とともにＰ型ＬＤＤ領域２１１が形成され、また、低電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０のみが形成される。
【００１５】
レジストマスク２０９を除去した後、注入したＮ型不純物およびＰ型不純物を活性化するために、透明絶縁性基板２００の歪み点以下の温度、例えばガラスの場合には温度５５０℃程度で熱処理する。あるいは、より低温で処理できるエキシマレーザやＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法によって活性化してもよい。
【００１６】
次いで、図２６に示すように、ＳｉＮなどからなる膜厚約３００ｎｍの層間絶縁膜２１２を形成して、コンタクトホールを開口し、続けてＭｏなどからなる膜厚約３００ｎｍの配線２１３を形成してＴＦＴを完成する。なお、図示しないが、この上に保護膜および画素電極などを形成して、ＴＦＴ装置が完成する。
【００１７】
この例では、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜は、２層の絶縁膜を積層して形成している。また、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴは高速動作させるためＬＤＤ領域は形成せず、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴでのみゲート電極とゲート絶縁膜を階段状にして不純物注入を打ち分けることによってＰ型，Ｎ型高濃度不純物層とＰ型，Ｎ型ＬＤＤ領域を形成している。
【００１８】
このように、従来の周辺回路一体型のＴＦＴ装置の製造では、Ｐ型ＴＦＴのＰ型高濃度不純物層は、半導体層に一旦Ｎ型不純物を注入した後、それよりも２倍強の濃度のＰ型不純物を注入してＮ型をＰ型に反転して形成される。これにより、Ｐ型高濃度不純物層のシート抵抗は１ｋΩ／□程度の十分低い値になる。
【００１９】
なお、この例では、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴの両方にＬＤＤ領域を形成している。画素ＴＦＴを高電圧用Ｎ型ＴＦＴで構成すると、オフリークを抑制するためおよびホットキャリア耐圧向上のためにＮ型ＬＤＤ領域が必要になるが、周辺回路で使用される高電圧用Ｐ型ＴＦＴにはＰ型ＬＤＤ領域は必ずしも必要ない。これは、周辺回路を構成するＰ型ＴＦＴでは、ＣＭＯＳとして動作可能であればそれほどオフリーク電流を低くする必要はなく、また、Ｐ型ＴＦＴではあまりホットキャリア劣化が問題とならないためである。
【００２０】
図２７は高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成しない場合の説明図である。高電圧用Ｎ型ＴＦＴ形成領域では、第２のゲート電極２０６と第１の絶縁膜２０３および第２の絶縁膜２０５とを階段状に形成する。一方、Ｐ型ＬＤＤ領域を形成しない高電圧用Ｐ型ＴＦＴ形成領域では、第２のゲート電極２０６と第１，第２の絶縁膜２０３，２０５とを階段状に形成しないようにする。これにより、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域２０８が形成され、高電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０のみ形成されてＰ型ＬＤＤ領域が形成されないようになる。
【００２１】
【特許文献１】
特開２００２−０５７３３９号公報
【００２２】
【発明が解決しようとする課題】
しかし、従来のように同一基板上に低電圧用Ｐ型，Ｎ型ＴＦＴと高電圧用Ｐ型，Ｎ型ＴＦＴを形成する場合、低電圧用Ｐ型ＴＦＴには、そのチャネル外側にＮ型高濃度不純物層から反転したＰ型高濃度不純物層が形成されるが、このようなＰ型ＴＦＴは、Ｎ型高濃度不純物層から反転させずにチャネル外側にＰ型高濃度不純物層を形成したＰ型ＴＦＴに比べて、その移動度などの特性が劣るという問題点があった。
【００２３】
それに対し、高電圧用Ｐ型ＴＦＴには、そのチャネル外側にＮ型ＬＤＤ領域から反転したＰ型ＬＤＤ領域が形成され、そのＰ型ＬＤＤ領域外側にＮ型高濃度不純物層から反転したＰ型高濃度不純物層が形成されるが、このようなＰ型ＴＦＴは、Ｎ型から反転させずにＰ型ＬＤＤ領域およびＰ型高濃度不純物層を形成したＰ型ＴＦＴと同程度の特性が得られる。
【００２４】
このように、Ｎ型高濃度不純物層から反転したＰ型高濃度不純物層がＮ型ＬＤＤ領域から反転したＰ型ＬＤＤ領域の外側に形成されている場合には、その特性が良好であり、Ｎ型高濃度不純物層から反転したＰ型高濃度不純物層がチャネルに隣接している場合には、その特性が劣化する。これには、半導体層に高濃度にＮ型不純物が注入されることによってチャネルと不純物領域との接合部に欠陥が発生してしまっていることが影響しているものと考えられる。
【００２５】
このようなＰ型ＴＦＴの特性劣化を抑制するためには、その形成過程で不純物注入によるＮ型からＰ型への反転を行なわないようにすればよい。すなわち、上記図２４に示したように第１の絶縁膜２０３および第２の絶縁膜２０５をエッチングした後、Ｐ型ＴＦＴ形成領域はレジストマスクで覆ってＮ型不純物の注入を行なえばよい。
【００２６】
しかし、Ｓｉウェハ上に多数形成されるＬＳＩとは異なり、１枚のガラス基板から作製できるＴＦＴ装置は数個からせいぜい１０個ないし２０個程度である。そのため、既に高電圧用ＴＦＴと低電圧用ＴＦＴを作り分けるために電極形成工程を２回に分けている上、Ｎ型から反転させずにＰ型高濃度不純物層を形成するためにマスク工程を１工程増やすことは、ＴＦＴ装置１台当たりの製造コストを大幅に増加させることになる。また、工程数が多くなることで歩留まり低下を招く恐れもある。
【００２７】
本発明はこのような点に鑑みてなされたものであり、同一基板上に低電圧用ＴＦＴと高電圧用ＴＦＴを集積したＴＦＴ装置を、低コスト化とＴＦＴの高特性化を両立して製造することのできるＴＦＴ装置の製造方法およびＴＦＴ装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に例示する流れによって実現可能なＴＦＴ装置の製造方法が提供される。本発明のＴＦＴ装置の製造方法は、基板上に、第１，第２導電型の第１のＴＦＴと、前記第１のＴＦＴのゲート絶縁膜と異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２のＴＦＴと、を有するＴＦＴ装置の製造方法において、前記基板上の前記第１のＴＦＴを形成する第１のＴＦＴ形成領域と前記第２のＴＦＴを形成する第２のＴＦＴ形成領域とに半導体層を形成する工程と、全面に第１の絶縁膜を形成し、前記第１のＴＦＴ形成領域の前記第１の絶縁膜上に第１のゲート電極を形成する工程と、全面に第２の絶縁膜を形成し、前記第２のＴＦＴ形成領域の前記第２の絶縁膜上に第２のゲート電極を形成する工程と、前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して第２導電型の低濃度不純物層を形成する工程と、第１導電型にすべき前記第１のＴＦＴ形成領域と第１導電型にすべき前記第２のＴＦＴ形成領域とに、前記第１のゲート電極と前記第２のゲート電極とをマスクにして第１導電型の不純物を導入して前記第２導電型の低濃度不純物層を第１導電型の高濃度不純物層に反転させる工程と、を有することを特徴とする。
【００２９】
図１に例示するようなＴＦＴ装置の製造方法によれば、まず、基板上に半導体層を形成した後（ステップＳ１）、第１，第２導電型の第１のＴＦＴ、例えば低電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２）、さらに、第１，第２導電型の第２のＴＦＴ、例えば高電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ３）。そして、第１のゲート電極と第２のゲート電極とをマスクにして半導体層にリンなどのＮ型不純物を注入し、Ｎ型の低濃度不純物層であるＮ型ＬＤＤ領域を形成する（ステップＳ６）。その後、Ｐ型ＴＦＴを形成すべき領域に第１のゲート電極と第２のゲート電極とをマスクにしてボロンなどのＰ型不純物を注入し、先に形成したＮ型ＬＤＤ領域をＰ型高濃度不純物層に反転する（ステップＳ７）。
【００３０】
これにより、同一の基板上にゲート絶縁膜の膜厚が異なるＰ型，Ｎ型ＴＦＴを形成する際、低電圧用・高電圧用の別なく、Ｐ型ＴＦＴを形成するすべての領域で、Ｎ型ＬＤＤ領域から反転したＰ型高濃度不純物層を形成することが可能になる。したがって、マスク工程などを増加させることなく、ＴＦＴ装置に形成されるＴＦＴについて良好な特性が得られるようになる。Ｐ型ＬＤＤ領域から反転してＮ型高濃度不純物層を形成する場合も同様である。
【００３１】
また、本発明では、基板上に、第１の動作半導体層と第１の絶縁膜と第１のゲート電極とが順に積層された構造を有する第１，第２導電型の第１のＴＦＴと、第２の動作半導体層と第１の絶縁膜と第２の絶縁膜と第２のゲート電極とが順に積層された構造を有する第１，第２導電型の第２のＴＦＴと、を有するＴＦＴ装置において、第１導電型の前記第１のＴＦＴの前記第１の絶縁膜と前記第１のゲート電極との上部に前記第２の絶縁膜が前記第１のゲート電極より幅広に残存しており、前記第２のＴＦＴの前記第１の絶縁膜と前記第２の絶縁膜とが前記第２のゲート電極より幅広に残存していることを特徴とするＴＦＴ装置が提供される。
【００３２】
このようなＴＦＴ装置によれば、第１導電型の第１のＴＦＴは、第１のゲート電極下層にある第１の絶縁膜および第２の絶縁膜を、第１のゲート電極より幅広に残存させて形成されている。一方、第２のＴＦＴは、第２のゲート電極下層にある第１の絶縁膜と第２の絶縁膜を、第２のゲート電極より幅広に残存させて形成されている。これにより、第１のゲート電極と第２のゲート電極をマスクにして第２導電型の不純物を導入して第２導電型の低濃度不純物層を形成した後、第１導電型の不純物を導入することによって、その低濃度不純物層を第１導電型の高濃度不純物層に反転させることが可能になっている。
【００３３】
また、本発明では、動作半導体層が画素電極に電気的に接続されて前記画素電極を駆動するＴＦＴを有するＴＦＴ装置において、前記動作半導体層と、前記動作半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して形成された第１電極とからなる第１容量部と、前記第１電極と、前記第１電極上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して形成された第２電極とからなる第２容量部と、を有し、前記動作半導体層と前記第２電極とは電気的に接続されていることを特徴とするＴＦＴ装置が提供される。
【００３４】
このようなＴＦＴ装置によれば、第１容量部と第２容量部とが積層状態で並列接続され、それらの容量の和をその画素部の補助容量とすることができるので、各画素部に小さな面積で大きな補助容量部を設けることができるようになる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず第１の実施の形態について説明する。
【００３６】
図１は第１の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。また、図２から図６は第１の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図２は第１の実施の形態における第１の絶縁膜および第１のゲート電極形成工程、図３は第１の実施の形態における第２の絶縁膜および第２のゲート電極形成工程、図４は第１の実施の形態における絶縁膜加工およびＮ型不純物注入工程、図５は第１の実施の形態におけるＰ型不純物注入工程、図６は第１の実施の形態における層間絶縁膜および配線形成工程を示す図である。以下、図１に示す流れに従って、この第１の実施の形態のＴＦＴ装置の製造方法を説明する。
【００３７】
第１の実施の形態のＴＦＴ装置の製造方法では、まず、図２に示すように、ガラスなどの透明絶縁性基板１上にＳｉＯ２からなるバッファ層２を膜厚約８０ｎｍで形成し、更に半導体材料、例えばポリシリコンを膜厚約５０ｎｍで形成する。ポリシリコンの場合、まずＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などでアモルファスシリコンを成膜した後、エキシマレーザを用いてアニールすることにより結晶化する。このようにして形成したポリシリコンを加工し、Ｐ型，Ｎ型の第１のＴＦＴである低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴ、Ｐ型，Ｎ型の第２のＴＦＴである高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴを形成するそれぞれの領域に半導体層３を形成する（ステップＳ１）。なお、ここでは、低電圧用Ｐ型ＴＦＴを形成する領域を低電圧用Ｐ型ＴＦＴ形成領域と、低電圧用Ｎ型ＴＦＴを形成する領域を低電圧用Ｎ型ＴＦＴ形成領域と、高電圧用Ｐ型ＴＦＴを形成する領域を高電圧用Ｐ型ＴＦＴ形成領域と、高電圧用Ｎ型ＴＦＴを形成する領域を高電圧用Ｎ型ＴＦＴ形成領域という。
【００３８】
続いて全面にＳｉＯ２を膜厚約４０ｎｍで成膜して第１の絶縁膜４を形成し、その上にＣｒなどの金属材料を膜厚約３００ｎｍで成膜して加工し、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域にそれぞれ第１のゲート電極５ａ，５ｂを形成する（ステップＳ２）。ここで、第１の絶縁膜４は、後に低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜となり、第１のゲート電極５ａ，５ｂは、それぞれ低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート電極となる。
【００３９】
次いで、図３に示すように、全面にＳｉＯ２を膜厚約８０ｎｍで成膜して第２の絶縁膜６を形成し、その上にＣｒなどの金属材料を膜厚約３００ｎｍで成膜して加工し、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域にそれぞれ第２のゲート電極７ａ，７ｂを形成する（ステップＳ３）。ここで、第２の絶縁膜６と先に形成した第１の絶縁膜４との積層体（合計膜厚約１２０ｎｍ）は、後に高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜となり、第２のゲート電極７ａ，７ｂは、それぞれ高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート電極となる。
【００４０】
次いで、レジストマスクなどを用い、図４に示すように、第１の絶縁膜４および第２の絶縁膜６を、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域では第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に残すように加工し、低電圧用Ｐ型ＴＦＴ形成領域では第１のゲート電極５ａよりも０．３μｍ〜３μｍ程度幅広に残すように加工する（ステップＳ４）。これにより、低電圧用Ｐ型ＴＦＴ形成領域では、第１のゲート電極５ａ下部に第１の絶縁膜４が幅広に残り、第１のゲート電極５ａ上部に第２の絶縁膜６が幅広に残るようになる。低電圧用Ｎ型ＴＦＴ形成領域は、第１のゲート電極５ｂをマスクにして、第１のゲート電極５ｂ直下にのみ第１の絶縁膜４が残るようにする。
【００４１】
続いて、第１のゲート電極５ｂ、第２のゲート電極７ａ，７ｂおよび第２の絶縁膜６をマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０１４ｃｍ−２の条件で注入し、露出する半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ５）。さらに、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０１３ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、第１の絶縁膜４および第２の絶縁膜６の幅広に残した部分の直下にＮ型ＬＤＤ領域９を形成する（ステップＳ６）。これにより、低電圧用Ｐ型ＴＦＴ形成領域、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域には、半導体層３のそれぞれのチャネルとなる領域（以下「チャネル領域」という。）の外側にＮ型ＬＤＤ領域９が形成され、このＮ型ＬＤＤ領域９の外側にＮ型高濃度不純物層８が形成される。一方、低電圧用Ｎ型ＴＦＴ形成領域には、第１のゲート電極５ｂより幅広に第１の絶縁膜４および第２の絶縁膜６が残っていないため、そのチャネル領域の外側にＮ型高濃度不純物層８のみが形成される。
【００４２】
次いで、図５に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口したレジストマスク１０を形成し、ボロンなどのＰ型不純物を注入する。その際は、まず、第１のゲート電極５ａ、第２のゲート電極７ａおよび第２の絶縁膜６をマスクにして、加速エネルギ１０ｋｅＶ、濃度１．５×１０１５ｃｍ−２の条件で注入し、さらに第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ７０ｋｅＶ、濃度１×１０１５ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入する。これにより、図５に示したように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図４に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ７）。その後、レジストマスク１０は除去する。このように、ここでは高電圧用Ｐ型ＴＦＴ形成領域にＰ型ＬＤＤ領域は形成しない。高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成すると、工程上、高速動作が必要な低電圧用Ｐ型ＴＦＴにもＰ型ＬＤＤ領域が形成されてしまうことになり、低電圧用Ｐ型ＴＦＴの移動度が低下するためである。なお、高電圧用Ｐ型ＴＦＴにもＰ型ＬＤＤ領域は必ずしも必要とはならない。
【００４３】
次いで、注入したＰ型，Ｎ型不純物を活性化するため、透明絶縁性基板１の歪み点以下の温度、例えばガラスの場合には温度５５０℃程度で熱処理する。あるいは、より低温で処理できるエキシマレーザやＲＴＡ法によって活性化してもよい。その後、図６に示すように、ＳｉＮなどからなる膜厚約３００ｎｍの層間絶縁膜１２を形成して、コンタクトホールを開口し、続けてＭｏなどからなる膜厚約３００ｎｍの配線１３を形成してＴＦＴを完成する（ステップＳ８）。ここでは図示しないが、最後にこのＴＦＴ上に保護膜および画素電極などを形成してＴＦＴ装置が完成する。
【００４４】
このように、第１の実施の形態のＴＦＴ装置の製造方法によれば、高電圧用Ｐ型ＴＦＴ形成領域だけでなく、低電圧用Ｐ型ＴＦＴ形成領域においても第１の絶縁膜４および第２の絶縁膜６を第１のゲート電極５ａより幅広に残してＮ型不純物を注入する。これにより、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域には、それぞれのチャネル領域の外側にまずＮ型ＬＤＤ領域９が形成され、いずれの形成領域においてもチャネル領域に隣接するＮ型高濃度不純物層は形成されない。そのため、チャネル領域外側に形成されたＮ型ＬＤＤ領域９にＰ型不純物を注入し、このＮ型ＬＤＤ領域９をＰ型高濃度不純物層１１に反転することにより、低電圧用Ｐ型ＴＦＴおよび高電圧用Ｐ型ＴＦＴの特性を良好に保つことができる。したがって、Ｐ型ＴＦＴの特性を劣化させることなく、また、Ｎ型不純物注入時にＰ型ＴＦＴ形成領域を覆うためのマスク工程などを増加させることなく低コストで、ＴＦＴ装置の製造が可能になる。
【００４５】
なお、上記第１の実施の形態のＴＦＴ装置の製造方法において、半導体層３に注入する不純物は質量分離し、分離されたイオンのみ注入するようにしてもよく、あるいは質量分離せずにリンの水素化物イオンやボロンの水素化物イオンを注入してもよい。
【００４６】
また、回路の要求特性によって低電圧用Ｎ型ＴＦＴにもＮ型ＬＤＤ領域を形成するようにしてもよい。その場合には、上記図４に示した工程で低電圧用Ｐ型ＴＦＴ形成領域と同様に低電圧用Ｎ型ＴＦＴ形成領域においても、第１のゲート電極５ｂ下部および上部にそれぞれ第１の絶縁膜４および第２の絶縁膜６が第１のゲート電極５ｂより幅広に残るように加工する。勿論、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。
【００４７】
さらに、図１において、ステップＳ５，Ｓ６，Ｓ７の各工程は、この順序に限定されることはなく、例えば、ステップＳ７，Ｓ６，Ｓ５のような順序としても構わない。
【００４８】
また、上記の説明では低電圧用Ｐ型ＴＦＴ、低電圧用Ｎ型ＴＦＴ、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴの形成方法について述べたが、それらの形成過程でＴＦＴ装置内に補助容量部を形成することができる。補助容量は、主にＴＦＴ装置の各画素部において液晶への書き込み電圧を保持するのに用いられる。また、補助容量は、ＴＦＴ装置の周辺回路の中で用いられることのある容量分割方式のＤＡ（ディジタル−アナログ）コンバータなどの容量としても用いることができる。
【００４９】
図７はＴＦＴ装置に形成される画素部の要部平面図、図８は図７のＡ−Ａ断面図である。ただし、図７および図８では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。ＴＦＴ装置では、図７に示すように、画素マトリクス部の端部でゲートドライバに接続されたゲート配線２１および画素マトリクス部の端部でデータドライバに接続されたデータ配線２２が直交するようにして形成されている。ゲート配線２１とデータ配線２２で画定される領域が画素部２０となり、それらの交点近傍に画素ＴＦＴが形成され、さらに、画素部２０には、ゲート配線２１と略平行に補助容量配線２３が形成されている。
【００５０】
ここでは画素ＴＦＴとして高電圧用Ｎ型ＴＦＴ２４を用いている。高電圧用Ｎ型ＴＦＴ２４は、図８に示すように、透明絶縁性基板１に形成されたバッファ層２上に、半導体層３のチャネル領域外側にＮ型ＬＤＤ領域９が形成され、更にその外側にＮ型高濃度不純物層８が形成されている。高電圧用Ｎ型ＴＦＴ２４の半導体層３およびＮ型ＬＤＤ領域９上には第１の絶縁膜４および第２の絶縁膜６を介して第２のゲート電極７ｂが形成され、その上には層間絶縁膜１２が形成されている。また、図８に示したように、補助容量配線２３の下層および上層には、それぞれ第１の絶縁膜４および第２の絶縁膜６が形成されている。半導体層３は、高電圧用Ｎ型ＴＦＴ２４が形成されている領域のほか、補助容量配線２３下層にある第１の絶縁膜４の直下にも形成されている。
【００５１】
高電圧用Ｎ型ＴＦＴ２４は、層間絶縁膜１２に開口したコンタクトホールを介して、ソース側のＮ型高濃度不純物層８とデータ配線２２とが接続され、さらに、ドレイン側のＮ型高濃度不純物層８と第１電極２５とが接続されている。この第１電極２５は、保護膜２６に開口したコンタクトホールを介して画素電極２７に接続されている。さらに、第１電極２５は、補助容量配線２３上層の第２の絶縁膜６上に形成された第２電極２８に接続されている。
【００５２】
画素部２０をこのように構成する場合、ゲート配線２１は高電圧用Ｎ型ＴＦＴ２４のゲート電極である第２のゲート電極７ｂと同一工程で形成することができる。データ配線２２は、上記図６に示した配線１３に相当し、第１電極２５と同一工程で形成される。補助容量配線２３は、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜である第１の絶縁膜４の形成後に、そのゲート電極となる第１のゲート電極５ａ，５ｂと同一工程で形成することができる。さらに、第２電極２８は、第２の絶縁膜６形成後に、高電圧用Ｎ型ＴＦＴ２４の第２のゲート電極７ｂと同一工程で形成することができる。保護膜２６および画素電極２７はそれぞれ所定の領域に形成される。
【００５３】
このようにして形成される補助容量部は、半導体層３、第１の絶縁膜４および補助容量配線２３よりなるＭＯＳ型の第１容量部と、補助容量配線２３、第２の絶縁膜６および第２電極２８よりなる第２容量部との２つから構成されている。半導体層３と第２電極２８は、第１電極２５およびＮ型高濃度不純物層８を介して電気的に接続されているので、第１，第２容量部は積層状態で並列接続されることになり、トータルの補助容量はそれらの容量の和となる。
【００５４】
このように、補助容量部は、平面的に同じ場所で２つの容量部が並列接続されて構成されるので、レイアウト上、小さな面積で大きな容量を得ることができる。さらに、この補助容量部はＴＦＴの形成過程で形成することができるので、このような構造の補助容量部を形成するためにＴＦＴ装置の製造工程を変更することは不要である。また、補助容量部を構成する第１，第２の絶縁膜４，６は、ＴＦＴのゲート絶縁膜と同一工程で形成されるため数十〜百ｎｍ程度と薄く、他の層間絶縁膜で構成するよりも大きな容量を得ることも可能である。
【００５５】
次に、第２の実施の形態について説明する。
図９は第２の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。この第２の実施の形態では、透明絶縁性基板上にバッファ層、半導体層を形成した後（ステップＳ１１）、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ１２）、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ１３）工程までは、第１の実施の形態と同じである。ここでは以降の工程について、図９に示す流れに従って、この第２の実施の形態のＴＦＴ装置の製造方法を説明する。
【００５６】
ここで、図１０から図１３は第２の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図１０は第２の実施の形態における第１のＮ型不純物注入工程、図１１は第２の実施の形態における第２のＮ型不純物注入工程、図１２は第２の実施の形態におけるＰ型不純物注入工程、図１３は第２の実施の形態における層間絶縁膜および配線形成工程を示す図である。ただし、図１０から図１３では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５７】
この第２の実施の形態では、透明絶縁性基板１上に、バッファ層２、半導体層３、第１の絶縁膜４、第１のゲート電極５ａ，５ｂ、第２の絶縁膜６および第２のゲート電極７ａ，７ｂを形成した後、図１０に示すように、第１のレジストマスク３０を形成する（ステップＳ１４）。この第１のレジストマスク３０は、第１のゲート電極５ａおよび第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に形成する。この状態で、第１のレジストマスク３０および第１のゲート電極５ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度２×１０１５ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ１５）。その後、第１のレジストマスク３０は除去する。
【００５８】
次いで、図１１に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０１３ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域９を形成する。その際、同時に、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域にもＮ型ＬＤＤ領域９が形成される（ステップＳ１６）。また、図１０に示した第１のレジストマスク３０が形成されなかった低電圧用Ｎ型ＴＦＴ形成領域には、チャネル領域外側にＮ型高濃度不純物層８のみが形成される。
【００５９】
次いで、図１２に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口した第２のレジストマスク３１を形成し、ボロンなどのＰ型不純物を注入する。その際は、第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ７０ｋｅＶ、濃度４×１０１５ｃｍ−２の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入する。これにより、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図１１に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ１７）。その後、第２のレジストマスク３１は除去する。
【００６０】
次いで、第１の実施の形態と同じく、注入したＰ型，Ｎ型不純物を活性化するための熱処理などを行い、その後、図１３に示すように、層間絶縁膜１２および配線１３を形成してＴＦＴを完成させ（ステップＳ１８）、図示しない保護膜および画素電極などを形成してＴＦＴ装置を完成する。
【００６１】
このように、第２の実施の形態のＴＦＴ装置の製造方法によれば、第１の実施の形態と同様、チャネル領域外側に、Ｎ型ＬＤＤ領域９から反転したＰ型高濃度不純物層１１が形成されるので、Ｐ型ＴＦＴの特性を良好に保つことができる。さらに、この第２の実施の形態のＴＦＴ装置の製造方法では、Ｐ型不純物注入を１回で行なうことができ、注入工程を簡略化することができる。また、Ｎ型高濃度不純物層８の形成時にマスク工程が必要になるが、第１のＮ型不純物注入工程前に第１の絶縁膜４および第２の絶縁膜６のエッチング加工が不要であるため、トータルのマスク工程数としては第１の実施の形態と同じになる。
【００６２】
なお、この第２の実施の形態では、上記図１０に示した工程で形成する第１のレジストマスク３０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、第１のゲート電極５ａおよび第２のゲート電極７ａよりもそれぞれ幅広に形成されていれば、そのサイズは上記の例には限定されない。
【００６３】
図１４は第１のレジストマスクの別の形成例を示す図である。この図１４に示すように、第１のレジストマスク３０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、下層にある半導体層３全体を覆うように形成することもできる。上記図１０に示した工程で第１のレジストマスク３０を半導体層３全体を覆うように形成した場合には、その後の図１１に示した工程では、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域にＮ型ＬＤＤ領域しか形成されなくなる。そのため、図１２に示した工程では、第２のレジストマスク３１を用いてＰ型不純物を注入する際に、Ｐ型高濃度不純物層１１への反転が容易になる。例えば、Ｐ型不純物の注入は、加速エネルギ７０ｋｅＶ、濃度２×１０１５ｃｍ−２の条件でよくなり、注入に要する時間を短縮することができるようになる。
【００６４】
また、上記図１０から図１２に示した工程は、第２のゲート電極７ａ，７ｂ形成後から不純物活性化前までの間であれば、その順序を変更して行なうこともできる。例えば、第２のゲート電極７ａ，７ｂ形成後に、上記第２のレジストマスク３１を形成してＰ型高濃度不純物層１１を形成し、次にその第２のレジストマスク３１を除去してＮ型不純物を注入してＮ型ＬＤＤ領域９を形成し、最後に、上記第１のレジストマスク３０を形成してＮ型高濃度不純物層８を形成することも可能である。
【００６５】
また、回路の要求特性によって低電圧用Ｎ型ＴＦＴにもＮ型ＬＤＤ領域を形成するようにしてもよく、その場合には、上記図１０に示した工程で低電圧用Ｎ型ＴＦＴ形成領域においても、第１のレジストマスク３０を第１のゲート電極５ｂより幅広に形成する。勿論、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。
【００６６】
また、この第２の実施の形態においても、第１の実施の形態と同様にして、２つの容量部を積層して並列接続し、小さな面積で大きな容量を得ることのできる補助容量部をＴＦＴ装置の製造工程の変更なく形成することが可能である。
【００６７】
次に第３の実施の形態について説明する。
図１５は第３の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。この第３の実施の形態では、透明絶縁性基板上にバッファ層、半導体層を形成した後（ステップＳ２１）、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２２）、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ２３）工程までは、第１の実施の形態と同じである。ここでは以降の工程について、図１５に示す流れに従って、この第３の実施の形態のＴＦＴ装置の製造方法を説明する。
【００６８】
ここで、図１６から図２０は第３の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図１６は第３の実施の形態における絶縁膜エッチング工程、図１７は第３の実施の形態における第１のＮ型不純物注入工程、図１８は第３の実施の形態における第２のＮ型不純物注入工程、図１９は第３の実施の形態におけるＰ型不純物注入工程、図２０は第３の実施の形態における層間絶縁膜および配線形成工程を示す図である。ただし、図１６から図２０では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６９】
この第３の実施の形態では、透明絶縁性基板１上に、バッファ層２、半導体層３、第１の絶縁膜４、第１のゲート電極５ａ，５ｂ、第２の絶縁膜６および第２のゲート電極７ａ，７ｂを形成した後、図１６に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、第１の絶縁膜４および第２の絶縁膜６をエッチング除去する（ステップＳ２４）。これにより、第１のゲート電極５ａ，５ｂ直下以外の半導体層３および第２のゲート電極７ａ，７ｂ直下以外の半導体層３が露出するようになる。
【００７０】
次いで、図１７に示すように、第１のレジストマスク４０を第１のゲート電極５ａおよび第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に形成する（ステップＳ２５）。この状態で、第１のレジストマスク４０および第１のゲート電極５ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０１４ｃｍ−２の条件で注入し、半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ２６）。その後、第１のレジストマスク４０は除去する。
【００７１】
次いで、図１８に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度２×１０１３ｃｍ−２の条件で注入し、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域９を形成する。その際、同時に、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域にもＮ型ＬＤＤ領域９が形成される（ステップＳ２７）。低電圧用Ｎ型ＴＦＴ形成領域には、チャネル領域外側にＮ型高濃度不純物層８のみが形成される。
【００７２】
次いで、図１９に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口した第２のレジストマスク４１を形成し、ボロンなどのＰ型不純物を注入する。その際は、第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ１０ｋｅＶ、濃度１．５×１０１５ｃｍ−２の条件で注入する。これにより、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図１８に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ２８）。その後、第２のレジストマスク４１は除去する。
【００７３】
次いで、第１の実施の形態と同じく、注入したＰ型，Ｎ型不純物を活性化するための熱処理などを行い、その後、図２０に示すように、層間絶縁膜１２および配線１３を形成してＴＦＴを完成させ（ステップＳ２９）、図示しない保護膜および画素電極などを形成してＴＦＴ装置を完成する。
【００７４】
このように、第３の実施の形態のＴＦＴ装置の製造方法によれば、Ｐ型不純物の注入を１回で行なえ、さらにＰ型，Ｎ型不純物の注入が低加速エネルギで行なえるため、基板温度の上昇や第１，第２のレジストマスク４０，４１へのダメージが減少する。それにより、基板割れや基板の反りなどの基板変形を回避することができ、また、第１，第２のレジストマスク４０，４１の剥離性を向上させることができる。
【００７５】
なお、この第３の実施の形態においては、上記第２の実施の形態と同様、第１のレジストマスク４０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、第１のゲート電極５ａおよび第２のゲート電極７ａよりもそれぞれ幅広に形成されていればよく、例えば下層の半導体層３全体を覆うように形成してもよい。それによってＰ型高濃度不純物層１１への反転を容易にし、Ｐ型不純物注入に要する時間を短縮することができるようになる。
【００７６】
また、上記図１７から図１９に示した工程は、第１の絶縁膜４および第２の絶縁膜６のエッチング後から不純物活性化前までの間であれば、その順序を変更して行なうこともできる。さらに、Ｎ型ＬＤＤ領域９の形成は、第２のゲート電極７ａ，７ｂの形成後であれば、第１の絶縁膜４および第２の絶縁膜６のエッチング前に行なってもよい。これは、Ｎ型ＬＤＤ領域９を形成する際のＮ型不純物の注入量が少ないため、高加速エネルギであっても基板温度の上昇を抑制することができるためである。
【００７７】
また、この第３の実施の形態においても上記第１，第２の実施の形態と同様、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。また、第１，第２の実施の形態と同様にして、２つの容量部を積層して並列接続し、小さな面積で大きな容量を得ることのできる補助容量部を製造工程の変更なく形成することが可能である。
【００７８】
なお、以上の例では、チャネル領域外側に隣接してＮ型ＬＤＤ領域から反転させたＰ型高濃度不純物層を形成する場合について述べたが、チャネル領域外側に隣接してＰ型ＬＤＤ領域から反転させてＮ型高濃度不純物層を形成する場合も同様にして行なうことが可能であり、上記同様の効果を得ることができる。
【００７９】
【発明の効果】
以上説明したように本発明では、第１，第２導電型の第１のＴＦＴと、第１のＴＦＴと異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２のＴＦＴとを形成する際に、第１導電型の第１，第２のＴＦＴに形成される第１導電型の高濃度不純物層を、第２導電型の低濃度不純物層に第１導電型不純物を導入して反転させることにより形成するようにした。これにより、低コスト化とＴＦＴの高特性化とを両立してＴＦＴ装置を製造することができる。
【００８０】
また、本発明では、積層して並列接続した第１容量部と第２容量部とをＴＦＴ装置内に形成することにより、各画素部に小さな面積で大きな補助容量が設けられたＴＦＴ装置を製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図２】第１の実施の形態における第１の絶縁膜および第１のゲート電極形成工程を示す図である。
【図３】第１の実施の形態における第２の絶縁膜および第２のゲート電極形成工程を示す図である。
【図４】第１の実施の形態における絶縁膜加工およびＮ型不純物注入工程を示す図である。
【図５】第１の実施の形態におけるＰ型不純物注入工程を示す図である。
【図６】第１の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図７】ＴＦＴ装置に形成される画素部の要部平面図である。
【図８】図７のＡ−Ａ断面図である。
【図９】第２の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図１０】第２の実施の形態における第１のＮ型不純物注入工程を示す図である。
【図１１】第２の実施の形態における第２のＮ型不純物注入工程を示す図である。
【図１２】第２の実施の形態におけるＰ型不純物注入工程を示す図である。
【図１３】第２の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図１４】第１のレジストマスクの別の形成例を示す図である。
【図１５】第３の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図１６】第３の実施の形態における絶縁膜エッチング工程を示す図である。
【図１７】第３の実施の形態における第１のＮ型不純物注入工程を示す図である。
【図１８】第３の実施の形態における第２のＮ型不純物注入工程を示す図である。
【図１９】第３の実施の形態におけるＰ型不純物注入工程を示す図である。
【図２０】第３の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図２１】従来の周辺回路一体型のＴＦＴ装置の一構成例である。
【図２２】従来の第１の絶縁膜および第１のゲート電極形成工程を示す図である。
【図２３】従来の第２の絶縁膜および第２のゲート電極形成工程を示す図である。
【図２４】従来の絶縁膜加工およびＮ型不純物注入工程を示す図である。
【図２５】従来のＰ型不純物注入工程を示す図である。
【図２６】従来の層間絶縁膜および配線形成工程を示す図である。
【図２７】高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成しない場合の説明図である。
【符号の説明】
１ 透明絶縁性基板
２ バッファ層
３ 半導体層
４ 第１の絶縁膜
５ａ，５ｂ 第１のゲート電極
６ 第２の絶縁膜
７ａ，７ｂ 第２のゲート電極
８ Ｎ型高濃度不純物層
９ Ｎ型ＬＤＤ領域
１０ レジストマスク
１１ Ｐ型高濃度不純物層
１２ 層間絶縁膜
１３ 配線
２０ 画素部
２１ ゲート配線
２２ データ配線
２３ 補助容量配線
２４ 高電圧用Ｎ型ＴＦＴ
２５ 第１電極
２６ 保護膜
２７ 画素電極
２８ 第２電極
３０，４０ 第１のレジストマスク
３１，４１ 第２のレジストマスク
Claims (6)
- 基板上に、第１，第２導電型の第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート絶縁膜と異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２の薄膜トランジスタと、を有する薄膜トランジスタ装置の製造方法において、
前記基板上の前記第１の薄膜トランジスタを形成する第１の薄膜トランジスタ形成領域と前記第２の薄膜トランジスタを形成する第２の薄膜トランジスタ形成領域とに半導体層を形成する工程と、
全面に第１の絶縁膜を形成し、前記第１の薄膜トランジスタ形成領域の前記第１の絶縁膜上に第１のゲート電極を形成する工程と、
全面に第２の絶縁膜を形成し、前記第２の薄膜トランジスタ形成領域の前記第２の絶縁膜上に第２のゲート電極を形成する工程と、
前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して第２導電型の低濃度不純物層を形成する工程と、
第１導電型にすべき前記第１の薄膜トランジスタ形成領域と第１導電型にすべき前記第２の薄膜トランジスタ形成領域とに、前記第１のゲート電極と前記第２のゲート電極とをマスクにして第１導電型の不純物を導入して前記第２導電型の低濃度不純物層を第１導電型の高濃度不純物層に反転させる工程と、
を有することを特徴とする薄膜トランジスタ装置の製造方法。 - 前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して前記第２導電型の低濃度不純物層を形成する工程においては、
第１導電型にすべき前記第１の薄膜トランジスタ形成領域の前記第１の絶縁膜および前記第２の絶縁膜を前記第１のゲート電極よりも幅広に残存するように加工するとともに、前記第２の薄膜トランジスタ形成領域の前記第１の絶縁膜と前記第２の絶縁膜とを前記第２のゲート電極よりも幅広に残存するように加工した後に、
前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して前記第２導電型の低濃度不純物層を形成することを特徴とする請求項１記載の薄膜トランジスタ装置の製造方法。 - 前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して前記第２導電型の低濃度不純物層を形成する工程においては、
第１導電型にすべき前記第１の薄膜トランジスタ形成領域に前記第１のゲート電極よりも幅広に第１のマスク膜を形成するとともに、前記第２の薄膜トランジスタ形成領域に前記第２のゲート電極よりも幅広に第２のマスク膜を形成し、第２導電型の不純物の導入を行なって前記第１のマスク膜と前記第２のマスク膜とを除去する工程と、
前記第１のゲート電極と前記第２のゲート電極とをマスクにして第２導電型の不純物を導入し前記第２導電型の低濃度不純物層を形成する工程と、
を有することを特徴とする請求項１記載の薄膜トランジスタ装置の製造方法。 - 第１導電型にすべき前記第１の薄膜トランジスタ形成領域に前記第１のゲート電極よりも幅広に前記第１のマスク膜を形成するとともに、前記第２の薄膜トランジスタ形成領域に前記第２のゲート電極よりも幅広に前記第２のマスク膜を形成する際には、
前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記第１の絶縁膜と前記第２の絶縁膜とをエッチングして前記半導体層を露出させた後に、
第１導電型にすべき前記第１の薄膜トランジスタ形成領域に前記第１のゲート電極よりも幅広に前記第１のマスク膜を形成するとともに、前記第２の薄膜トランジスタ形成領域に前記第２のゲート電極よりも幅広に前記第２のマスク膜を形成することを特徴とする請求項３記載の薄膜トランジスタ装置の製造方法。 - 基板上に、第１の動作半導体層と第１の絶縁膜と第１のゲート電極とが順に積層された構造を有する第１，第２導電型の第１の薄膜トランジスタと、第２の動作半導体層と第１の絶縁膜と第２の絶縁膜と第２のゲート電極とが順に積層された構造を有する第１，第２導電型の第２の薄膜トランジスタと、を有する薄膜トランジスタ装置において、
第１導電型の前記第１の薄膜トランジスタの前記第１の絶縁膜と前記第１のゲート電極との上部に前記第２の絶縁膜が前記第１のゲート電極より幅広に残存しており、
前記第２の薄膜トランジスタの前記第１の絶縁膜と前記第２の絶縁膜とが前記第２のゲート電極より幅広に残存していることを特徴とする薄膜トランジスタ装置。 - 動作半導体層が画素電極に電気的に接続されて前記画素電極を駆動する薄膜トランジスタを有する薄膜トランジスタ装置において、
前記動作半導体層と、前記動作半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して形成された第１電極とからなる第１容量部と、
前記第１電極と、前記第１電極上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して形成された第２電極とからなる第２容量部と、を有し、
前記動作半導体層と前記第２電極とは電気的に接続されていることを特徴とする薄膜トランジスタ装置。
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| US11073729B2 (en) | 2006-04-06 | 2021-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2003332581A (ja) * | 2002-05-10 | 2003-11-21 | Hitachi Ltd | 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板 |
-
2003
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2003332581A (ja) * | 2002-05-10 | 2003-11-21 | Hitachi Ltd | 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332400A (ja) * | 2005-05-27 | 2006-12-07 | Nec Corp | 薄膜半導体装置およびその製造方法 |
| US11073729B2 (en) | 2006-04-06 | 2021-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| JP2021121849A (ja) * | 2006-04-06 | 2021-08-26 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US11442317B2 (en) | 2006-04-06 | 2022-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US11644720B2 (en) | 2006-04-06 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
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