TFT基板は、アクティブマトリクス型の液晶表示パネルやEL(Electroluminescence)表示パネルの駆動用基板として用いられている。最近では、電子移動度の大きいポリシリコン等を半導体層に用いて、画素のためのTFTだけでなく、周辺回路であるゲートドライバ回路やデータドライバ回路も同一基板上に集積することが行われている。
この際、TFTによるドライバ回路は、通常、n型とp型を組み合わせて相補型MOS(C−MOS)トランジスタで構成される。このうち、n型TFTはホットキャリア現象による特性劣化(以下、ホットキャリア劣化という)やオフリーク電流の発生を抑制するため、低濃度不純物領域のLDD(Lightly Doped Drain)を形成する場合が多い。
図12及び図13を用いて、液晶表示パネルに用いられるTFT基板において、C−MOSでドライバ回路を構成し、n型TFTをLDD構造とした場合のTFTの製造方法(第1の従来例)を説明する。図12及び図13においては、図の左側にn型TFT、右側にp型TFTを示している。
まず、図12(a)に示すように、ガラス等の透明絶縁性基板101上にSiO2等を厚さ80nm程度成膜し、バッファ層102を形成する。その後、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層103を形成する。次に、半導体層103をパターニングして、島状の半導体層103a及び103bを形成する。次に、半導体層103a及び103b上にSiO2等を厚さ100nm程度成膜し、ゲート絶縁膜104を形成する。続いて、Cr等を厚さ400nm程度成膜した後パターニングし、ゲート電極105a及び105bを形成する。
次に、図12(b)に示すように、レジストを塗布してパターニングし、n型TFTのLDDとなる部分及びゲート電極を覆うようにレジストマスクR106を形成する。次に、レジストマスクR106をエッチングマスクとして用いてエッチングし、ゲート絶縁膜104a及び104bを形成する。n型TFTは、ゲート絶縁膜104aとゲート電極105aとが階段状に形成されている。その後、レジストマスクR106を除去する。
次に、図12(c)に示すように、レジストを塗布してパターニングし、p型TFT全体を覆うようにレジストマスクR107を形成する。次に、レジストマスクR107、ゲート電極105a及びゲート絶縁膜104aをマスクとし、リン等の不純物を低加速・高ドーズ量(例えば10keV、1×1015cm−2)の条件の下で注入し、n型TFTのソース及びドレイン領域1031を半導体層に形成する。続けて、レジストマスクR107及びゲート電極105aをマスクとし、リン等の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜104aを通して注入し、LDD領域1032を形成する。1回目のリン等の不純物の注入は、ソース及びドレイン領域に多くの不純物を注入する必要があるがゲート絶縁膜104aは除去されており遮るものがないので、低加速・高ドーズ量での注入となる。一方、2回目のリン等の不純物の注入は、LDDを形成するため不純物を多く注入する必要はないが、ゲート絶縁膜104aを通して注入しなければならないので、高加速・低ドーズ量での注入となる。なお、ゲート電極105aは2回のリン等の不純物の注入のいずれにおいてもマスクとして用いられるので、チャネル領域1033にはリン等の不純物は注入されない。その後、レジストマスクR107を除去する。
次に、図13(a)に示すように、レジストを塗布してパターニングし、n型TFT全体を覆うようにレジストマスクR108を形成する。次に、レジストマスクR108及びゲート電極105bをマスクとして、ボロン等の不純物を所定の加速エネルギー及びドーズ量(例えば10keV、1×1015cm−2)で注入し、p型TFTのソース及びドレイン領域1035を半導体層に形成する。ゲート電極105bがマスクとなっているため、チャネル領域1036にはボロン等の不純物は注入されない。その後、レジストマスクR108を除去する。
次に、図13(b)に示すように、エキシマレーザを照射することにより、注入したリンやボロン等の不純物を活性化させる。ここで、n型TFTのソース及びドレイン領域1031及びp型TFTのソース及びドレイン領域1035は、何ら遮るものがないので直接レーザ光が照射されるが、LDD領域1032はゲート絶縁膜104aを介して照射される点に注意する必要がある。
次に、図13(c)に示すように、SiN等を厚さ300nm程度成膜することにより層間絶縁膜109を形成し、層間絶縁膜109にコンタクトホールを開口する。また、Mo等を厚さ300nm程度成膜し、パターニングすることにより配線110を形成する。これによりn型TFT及びp型TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
図12及び図13に示すように、n型TFTのゲート電極105aとゲート絶縁膜104aを階段状に加工し、ゲート電極105aとゲート絶縁膜104aをマスクとして低加速・高ドーズ量で注入してソース及びドレイン領域を形成し、ゲート電極105aをマスクとしてゲート絶縁膜104aを通して高加速・低ドーズ量で注入してLDD領域を形成することが多い。なお、図12及び図13ではp型TFTではLDD領域のない構造を示しているが、p型TFTもゲート電極105bとゲート絶縁膜104bを階段状に加工して、LDD領域を形成することも可能である。
次に、図14及び図15を用いて、液晶表示パネルに用いられるTFT基板において、ドライバの一部回路等を構成する高速動作可能な低電圧用TFTと、液晶を駆動する高電圧用の画素TFT及びドライバの一部回路等とを同一基板上に形成する際のTFT基板の製造方法(第2の従来例)を説明する。図14及び図15で説明するのはn型TFTの製造方法である。図14及び図15においては、図の左側に低電圧用TFT、右側に高電圧用TFTを示している。
まず、図14(a)に示すように、ガラス等の透明絶縁性基板201上にSiO2等を厚さ80nm程度成膜し、バッファ層202を形成する。次に、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層203を形成する。次に、半導体層203をパターニングして、島状の半導体層203a及び203bを形成する。
次に、図14(b)に示すように、半導体層203a及び203b上に、SiO2等を厚さ30nm程度成膜し、低電圧用TFTのゲート絶縁膜204を形成する。続いて、Cr等を厚さ400nm程度成膜してパターニングし、低電圧用TFTのゲート電極205a及びゲート絶縁膜204aを形成する。これにより、低電圧用TFTにのみゲート絶縁膜204a及びゲート電極205aが形成される。
次に、図14(c)に示すように、基板全面にSiO2等を厚さ100nm程度成膜し、高電圧用TFTのゲート絶縁膜206を形成する。次に、Cr等を厚さ400nm程度成膜してパターニングし、高電圧用TFTのゲート電極207bを形成する。これにより、高電圧用TFTにゲート電極207bが形成される。低電圧用TFTのゲート絶縁膜204aの厚さは比較的薄く、高電圧用TFTのゲート絶縁膜206の厚さは比較的厚くなっている。
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図15(a)に示すように、当該レジストマスクをエッチングマスクとして用いてゲート絶縁膜206をエッチングする。ゲート絶縁膜206は、高電圧用TFTのゲート電極207bより幅広であって高電圧用TFTの部分のみ残るようにエッチングされる。その後レジストマスクを除去する。この段階で、高電圧用TFTでは、ゲート電極207bとゲート絶縁膜206bとが階段状に形成される。
次に、ゲート電極205a、ゲート電極207b及びゲート絶縁膜206bをマスクとして、リン等の不純物を低加速・高ドーズ量(例えば10keV、1×1015cm−2)の条件の下で注入し、低電圧用TFTのソース及びドレイン領域2031と高電圧用TFTのソース及びドレイン領域2035とを形成する。続いて、ゲート電極205a及びゲート電極207bをマスクとして、リン等の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜206bを通して半導体層203bに注入し、高電圧用TFTのLDD領域2036を形成する。
1回目のリン等の不純物の注入は、ソース及びドレイン領域に多くの不純物を注入する必要があるが、ゲート絶縁膜206は除去されており遮るものがないので、低加速・高ドーズ量での注入となる。一方、2回目のリン等の不純物の注入は、LDDを形成するため不純物を多く注入する必要はないが、ゲート絶縁膜206bを通して注入しなければならないので、高加速・低ドーズ量での注入となる。なお、ゲート電極205a及び207bは2回のリン等の不純物の注入のいずれにおいてもマスクとして用いられるので、チャネル領域2032及び2037にはリン等の不純物は注入されない。
なお、図14及び図15には示していないが、ドライバ等の周辺回路は通常C−MOSで構成されるので、p型となるTFTをレジストマスク等で覆った後にn型となるTFT(画素TFTを含む)にリン等の不純物を注入し、一方でn型となるTFTをレジストマスク等で覆った後にp型となるTFTにボロン等の不純物を注入する必要がある。
次に、図15(b)に示すように、エキシマレーザを照射することにより、注入したリンやボロン等の不純物を活性化させる。ここで、低電圧用TFTのソース及びドレイン領域2031と高電圧用TFTのソース及びドレイン領域2035とは、何ら遮るものがないので直接レーザ光が照射されるが、LDD領域2036はゲート絶縁膜206bを介してレーザ光が照射される点に注意する必要がある。
次に、図15(c)に示すように、SiN等を厚さ300nm程度成膜することにより層間絶縁膜208を形成し、当該層間絶縁膜208にコンタクトホールを開口する。また、Mo等を厚さ300nm程度成膜してパターニングし、配線209を形成する。これにより、低電圧用TFT及び高電圧用TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
このように高電圧用TFTでは、ゲート電極207bより幅の広いゲート絶縁膜206bが半導体層203b上に設けられており、第1の従来例と同様に階段構造が形成されている。これによりLDD領域2036が形成されることになる。一方、低電圧用TFTでは、ゲート電極205aとゲート絶縁膜204aは同じ幅となっているため、LDD領域は形成されない。
なお、特開2001−168346号公報には、LDD構造とするため不純物を2回に分けて注入し、1回目と2回目の注入時の間で、マスクとして使用するゲート電極の寸法をLDD長さに対応して変える技術が開示されている。マスクとして使用するゲート電極の寸法を変える手段として、金属酸化やドライエッチングを利用し、ゲート電極のドライエッチングを精度良く行うためフォトレジストに工夫を凝らすようになっている。しかし、このような技術を用いると、ゲート電極の寸法を変える際にマスクを利用しないので、LDD長の制御が容易ではないという問題がある。
また、特開2000−36598号公報には、異なるLDD構造を有するTFTを同一基板上に同時に作製する技術が開示されている。この公報では、耐熱性の高いTa膜又はTaを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで、周辺駆動回路部においては、サイドウォールを用いた自己整合プロセスによるLDD構造を備えたTFTを配置する一方、画素マトリクス部においては、絶縁物を用いた非自己整合プロセスによるLDD構造を備えたTFTを配置している。この公報では、上で述べたような技術事項の他、ゲート電極形成前に、ゲート絶縁膜を周辺駆動回路部に合わせて薄く全面に形成し、画素マトリクス部で厚くなるようにゲート絶縁膜を再度形成する必要があるため、ゲート絶縁膜のエッチングが必要となる。また、ゲート電極上に絶縁膜を成膜し、画素マトリクス部のLDDとなる部分をレジストで覆った後、このゲート絶縁膜を異方性エッチングするため、画素マトリクス部にはマスク合わせによるLDD長の長いLDDが形成され、回路部はサイドウォールによる自己整合型LDDが形成されるが、選択的にLDDを有さないTFTを形成することはできない。
さらに、特開平9−191111号公報には、同一基板上にNチャネル型の薄膜トランジスタとPチャネル型の薄膜トランジスタとを集積化して作製する工程において、陽極酸化可能な材料でなるゲート電極の側面に多孔質状の陽極酸化膜を選択的に形成する工程と、前記陽極酸化膜をマスクとしてn型を付与する不純物を添加する工程と、前記陽極酸化膜を除去する工程と、前記ゲート電極をマスクとしてn型を付与する不純物を添加し前記陽極酸化膜が存在した領域下にLDD領域を形成する工程と、Nチャネル型の薄膜トランジスタとする領域を選択的にマスクしp型を付与する不純物を添加する工程とを有することを特徴とする半導体装置の作製方法が開示されている。本公報の技術では、ゲート電極を陽極酸化する必要がある。また、全てのTFTに同じ長さのLDDが形成され、選択的にLDDのないn型TFTを形成することはできない。
本発明の一実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置として液晶表示装置について図1乃至図11を用いて説明する。図1は、本実施の形態による液晶表示装置を構成するTFT基板の構成を示している。液晶表示装置1000は、TFT基板1100と、TFT基板1100に対向配置された対向基板(図示せず)と、両基板間に封止された液晶とを有している。TFT基板1100には、画素領域がマトリクス状に配置された画素マトリクス部1110と、周辺回路であるゲートドライバ1120と表示コントローラ1140とデータドライバ1130とが含まれる。画素マトリクス部1110には、複数の画素TFTが各画素領域毎に形成されている。各画素TFTは、当該画素TFTのソース電極に接続されるデータ線によりデータドライバ1130と接続され、当該画素TFTのゲートに接続されるゲート線によりゲートドライバ1120と接続されている。
表示コントローラ1140には、例えばパーソナル・コンピュータ(図示せず)から水平同期信号H、垂直同期信号V、低電源電圧VL及びグランド電圧Vgndが供給される。表示コントローラ1140は、供給された信号を用いてD−SI信号及びD−CLK信号を生成し、データドライバ1130のシフトレジスタ1131に出力する。また、低電源電圧VL及びグランド電圧Vgndもデータドライバ1130に供給される。データドライバ1130には、高電源電圧VHも供給される。データドライバ1130のシフトレジスタ1131は、生成した信号をレベルシフタ1132に出力する。データドライバ1130のアナログスイッチ1133には、例えばパーソナル・コンピュータから赤(R)、緑(G)、青(B)の各信号が入力される。アナログスイッチ1133は、レベルシフタ1132からの信号に従って、画素マトリクス部1110に接続された各データ線に信号を出力する。
表示コントローラ1140は、供給された信号を用いてG−SI信号及びG−CLK信号を生成し、ゲートドライバ1120のシフトレジスタ1121に出力する。低電源電圧VL及びグランド電圧Vgndもゲートドライバ1120に供給される。ゲートドライバ1120には、高電源電圧VHも供給される。ゲートドライバ1120のシフトレジスタ1121は、生成した信号をレベルシフタ1122に出力する。レベルシフタ1122は、入力された信号に基づき出力バッファ1123に信号を出力する。出力バッファ1123は、入力された信号に基いて、画素マトリクス部1110に接続された各ゲート線に信号を出力する。
ここで、表示コントローラ1140と、データドライバ1130のシフトレジスタ1131と、ゲートドライバ1120のシフトレジスタ1121とは、高速動作が必要なので低電圧用TFTで構成される。データドライバ1130のレベルシフタ1132とゲートドライバ1120のレベルシフタ1122とは、低電圧用TFTと高電圧TFTの両方で構成される。ゲートドライバ1120の出力バッファ1123と、データドライバ1130のアナログスイッチ1133と、画素マトリクス部1110とは、低速動作の高電圧用TFTで構成される。
以下で説明する実施例1は、低電圧用TFTにも高電圧用TFTにも適用可能である。低電圧用TFTは、LDDを設けない構成であってもLDDを設ける構成であっても対応できる。また、以下で説明する実施例2乃至5は、低電圧用TFT及び高電圧用TFTを同時に構成する場合を示している。低電圧用TFTではLDDを設けず、ゲート絶縁膜を単層で薄くしている。高電圧用TFTではLDDを設けて、ゲート絶縁膜を2層にして高耐圧の構成としている。
[実施例1]
本実施の形態の実施例1によるTFT基板の製造方法について図2及び図3を用いて説明する。図2及び図3は、TFT基板の構成及び製造方法を示す工程断面図である。図2及び図3においては、LDDが形成されないp型TFT、LDDが形成されるn型TFT、及びLDDが形成されないn型TFTの各例を図の左側から順に示している。
まず、図2(a)に示すように、ガラス等の透明絶縁性基板1上にSiO2等を厚さ80nm程度成膜し、バッファ層2を形成する。次に、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層3を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、レジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層3a、3b及び3cを形成する。次に、半導体層3a、3b及び3c上にSiO2等を厚さ100nm程度成膜し、ゲート絶縁膜4を形成する。
次に、Mo等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図2(b)に示すように、レジストマスクをエッチングマスクとして用いてドライエッチングを行い、金属薄膜のうちn型TFTのソース及びドレイン領域301に対応する部分を除去する。すなわち金属薄膜は、LDDが形成されないp型TFTの場合には、p型TFT全体の幅以上の幅を有する金属薄膜の部分5aが残るようにパターニングされる。LDDが形成されるn型TFTの場合には、チャネル領域及びLDD領域に対応する金属薄膜の部分5bが残るようにパターニングされる。LDDが形成されないn型TFTの場合には、ゲート電極5cそのものが残るようにパターニングされる。LDDが形成されるn型TFTの場合には、LDD領域の分だけ金属薄膜の部分5bの幅がゲート幅より広くなっている。その後レジストマスクを除去する。
次に、金属薄膜の残された部分5a、5b及び5cをマスクとして、リン等のn型の不純物を高加速・高ドーズ量(例えば90keV、1×1015cm−2)の条件の下でゲート絶縁膜4を通して注入する1回目の注入を行う。これにより、LDDが形成されるn型TFT及びLDDが形成されないn型TFTのソース及びドレイン領域301を形成する。金属薄膜の部分5b及び5cがマスクとなっているため、LDDが形成されるn型TFTのLDD領域及びチャネル領域となるべき部分302には不純物が注入されず、LDDが形成されないn型TFTのチャネル領域303には不純物が注入されない。また、金属薄膜の部分5aがマスクとなっているため、p型TFTの半導体層3aには不純物が注入されない。
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図2(c)に示すように、レジストマスクをエッチングマスクとして用いてエッチングを行い、Mo等の金属薄膜のうちp型TFTのソース及びドレイン領域に対応する部分と、n型TFTのLDD領域に対応する部分とを除去する。すなわち金属薄膜は、p型TFTのゲート電極51と、LDDが形成されるn型TFTのゲート電極52と、LDDが形成されないn型TFTのゲート電極5cとが残るようにパターニングされる。LDDが形成されるn型TFTの金属薄膜は、LDD領域の分だけ幅が狭められる。なお、LDDが形成されないn型TFTでは既にゲート電極5cが形成されているので、n型TFT全体をレジストマスクで覆っておけばよい。その後レジストマスクを除去する。
次に、各TFTのゲート電極51、52及び5cをマスクとし、リン等のn型の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜4を通して注入する2回目の注入を行う。これにより、LDDを形成するn型TFTの半導体層3bのソース又はドレイン領域301とチャネル領域307の間にLDD領域306を形成する。このとき、LDDが形成されるn型TFTとLDDが形成されないn型TFTとのソース及びドレイン領域301にも不純物が再度注入されるが影響はない。一方、p型TFTのソース及びドレイン領域304にも、高加速・低ドーズ量の条件の下、n型の不純物が注入される。
次に、図3(a)に示すように、レジストを塗布してパターニングし、n型TFT全体を覆うようなレジストマスク6a及び6bを形成する。これにより、n型TFTにp型の不純物が導入されないようになる。すなわち、p型TFTのゲート電極51をマスクとし、p型TFTにのみ選択的にボロン等のp型の不純物を高加速・高ドーズ量の条件(例えば70keV、1×1015cm−2)の条件の下でゲート絶縁膜4を通して注入する。これにより、p型TFTの半導体層3aのソース及びドレイン領域304が形成される。本実施例ではp型TFTにLDD領域を形成しないため、不純物の注入は1回でよい。なお、p型TFTのチャネル領域305にはボロン等のp型不純物は注入されない。その後レジストマスク6a及び6bを剥離する。
次に、図3(b)に示すように、500℃前後の熱処理あるいはエキシマレーザ等によるアニールにより、n型及びp型の不純物を活性化する。
次に、図3(c)に示すように、SiN等を厚さ300nm程度成膜して層間絶縁膜7を形成し、当該層間絶縁膜7及びゲート絶縁膜4にコンタクトホールを開口する。また、Al等を厚さ300nm程度成膜してパターニングし、配線8を形成する。これにより、n型TFT及びp型TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
なお、図2(c)で示したLDD領域形成のためのn型不純物の注入は、図3(a)に示すレジストマスク6a及び6bを剥離した後であって、図3(b)で示すレーザ光を照射する工程の前に行うようにしてもよい。
本実施例では、n型TFTのソース及びドレイン領域301を形成するためのn型不純物注入時に、ゲート電極となるMo等の金属薄膜5の幅をLDD領域306の幅だけ広くなるように形成しておき、LDD領域306を形成するときには金属薄膜5をゲート電極の幅に成形している。これにより、従来例のように半導体膜とゲート絶縁膜による階段状の構造を用いずにLDD領域を形成することができるようになる。またこれにより、レーザ光の照射により不純物を活性化する場合であっても、ゲート絶縁膜4に覆われていない部分がないため活性化のエネルギーの最適化が容易になる。なお、ゲート絶縁膜4については、コンタクトホール部以外はエッチングすることがないので、ゲート電極とソース及びドレイン領域との間のリーク電流も生じにくい。さらに、ソース及びドレイン領域301への不純物の注入時には金属薄膜がマスクとなるので、ゲート絶縁膜4が薄膜化しても、マスクの能力が低下するという問題は生じなくなる。
なお、図2(c)でLDD領域306へのn型不純物の注入時に、p型TFTのソース及びドレイン領域304にもn型不純物が注入されてしまうが、図3(a)においてp型TFTのソース及びドレイン領域304に注入されるp型不純物の10分の1以下の量であるから、その影響についてはほとんど無視することができる。したがって、製造プロセスを増加させることなしに、不純物の活性化及びLDD領域における不純物の制御を容易にすることができ、素子特性の向上を図ることができるようになる。
また、本実施例ではp型TFTにLDDが形成されていない。p型TFTではホットキャリア劣化があまり問題とならないため特にLDDを形成する必要はなく、むしろ駆動能力を上げるためにはLDDが形成されていない方がよい。
[実施例2]
次に、本実施の形態の実施例2によるTFT基板の製造方法について図4及び図5を用いて説明する。本実施例では、低電圧用p型TFT、低電圧用n型TFT、高電圧用p型TFT及び高電圧用n型TFTが同時に形成されている。図4及び図5は、TFT基板の構成及び製造方法を示す工程断面図である。図4及び図5においては、低電圧用p型TFT、低電圧用n型TFT、高電圧用p型TFT及び高電圧用n型TFTを図の左側から順に示している。
まず、図4(a)に示すように、ガラス等の透明絶縁性基板21上にSiO2等を厚さ80nm程度成膜し、バッファ層22を形成する。次に、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層23を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層23a、23b、23c及び23dを形成する。次に、半導体層23a、23b、23c及び23d上にSiO2等を厚さ30nm程度成膜し、第1のゲート絶縁膜24を形成する。第1のゲート絶縁膜24は、低電圧用TFTのためのゲート絶縁膜となる。
次に、Mo等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用p型TFT及び低電圧用n型TFTのソース及びドレイン領域に対応する部分と、高電圧用p型TFT及び高電圧用n型TFTの部分とを除去する。すなわち金属薄膜は、低電圧用p型TFTのゲート電極25aと、低電圧用n型TFTのゲート電極25bとが残るようにパターニングされる。次いで、ゲート電極25a及び25b上にSiO2等を厚さ70nm程度成膜し、第2のゲート絶縁膜26を形成する。第1のゲート絶縁膜24は低電圧用TFTのためのゲート絶縁膜であるため、低電圧用TFTに合わせて膜厚を決定できる。また、第1のゲート絶縁膜24及び第2のゲート絶縁膜26の2層のゲート絶縁膜により高電圧用TFTのゲート絶縁膜が構成されるので、第2のゲート絶縁膜26の膜厚を調整することにより、高電圧用TFTに合わせてゲート絶縁膜の膜厚を決定できる。
次に、図4(b)に示すように、高電圧用TFTのゲート電極となるAl等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用n型TFTの部分と、高電圧用n型TFTのソース及びドレイン領域231に対応する部分とを除去する。すなわち金属薄膜は、低電圧用p型TFT全体の幅以上の幅を有する金属薄膜の部分27a、高電圧用p型TFT全体の幅以上の幅を有する金属薄膜の部分27b、及び高電圧用n型TFTのチャネル領域及びLDD領域に対応する金属薄膜の部分27cが残るようにパターニングされる。高電圧用n型TFTにはLDD領域が設けられるため、LDD領域の分だけ金属薄膜の部分27cの幅がゲート幅より広くなっている。その後レジストマスクを除去する。
次に、Al等の金属薄膜の残された部分27a、27b及び27cをマスクとして、リン等のn型の不純物を高加速・高ドーズ量(例えば90keV、1×1015cm−2)の条件の下でゲート絶縁膜24及び26を通して注入する1回目の注入を行う。これにより、低電圧用n型TFTのソース及びドレイン領域240と、高電圧用n型TFTのソース及びドレイン領域231とが形成される。金属薄膜の部分27a、27b及び27cがマスクとなっているため、低電圧用p型TFTの半導体層23a、高電圧用p型TFTの半導体層23c、高電圧用n型TFTのLDD領域及びチャネル領域となるべき部分233には不純物が注入されない。また、ゲート電極25bがマスクとなるため、低電圧用n型TFTのチャネル232には不純物は注入されない。
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、レジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用p型TFTの部分27aと、高電圧用p型TFTのソース及びドレイン領域236に対応する部分と、高電圧用n型TFTのLDD領域238に対応する部分を除去する。すなわち金属薄膜は、高電圧用p型TFTのゲート電極271と、高電圧用n型TFTのゲート電極272とが残るようにパターニングされる。その後レジストマスクを除去する。
次に、図4(c)に示すように、高電圧用p型TFTのゲート電極271及び高電圧用n型TFTのゲート電極272をマスクとし、リン等のn型の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜24及び26を通して注入する2回目の注入を行う。これにより、高電圧用n型TFTのソース又はドレイン領域231とチャネル領域239の間の半導体層にLDD領域238を形成する。一方、低電圧用p型TFTのソース及びドレイン領域234と高電圧用p型TFTのソース及びドレイン領域236とにも、高加速・低ドーズ量の条件の下、n型の不純物が注入される。なお、高電圧用p型TFTのチャネル領域237及び高電圧用n型TFTのチャネル領域239には、ゲート電極271及び272がマスクとなるためn型の不純物は注入されない。また、低電圧用p型TFTのゲート電極25a及び低電圧用n型TFTのゲート電極25bもマスクとして作用して、チャネル領域235及び232にはn型の不純物が注入されない。
次に、図5(a)に示すように、レジストを塗布してパターニングし、低電圧用n型TFT全体及び高電圧用n型TFT全体を覆うようなレジストマスク28a及び28bを形成する。これにより、低電圧用n型TFT及び高電圧用n型TFTにp型の不純物が導入されないようになる。すなわち、低電圧用p型TFTのゲート電極25a及び高電圧用p型TFTのゲート電極271をマスクとして、高電圧用p型TFT及び低電圧用p型TFTにのみ選択的にボロン等のp型不純物を高加速・高ドーズ量の条件(例えば70keV、1×1015cm−2)の条件の下でゲート絶縁膜24及び26を通して注入する。これにより、低電圧用p型TFTの半導体層のソース及びドレイン領域234と、高電圧用p型TFTの半導体層のソース及びドレイン領域236とを形成する。p型TFTにはLDD領域を形成しないので、不純物の注入は1回でよい。
その後レジストマスク28a及び28bを剥離する。次に、図5(b)に示すように、500℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、n型及びp型の不純物を活性化する。
次に、図5(c)に示すように、SiN等を厚さ300nm程度成膜して層間絶縁膜29を形成し、当該層間絶縁膜29及びゲート絶縁膜24及び26にコンタクトホールを開口する。また、Al等を厚さ300nm程度成膜してパターニングし、配線30を形成する。これにより、低電圧用n型TFT、低電圧用p型TFT、高電圧用n型TFT及び高電圧用p型TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
本実施例によるTFT基板の低電圧用p型TFTは、透明絶縁性基板21上にこの順番に形成されたバッファ層22と、p型のソース及びドレイン領域234とチャネル領域235とを含む半導体層23と、第1のゲート絶縁膜24と、チャネル領域235上に形成されたゲート電極25aと、第2のゲート絶縁膜26と、層間絶縁膜29と、層間絶縁膜29及び第1及び第2のゲート絶縁膜24及び26に設けられ且つソース及びドレイン領域234と接触させるためのコンタクトホールに接続された配線30とから構成される。また低電圧用n型TFTは、透明絶縁性基板21上にこの順番に形成されたバッファ層22と、n型のソース及びドレイン領域240及びチャネル領域232を含む半導体層23と、第1のゲート絶縁膜24と、チャネル領域232上に形成されたゲート電極25bと、第2のゲート絶縁膜26と、層間絶縁膜29と、層間絶縁膜29及び第1及び第2のゲート絶縁膜24及び26に設けられ且つソース及びドレイン領域240と接続するためのコンタクトホールに接続された配線30とから構成される。
高電圧用p型TFTは、透明性絶縁性基板21上にこの順番に形成されたバッファ層22と、p型のソース及びドレイン領域236とチャネル領域237とを含む半導体層23と、第1のゲート絶縁膜24と、第2のゲート絶縁膜26と、チャネル領域237上に形成されたゲート電極271と、層間絶縁膜29と、層間絶縁膜29及び第1及び第2のゲート絶縁膜24及び26に設けられ且つソース及びドレイン領域236と接続するためのコンタクトホールに接続された配線30とから構成される。また、高電圧用n型TFTは、透明性絶縁性基板21上にこの順番に形成されたバッファ層22と、n型のソース及びドレイン領域231とLDD領域238とチャネル領域239とを含む半導体層23と、第1のゲート絶縁膜24と、第2のゲート絶縁膜26と、チャネル領域239上に形成されたゲート電極272と、層間絶縁膜29と、層間絶縁膜29及び第1及び第2のゲート絶縁膜24及び26に設けられ且つソース及びドレイン領域231と接続するためのコンタクトホールに接続された配線30とから構成される。
なお、図4(c)で示したLDD領域形成のためのn型不純物の注入は、図5(a)に示すレジストマスク28a及び28bを剥離した後であって、図5(b)に示すレーザ光を照射する工程の前に行うようにしてもよい。また、一部の高電圧用n型TFTにおいて、図4(b)に示す金属薄膜の部分27cを予めゲート電極に成形して1回目のn型不純物の注入を行い、図4(c)に示すゲート電極271及び272の形成工程において、当該一部の高電圧用n型TFTのゲート電極272を覆うレジストマスクを形成しておいてもよい。そうすればエッチングがなされないので、レジストマスク剥離後2回目のn型不純物の注入が行われてもLDD領域が設けられない高電圧用n型TFTを形成することができるようになる。
本実施例では、2層のゲート絶縁膜が形成されている。低電圧用TFTのゲート絶縁膜はゲート絶縁膜24の1層で構成され、高電圧用TFTのゲート絶縁膜はゲート絶縁膜24及び26の2層で構成される。また、ゲート絶縁膜をドライエッチング・加工せずに高電圧用TFT及び低電圧用TFTを製造しているため、ゲート絶縁膜のドライエッチングにより生ずる半導体層へのプラズマダメージを回避できる。また、低電圧用TFTのゲート絶縁膜24は基板全面に形成されているため、ゲート電極25a及び25bと半導体層との間のリーク電流は防止できる。また、高電圧用n型TFTの金属薄膜27cは、1回目のn型不純物注入時にはLDD領域238の幅だけゲート電極272より広く形成されており、2回目のn型不純物注入時には本来のゲート幅のゲート電極272に成形されるようになっている。したがって、半導体層及びゲート絶縁膜による階段状の構造を用いずにLDD領域を形成することができるため、従来例における問題点は解決できる。本実施例では、高電圧用TFTは厚いゲート絶縁膜でLDD構造があり、低電圧用TFTには薄いゲート絶縁膜でLDD構造がないため、高耐圧なTFTと高速なTFTを両立することができる。
また、本実施例ではp型TFTにはLDDが形成されない。p型TFTではホットキャリア劣化があまり問題とならないため特にLDDを形成する必要はなく、むしろ駆動能力を上げるためにはLDDが形成されていない方がよい。
[実施例3]
次に、実施例2の変形例として、本実施の形態の実施例3によるTFT基板の製造方法について図6及び図7を用いて説明する。図6及び図7は、TFT基板構成及び製造方法を示す工程断面図である。図6及び図7においては、低電圧用p型TFT、低電圧用n型TFT、高電圧用p型TFT及び高電圧用n型TFTを図の左側から順に示している。
まず、図6(a)に示すように、ガラス等の透明絶縁性基板31上にSiO2等を厚さ80nm程度成膜し、バッファ層32を形成する。次に、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層33を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層33a、33b、33c及び33dを形成する。半導体層33a、33b、33c及び33d上にSiO2等を厚さ30nm程度成膜し、第1のゲート絶縁膜34を形成する。第1のゲート絶縁膜34は、低電圧用TFTのためのゲート絶縁膜となる。
次に、Mo等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用p型TFT及び低電圧用n型TFTのソース及びドレイン領域に対応する部分と、高電圧用p型TFT及び高電圧用n型TFTの部分とを除去する。すなわち金属薄膜は、低電圧用p型TFTのゲート電極35aと低電圧用n型TFTのゲート電極35bとが残るようにパターニングされる。次いで、ゲート電極35a及び35b上にSiO2等を厚さ70nm程度成膜し、第2のゲート絶縁膜36を形成する。第1のゲート絶縁膜34は低電圧用TFTのためのゲート絶縁膜であるので低電圧用TFTに合わせて膜厚を決定できる。また、第1のゲート絶縁膜34及び第2のゲート絶縁膜36の2層のゲート絶縁膜により高電圧用TFTのゲート絶縁膜が構成されるので、第2のゲート絶縁膜36の膜厚を調整することにより高電圧用TFTに合わせてゲート絶縁膜の膜厚を決定できる。
次に、図6(b)に示すように、高電圧用TFTのゲート電極となるAl等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスク38a、38b及び38cを形成する。レジストマスク38a、38b及び38cをエッチングマスクとしてドライエッチングを行い、金属薄膜のうち低電圧用n型TFTの部分と、高電圧用n型TFTのソース及びドレイン領域333に対応する部分とを除去する。すなわち金属薄膜は、低電圧用p型TFT全体の幅以上の幅を有する金属薄膜の部分、高電圧用p型TFT全体の幅以上の幅を有する金属薄膜の部分、及び高電圧用n型TFTの場合にはLDD領域及びチャネル領域に対応する部分が残るようにパターニングされる。
その後ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残ったAl等の金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。すなわち、低電圧用p型TFT全体の幅を有する金属薄膜の部分37a、高電圧用p型TFT全体の幅を有する金属薄膜の部分37b、及び高電圧用n型TFTの場合にはチャネル領域に対応する金属薄膜の部分37c(高電圧用n型TFTのゲート電極)が残るようにエッチングする。高電圧用n型TFTの場合にはLDD領域が設けられるため、レジストマスク38cはLDD領域の分だけゲート電極37cより幅が広くなっている。
続いて、レジストマスク38a、38b及び38cを残したまま、レジストマスク38a、38b及び38cと低電圧用n型TFTのゲート電極35bとをマスクとして、リン等のn型の不純物を高加速・高ドーズ量(例えば90keV、1×1015cm−2)の条件の下でゲート絶縁膜34及び36を通して注入する1回目の注入を行う。これにより、低電圧用n型TFTのソース及びドレイン領域331と、高電圧用n型TFTのソース及びドレイン領域333とを形成する。金属薄膜37a、37b及び37cより幅の広いレジストマスク38a、38b及び38cがマスクとなっているため、低電圧用p型TFTの半導体層33a、高電圧用p型TFTの半導体層33c、高電圧用n型TFTのLDD領域及びチャネル領域となるべき部分334には不純物は注入されない。また、低電圧用n型TFTのゲート電極もマスクとなるため、チャネル領域332には不純物が注入されない。
次に、レジストマスク38a、38b及び38cを除去する。次に、図6(c)に示すように、低電圧用p型TFTのための金属薄膜の部分37a、低電圧用n型TFTのゲート電極35b、高電圧用p型TFTのための金属薄膜の部分37b及び高電圧用n型TFTのゲート電極37cをマスクとし、リン等のn型の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜34及び36を通して注入する2回目の注入を行う。これにより、高電圧用n型TFTのソース又はドレイン領域333とチャネル領域336との間の半導体層にLDD領域335を形成する。低電圧用n型TFTのゲート電極もマスクとなるため、チャネル領域332には不純物は注入されない。
次に、図6(d)に示すように、レジストを塗布してパターニングし、低電圧用n型TFT全体を覆うようなレジストマスク39a、高電圧用n型TFT全体を覆うようなレジストマスク39c、高電圧用p型TFTのゲート電極371を形成するためのレジストマスク39bを形成する。これにより、低電圧用n型TFT及び高電圧用n型TFTにp型の不純物が導入されないようになるとともに、高電圧用p型TFTのゲート電極371を形成できるようになる。レジストマスク39a、39b及び39cを用いてエッチングを行うことにより、低電圧用p型TFTの金属薄膜の部分37aと、高電圧用p型TFTのソース及びドレイン領域に対応する金属薄膜の部分とを除去する。
なお、エッチング方法がドライエッチングであってもAlをエッチングすると一般的に側面が削れしまうため、レジストマスク39bの幅よりも金属薄膜の部分371の幅は狭くなることがある。このままボロン等のp型の不純物を注入すると、高電圧用p型TFTのソース及びドレイン領域とチャネル領域の間に不純物が注入されない領域が生じて、いわゆるオフセット構造になってしまう。
そこで、図7(a)に示すように、酸素プラズマ中でレジストマスク39bの表面をアッシング(灰化)し、金属薄膜の部分371の幅と同等か又はやや狭くなうように加工して、レジストマスク39dを形成する。その後、レジストマスク39a及び39c並びに金属薄膜の部分371(高電圧用p型TFTのゲート電極)をマスクとして、高電圧用p型TFT及び低電圧用p型TFTにのみ選択的にボロン等のp型の不純物を高加速・高ドーズ量の条件(例えば70keV、1×1015cm−2)の条件の下でゲート絶縁膜34及び36を通して注入する。これにより、低電圧用p型TFTの半導体層のソース及びドレイン領域337と、高電圧用p型TFTの半導体層のソース及びドレイン領域339とを形成する。p型TFTにはLDD領域を形成しないので、不純物の注入は1回でよい。低電圧用p型TFTについてはゲート電極35a、高電圧用p型TFTについてはゲート電極371によりマスクされるチャネル領域338及び340にはボロン等のp型の不純物は注入されない。
その後レジストマスク39a、39d及び39cを剥離する。次に、図7(b)に示すように、500℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、n型及びp型の不純物を活性化する。
次に、図7(c)に示すように、SiN等を厚さ300nm程度成膜して層間絶縁膜40を形成し、当該層間絶縁膜40及びゲート絶縁膜34及び36にコンタクトホールを開口する。また、Al等を厚さ300nm程度成膜してパターニングし、配線401を形成する。これにより、低電圧用n型TFT、低電圧用p型TFT、高電圧用n型TFT及び高電圧用p型TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
図6(c)に示したLDD領域335形成のための不純物注入は、図7(b)で示したレーザ光照射の前に行うようにしてもよい。すなわち図7(a)に示すレジストマスク39a、39d及び39cの剥離後である。また、図6(b)において、ドライエッチングに続いてサイドエッチングを行ってレジストマスク38cより金属薄膜の幅を狭くしているが、ドライエッチングは用いず、ウエットエッチングにより金属薄膜をエッチングしながら同時にサイドエッチングを行うようにしてもよいし、また、1回目のn型不純物の注入後(ただし、レジストマスク38c剥離前)、サイドエッチングを行ってもよい。
本実施例では、LDD領域335の形成のためゲート電極37cのサイドエッチングを行い、金属薄膜のエッチングに利用したレジストマスク38cをマスクとして高電圧用n型TFTのソース及びドレイン領域333を形成している。このため、実施例2に比べてフォトリソグラフィ工程が1工程少なくできる。なお、低電圧用TFTでは高速動作のためチャネル長(=ゲート電極35a及び35bの幅)はできるだけ短くする必要があり、制御の難しいゲート電極のサイドエッチングを積極的に利用することは現実的ではない。しかし、本実施例では低電圧用TFTと高電圧用TFTのゲート電極はそれぞれ別工程で形成されている。すなわち本実施例では、あまりチャネル長を短くする必要のない高電圧用TFTのゲート電極のみにサイドエッチングを行ってLDDを形成しているため、特に問題はない。また、サイドエッチングを利用してLDD領域335を形成すると、ゲート電極37c形成時における1乃至3μm前後の高精度なマスク合わせが不要になるという利点もある。
[実施例4]
次に、本実施の形態の実施例4によるTFT基板の製造方法について図8及び図9を用いて説明する。図8及び図9は、TFT基板の構成及び製造方法を示す工程断面図である。図8及び図9においては、低電圧用p型TFT、低電圧用n型TFT、高電圧用p型TFT及び高電圧用n型TFTを図の左側から順に示している。
まず、図8(a)に示すように、ガラス等の透明絶縁性基板41上にSiO2等を厚さ80nm程度成膜し、バッファ層42を形成する。次に、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層43を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層43a、43b、43c及び43dを形成する。半導体層43a、43b、43c及び43d上にSiO2等を厚さ30nm程度成膜し、第1のゲート絶縁膜44を形成する。第1のゲート絶縁膜44は、低電圧用TFTのためのゲート絶縁膜となる。
次に、Mo等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用p型TFT及び低電圧用n型TFTのソース及びドレイン領域に対応する部分と、高電圧用p型TFT及び高電圧用n型TFTの部分とを除去する。すなわち金属薄膜は、低電圧用p型TFTのゲート電極45aと低電圧用n型TFTのゲート電極45bとが残るようにパターニングされる。次いで、ゲート電極45a及び45b上にSiO2等を厚さ70nm程度成膜し、第2のゲート絶縁膜46を形成する。第1のゲート絶縁膜44は低電圧用TFTのためのゲート絶縁膜であるため、低電圧用TFTに合わせて膜厚を決定できる。また、第1のゲート絶縁膜44及び第2のゲート絶縁膜46の2層のゲート絶縁膜により高電圧用TFTのゲート絶縁膜が構成されるので、第2のゲート絶縁膜46の膜厚を調整することにより、高電圧用TFTに合わせてゲート絶縁膜の膜厚を決定できる。
次に、図8(b)に示すように、高電圧用TFTのゲート電極となるAl等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとしてエッチングを行い、金属薄膜のうち低電圧用p型TFTの部分と、高電圧用p型TFTのソース及びドレイン領域433に対応する部分とを除去する。すなわち金属薄膜は、低電圧用n型TFT全体の幅以上の幅を有する金属薄膜の部分47aと、高電圧用n型TFT全体の幅以上の幅を有する金属薄膜の部分47cと、高電圧用p型TFTのゲート電極47bが残るようにパターニングされる。その後、レジストマスクを除去する。
次に、図8(b)に示すように、低電圧用n型TFT全体の幅以上の幅を有する金属薄膜の部分47aと、低電圧用p型TFTのゲート電極45aと、高電圧用p型TFTのゲート電極47bと、高電圧用n型TFT全体の幅以上の幅を有する金属薄膜の部分47cとをマスクとして、ボロン等のp型の不純物を高加速・高ドーズ量の条件(例えば70keV、1×1015cm−2)の条件の下で注入する。これにより、低電圧用p型TFTの半導体層のソース及びドレイン領域431と、高電圧用p型TFTの半導体層のソース及びドレイン領域433とを形成する。p型TFTにはLDD領域を形成しないので、不純物の注入は1回でよい。この注入においても、低電圧用p型TFTのチャネル領域432と高電圧用p型TFTのチャネル領域434とには、ボロン等のp型不純物は注入されない。
次に、図8(c)に示すように、レジストを塗布してパターニングし、低電圧用p型TFT全体を覆うようなレジストマスク48a、高電圧用p型TFT全体を覆うようなレジストマスク48b、高電圧用n型TFTのチャネル領域及びLDD領域となる部分に対応する金属薄膜を覆うようなレジストマスク48cを形成する。レジストマスク48a、48b、48cをエッチングマスクとして用いてドライエッチングを行い、Al等の金属薄膜のうち低電圧用n型TFTの部分と、高電圧用n型TFTのソース及びドレイン領域437に対応する部分とを除去する。すなわち金属薄膜は、高電圧用p型TFTのゲート電極47bと、高電圧用n型TFTのLDD領域及びチャネル領域438になるべき領域に対応する部分が残るようにパターニングされる。
その後、ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残ったAl等の金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。すなわち、高電圧用n型TFTのチャネル領域に対応する金属薄膜の部分471(高電圧用n型TFTのゲート電極)が残るようにエッチングする。高電圧用n型TFTの場合にはLDD領域が設けられるため、レジストマスク48cはLDD領域の分だけゲート電極471より幅が広くなっている。
続いて、レジストマスク48a、48b及び48cを残したまま、レジストマスク48a、48b及び48cと低電圧用n型TFTのゲート電極45bとをマスクとして、リン等のn型の不純物を高加速・高ドーズ量(例えば90keV、1×1015cm−2)の条件の下でゲート絶縁膜44及び46を通して注入する1回目の注入を行う。これにより、低電圧用n型TFTのソース及びドレイン領域435と、高電圧用n型TFTのソース及びドレイン領域437とを形成する。金属薄膜の部分471より幅の広いレジストマスク48cがマスクとなっているため、高電圧用n型TFTのLDD領域及びチャネル領域となるべき部分438には不純物は注入されない。レジストマスク48a及び48bのため、低電圧用p型TFT及び高電圧用p型TFTにはn型の不純物は注入されない。また、低電圧用n型TFTのゲート電極45bがマスクとなるため、チャネル領域436にもn型の不純物は注入されない。
次に、レジストマスク48a、48b及び48cを除去する。次に、図9(a)に示すように、Al等の金属薄膜の残された部分47b及び471と、低電圧用p型TFTのゲート電極45aと、低電圧用n型TFTのゲート電極45bとをマスクとして、リン等のn型の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜44及び46を通して注入する2回目の注入を行う。これにより、高電圧用n型TFTのソース又はドレイン領域437とチャネル領域450との間の半導体層にLDD領域439を形成する。一方、低電圧用p型TFTのソース及びドレイン領域431と、高電圧用p型TFTのソース及びドレイン領域433とにも、高加速・低ドーズ量の条件の下でn型不純物が注入される。高電圧用p型TFTのチャネル領域434及び高電圧用n型TFTのチャネル領域450には、ゲート電極47b及び471がマスクとなるため、n型不純物が注入されない。また、低電圧用p型TFTのゲート電極45a及び低電圧用n型TFTのゲート電極45bもマスクとなるため、チャネル領域432及び436にはn型不純物が注入されないようになっている。
次に、図9(b)に示すように、500℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、n型及びp型の不純物を活性化する。
次に、図9(c)に示すように、SiN等を厚さ300nm程度成膜して層間絶縁膜49を形成し、当該層間絶縁膜49及びゲート絶縁膜44及び46にコンタクトホールを開口する。また、Al等を厚さ300nm程度成膜してパターニングし、配線50を形成する。これにより、低電圧用n型TFT、低電圧用p型TFT、高電圧用n型TFT及び高電圧用p型TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
本実施例では、レジストマスクを利用した不純物注入(又はイオンドープ、イオンシャワー)の工程は、図8(c)に示す1工程だけである。それに対し実施例3では、レジストマスクを利用した不純物注入工程が2工程必要になる。不純物注入後のレジストを剥離するには、酸素プラズマによる長時間のアッシングが必要である。このため、本実施例では実施例3よりも短時間でTFT基板を製造できるようになる。なお、図8(c)において、金属薄膜のサイドエッチングを行ってレジストマスク48cより金属薄膜の幅を狭くしているが、1回目のn型不純物の注入後であってレジストマスク48c剥離前にサイドエッチングを行うようにしてもよい。
なお、本実施例では、図9(a)に示すLDD領域439へのn型不純物の注入時に、p型TFTのソース及びドレイン領域431及び433にもn型不純物が注入されてしまうが、図8(b)に示す工程でp型TFTのソース及びドレイン領域431及び433に注入されるp型不純物の10分の1以下の量であるから、その影響についてはほとんど無視することができる。
また、本実施例ではp型TFTにはLDDが形成されない。p型TFTではホットキャリア劣化があまり問題とならないため特にLDDを形成する必要はなく、むしろ駆動能力を上げるためにはLDDが形成されていない方がよい。
[実施例5]
次に、実施例2の変形例として、本実施の形態の実施例5によるTFT基板の製造方法について図10及び図11を用いて説明する。図10及び図11は、TFT基板の構成及び製造方法を示す工程断面図である。図10及び図11においては、低電圧用p型TFT、低電圧用n型TFT、高電圧用p型TFT及び高電圧用n型TFTを図の左側から順に示している。
まず、図10(a)に示すように、ガラス等の透明絶縁性基板61上にSiO2等を厚さ80nm程度成膜し、バッファ層62を形成する。次に、プラズマCVD等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ50nm程度のポリシリコンの半導体層63を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、島状の半導体層63a、63b、63c及び63dを形成する。半導体層63a、63b、63c及び63d上にSiO2等を厚さ30nm程度成膜し、第1のゲート絶縁膜64を形成する。第1のゲート絶縁膜64は、低電圧用TFTのためのゲート絶縁膜となる。
次に、Mo等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用p型TFT及び低電圧用n型TFTのソース及びドレイン領域に対応する部分と、高電圧用p型TFT及び高電圧用n型TFTの部分とを除去する。すなわち金属薄膜は、低電圧用p型TFTのゲート電極65aと低電圧用n型TFTのゲート電極65bとが残るようにパターニングされる。次いで、ゲート電極65a及び65b上にSiO2等を厚さ70nm程度成膜し、第2のゲート絶縁膜66を形成する。第1のゲート絶縁膜64は低電圧用TFTのためのゲート絶縁膜であるため、低電圧用TFTに合わせて膜厚を決定できる。また、第1のゲート絶縁膜64及び第2のゲート絶縁膜66の2層のゲート絶縁膜により高電圧用TFTのゲート絶縁膜が構成されるので、第2のゲート絶縁膜66の膜厚を調整することにより、高電圧用TFTに合わせてゲート絶縁膜の膜厚を決定できる。
次に、図10(b)に示すように、高電圧用TFTのゲート電極となるAl等を厚さ300nm程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスク68a及び68bを形成する。レジストマスク68a及び68bをエッチングマスクとして用いてドライエッチングを行い、Al等の金属薄膜のうち、低電圧用n型TFT及び低電圧用p型TFTの部分と、高電圧用p型TFTのソース及びドレイン領域より幅の狭い部分635と、高電圧用n型TFTのソース及びドレイン領域637に対応する部分とを除去する。すなわちこのドライエッチングでは、高電圧用p型TFTのゲート電極より幅の広い金属薄膜の部分、及び高電圧用n型TFTのLDD領域及びチャネル領域に対応する金属薄膜の部分が残る。
続いて、ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残った金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。これにより、高電圧用p型TFTのゲート電極67aと、高電圧用n型TFTのゲート電極67bとが形成される。高電圧用n型TFTにLDD領域を設けるために、レジストマスク68bはLDD領域の分だけゲート電極67bの幅より広くなっている。なお、高電圧用p型TFTにはLDD領域を形成しないが、レジストマスク68aはゲート電極67aの幅より広くなっている。
次に、レジストマスク68a及び68bを残したまま、レジストマスク68a及び68b、低電圧用p型TFTのゲート電極65a及び低電圧用n型TFTのゲート電極65bをマスクとして、リン等のn型の不純物を高加速・高ドーズ量(例えば90keV、1×1015cm−2)の条件の下でゲート絶縁膜64及び66を通して注入する1回目の注入を行う。これにより、低電圧用n型TFTのソース及びドレイン領域633と、高電圧用n型TFTのソース及びドレイン領域637とを形成する。金属薄膜67bより幅の広いレジストマスク68bがマスクとなっているため、高電圧用n型TFTのLDD領域及びチャネル領域となるべき部分638には不純物は注入されない。また、低電圧用n型TFTのゲート電極65bもマスクとなるため、チャネル領域634にはn型不純物が注入されない。ただし、低電圧用p型TFTのソース及びドレイン領域となるべき部分631や高電圧用p型TFTのソース及びドレイン領域となるべき部分の一部635には、n型の不純物が注入されてしまう。
次に、レジストマスク68a及び68bを除去する。次に、図10(c)に示すように、低電圧用p型TFTのゲート電極65a、低電圧用n型TFTのゲート電極65b、高電圧用p型TFTのゲート電極67a、及び高電圧用n型TFTのゲート電極67bをマスクとし、リン等のn型の不純物を高加速・低ドーズ量(例えば90keV、5×1013cm−2)の条件の下でゲート絶縁膜64及び66を通して注入する2回目の注入を行う。これにより、高電圧用n型TFTのソース又はドレイン領域637とチャネル領域642との間の半導体層にLDD領域641を形成する。本工程までは、高電圧用p型TFTとLDD領域を有する高電圧用n型TFTとは、ほぼ同構成に形成される。同様に、本工程までは、低電圧用p型TFTと低電圧用n型TFTとは、ほぼ同構成に形成される。すなわち本工程までは、全てのTFTがn型TFTとして形成される。
次に、図11(a)に示すように、レジストを塗布してパターニングし、低電圧用n型TFT全体を覆うようなレジストマスク69aと、高電圧用n型TFT全体を覆うようなレジストマスク69bとを形成する。これにより、低電圧用n型TFT及び高電圧用n型TFTにp型不純物が導入されないようになる。
次に、図11(a)に示すように、レジストマスク69a及び69bと高電圧用p型TFTのゲート電極67aと低電圧用p型TFTのゲート電極65aとをマスクとして、高電圧用p型TFT及び低電圧用p型TFTにのみ選択的にボロン等のp型の不純物を高加速・高ドーズ量の条件(例えば70keV、2×1015cm−2)の条件の下でゲート絶縁膜64及び66を通して注入する。これにより、低電圧用p型TFTのソース及びドレイン領域644と、高電圧用p型TFTのソース及びドレイン領域643とを形成する。ソース及びドレイン領域644及び643には、前工程でn型不純物が注入されている。このため、ここではn型不純物の2倍程度の量のp型不純物をソース及びドレイン領域644及び643に注入し、ソース及びドレイン領域644及び643をp型に反転させる。p型TFTにはLDD領域を形成しないので、不純物の注入は1回でよい。低電圧用p型TFTではゲート電極65aがマスクとなり、高電圧用p型TFTではゲート電極67aがマスクとなるため、チャネル領域632及び640にはp型不純物は注入されない。
次に、図11(b)に示すように、レジストマスク69a及び69bを剥離する。次に、500℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、n型及びp型の不純物を活性化する。
次に、図11(c)に示すように、SiN等を厚さ300nm程度成膜して層間絶縁膜70を形成し、当該層間絶縁膜70及びゲート絶縁膜64及び66にコンタクトホールを開口する。また、Al等を厚さ300nm程度成膜してパターニングし、配線71を形成する。これにより、低電圧用n型TFT、低電圧用p型TFT、高電圧用n型TFT及び高電圧用p型TFTが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してTFT基板が完成する。
本実施例では実施例2乃至4とは異なり、高電圧用n型TFTのゲート電極67b及び高電圧用p型TFTのゲート電極67aを同時に加工しているため、ゲート電極のエッチングは1工程でよい。ただし、p型TFTにも高ドーズ量のn型不純物が注入されるので、p型TFTのソース及びドレイン領域643及び644の形成には反転ドーピングが必要になる。なお、本実施例においてもレジストマスクを利用したイオン注入は2工程必要になる。また、図10(c)に示すLDD形成のためのn型不純物の注入は、図11(b)に示すレーザ光照射の前であれば、p型不純物をp型TFTのソース及びドレイン領域へ注入してレジストマスク69a及び69bを剥離した後であってもよい。さらに、本実施例では金属薄膜のドライエッチングに続いてサイドエッチングを行い、図10(b)に示すようにゲート電極67a及び67bの幅をレジストマスク68a及び68bの幅より狭くしているが、サイドエッチングは1回目のn型不純物の注入後(ただしレジストマスク68a及び68bの剥離前)に行うようにしてもよい。
以上本実施の形態の5つの実施例について説明したが、本発明はこれに限定されるものではない。特に実施例2乃至5については、上述のような製造方法ではなく、他の製造方法により同様の構造を実現するようにしてもよい。すなわち、第1及び第2のゲート絶縁膜を分けて形成するとともに、ゲート絶縁膜をエッチングしないで、LDDを伴う高電圧用n型TFT、高電圧用p型TFT、低電圧用n型TFT及び低電圧用p型TFTを共通の製造プロセスで同時に製造することができれば、どのような製造方法であってもよい。
また、本実施の形態では液晶表示装置を例に挙げたが、本発明はこれに限らず、有機EL表示装置や無機EL表示装置等の他の表示装置にも適用できる。
以上説明した本実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置は、以下のようにまとめられる。
(付記1)
基板上に所定形状の半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に金属薄膜を形成し、
第1導電型の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記金属薄膜を除去するようにパターニングし、
パターニングされた前記金属薄膜をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第1導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記金属薄膜をさらにパターニングして前記第1導電型の薄膜トランジスタのゲート電極を形成し、
前記第1導電型の薄膜トランジスタのゲート電極をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第1導電型の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記2)
付記1記載の薄膜トランジスタ装置の製造方法において、
前記第1導電型の薄膜トランジスタのゲート電極の形成と同時に第2導電型の薄膜トランジスタのゲート電極を形成し、
前記第1導電型の薄膜トランジスタを覆うようにレジストマスクを形成した後に、第2導電型の不純物を前記半導体層に注入して前記第2導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第1及び第2導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記3)
付記2記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクを除去した後に、前記第1導電型の不純物を注入して前記低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記4)
付記1乃至3のいずれか1項に記載の薄膜トランジスタ装置の製造方法において、
前記第1導電型及び/又は前記第2導電型の薄膜トランジスタのゲート電極を形成する工程は、前記低濃度不純物領域を形成しない前記第1導電型の薄膜トランジスタのゲート電極がエッチングされないようにレジストマスクで覆うこと
を特徴とする薄膜トランジスタ装置の製造方法。
(付記5)
基板上に形成された半導体層と、前記半導体層上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第1のゲート電極とを備え、前記半導体層のソース及びドレイン領域とチャネル領域との間に低濃度不純物領域が形成された第1導電型の第1の薄膜トランジスタと、
前記半導体層と、前記第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のゲート電極上に形成され、前記第2のゲート絶縁膜と同一の形成材料で形成された絶縁膜とを備えた第2の薄膜トランジスタと
を有することを特徴とする薄膜トランジスタ装置。
(付記6)
付記5記載の薄膜トランジスタ装置において、
前記半導体層と、前記第1のゲート絶縁膜と、前記第2のゲート絶縁膜と、前記第1のゲート電極とを備えた第2導電型の第3の薄膜トランジスタをさらに有していること
を特徴とする薄膜トランジスタ装置。
(付記7)
基板上に互いに絶縁膜を介して交差して形成された複数のバスラインと、前記基板上の表示領域にマトリクス状に配置された画素領域と前記表示領域の周囲に配置された周辺回路とに形成された薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記薄膜トランジスタ装置は、付記5又は6に記載の薄膜トランジスタ装置であること
を特徴とする薄膜トランジスタ基板。
(付記8)
スイッチング素子として薄膜トランジスタを有する基板を備えた表示装置において、
前記基板に、付記7記載の薄膜トランジスタ基板が用いられていること
を特徴とする表示装置。
(付記9)
基板上に所定形状の半導体層を形成し、
前記半導体層上に第1及び第2の薄膜トランジスタの第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の金属薄膜を形成し、
前記第1の金属薄膜をパターニングして前記第1の薄膜トランジスタのゲート電極を形成し、
前記第1の薄膜トランジスタのゲート電極上に前記第2の薄膜トランジスタの第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に第2の金属薄膜を形成し、
前記第1の薄膜トランジスタ上と、前記第2の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第2の金属薄膜を除去するようにパターニングし、
前記第1の薄膜トランジスタのゲート電極と、パターニングされた前記第2の金属薄膜とをマスクとして第1導電型の不純物を前記半導体層に注入して、前記第1及び第2の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記第2の金属薄膜をさらにパターニングして前記第2の薄膜トランジスタのゲート電極を形成し、
前記第2の薄膜トランジスタのゲート電極をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第2の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記10)
付記9記載の薄膜トランジスタ装置の製造方法において、
前記第1の薄膜トランジスタのゲート電極の形成と同時に第3の薄膜トランジスタのゲート電極を形成し、
前記第2の薄膜トランジスタのゲート電極の形成と同時に第4の薄膜トランジスタのゲート電極を形成し、
前記第1及び第2の薄膜トランジスタを覆うようにレジストマスクを形成し、
前記レジストマスク並びに前記第3及び第4の薄膜トランジスタのゲート電極をマスクとして第2導電型の不純物を前記半導体層に注入して、前記第3及び第4の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第1及び第2導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記11)
付記10記載の薄膜トランジスタ装置の製造方法において、
前記第2及び第4の薄膜トランジスタのゲート電極の形成と同時に、前記第3の薄膜トランジスタ上の前記第2の金属薄膜を除去すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記12)
付記10又は11に記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクを除去した後に、前記第2の薄膜トランジスタの低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記13)
付記9乃至12のいずれか1項に記載の薄膜トランジスタ装置の製造方法において、
前記第2及び/又は第4の薄膜トランジスタのゲート電極を形成する工程は、前記低濃度不純物領域を形成しない前記第2の薄膜トランジスタのゲート電極がエッチングされないようにレジストマスクで覆うこと
を特徴とする薄膜トランジスタ装置の製造方法。
(付記14)
基板上に所定形状の半導体層を形成し、
前記半導体層上に第1及び第2の薄膜トランジスタの第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の金属薄膜を形成し、
前記第1の金属薄膜をパターニングして前記第1の薄膜トランジスタのゲート電極を形成し、
前記第1の薄膜トランジスタのゲート電極上に前記第2の薄膜トランジスタの第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に第2の金属薄膜を形成し、
前記第2の金属薄膜上に第1のレジストマスクを形成し、
前記第1の薄膜トランジスタ上と、前記第2の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第2の金属薄膜を除去するように、前記第1のレジストマスクを用いてパターニングし、
パターニングされた前記第2の金属薄膜の幅を前記第1のレジストマスクの幅より狭く加工し、
前記第1のレジストマスク及び前記第1の薄膜トランジスタのゲート電極をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第1及び第2の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第1のレジストマスクを除去し、
加工された前記第2の金属薄膜をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第2の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記15)
付記14記載の薄膜トランジスタ装置の製造方法において、
前記第1の薄膜トランジスタのゲート電極の形成と同時に第3の薄膜トランジスタのゲート電極を形成し、
前記第1及び第2の薄膜トランジスタ上と、第4の薄膜トランジスタのゲート電極となる前記第2の金属薄膜上とに第2のレジストマスクを形成し、
前記第3の薄膜トランジスタ上と、前記第4の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第2の金属薄膜を除去するように、前記第2のレジストマスクを用いてパターニングし、
前記第2のレジストマスクをマスクとして第2導電型の不純物を前記半導体層に注入して、前記第3及び第4の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第2のレジストマスクを除去した後に前記第1及び第2導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記16)
付記15記載の薄膜トランジスタ装置の製造方法において、
前記第1のレジストマスクをマスクとして前記第1導電型の不純物を前記半導体層に注入した後に、前記第2の金属薄膜の幅を前記第1のレジストマスクの幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記17)
付記15又は16に記載の薄膜トランジスタ装置の製造方法において、
前記第2のレジストマスクを除去した後に、前記第2の金属薄膜をマスクとして前記第1導電型の不純物を前記半導体層に注入して、前記第2の薄膜トランジスタの前記低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記18)
付記15乃至17のいずれか1項に記載の薄膜トランジスタ装置の製造方法において、
前記第2のレジストマスクをマスクとして第2導電型の不純物を前記半導体層に注入する前に、前記第4の薄膜トランジスタのゲート電極上の前記第2のレジストマスクの幅を当該ゲート電極の幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記19)
基板上に所定形状の半導体層を形成し、
前記半導体層上に第1及び第2の薄膜トランジスタの第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の金属薄膜を形成し、
前記第1の金属薄膜をパターニングして前記第1の薄膜トランジスタのゲート電極を形成し、
前記第1の薄膜トランジスタのゲート電極上に前記第2の薄膜トランジスタの第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に第2の金属薄膜を形成し、
前記第1の薄膜トランジスタ上と、前記第2の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第2の金属薄膜を除去するようにパターニングし、
前記第1の薄膜トランジスタのゲート電極と、パターニングされた前記第2の金属薄膜とをマスクとして第2導電型の不純物を前記半導体層に注入して、前記第1及び第2の薄膜トランジスタのソース及びドレイン領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記20)
付記19記載の薄膜トランジスタ装置の製造方法において、
前記第1の薄膜トランジスタのゲート電極の形成と同時に第3の薄膜トランジスタのゲート電極を形成し、
前記第1及び第2の薄膜トランジスタ上と、第4の薄膜トランジスタのゲート電極となる領域の前記第2の金属薄膜上とにレジストマスクを形成し、
パターニングされた前記第2の金属薄膜の前記第3の薄膜トランジスタ上と、前記第4の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上とを除去するように、前記レジストマスクを用いてさらにパターニングし、
さらにパターニングされた前記第2の金属薄膜の幅を前記レジストマスクの幅より狭く加工して、前記第4の薄膜トランジスタのゲート電極を形成し、
前記レジストマスク及び前記第3の薄膜トランジスタのゲート電極をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第3及び第4の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去し、
前記第4の薄膜トランジスタのゲート電極をマスクとして第1導電型の不純物を前記半導体層に注入し、前記第4の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成し、
前記第1及び第2導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記21)
付記20記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクをマスクとして前記第1導電型の不純物を前記半導体層に注入した後に、前記第2の金属薄膜の幅を前記レジストマスクの幅より狭く加工して前記第4の薄膜トランジスタのゲート電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記22)
基板上に所定形状の半導体層を形成し、
前記半導体層上に第1乃至第4の薄膜トランジスタの第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1の金属薄膜を形成し、
前記第1の金属薄膜をパターニングして前記第1及び第2の薄膜トランジスタのゲート電極を形成し、
前記第1及び第2の薄膜トランジスタのゲート電極上に前記第3及び第4の薄膜トランジスタの第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に第2の金属薄膜を形成し、
前記第2の金属薄膜上に第1のレジストマスクを形成し、
前記第1及び第2の薄膜トランジスタ上と、前記第3及び第4の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第2の金属薄膜を除去するように前記第1のレジストマスクを用いてパターニングし、
前記第2の金属薄膜の幅を前記第1のレジストマスクの幅より狭く加工して、前記第3及び第4の薄膜トランジスタのゲート電極を形成し、
前記第1のレジストマスクと前記第1及び第2の薄膜トランジスタのゲート電極とをマスクとして第1導電型の不純物を前記半導体層に注入して、前記第1及び第3の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第1のレジストマスクを除去し、
前記第3の薄膜トランジスタのゲート電極をマスクとして第1導電型の不純物を前記半導体層に注入して、前記第3の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記23)
付記22記載の薄膜トランジスタ装置の製造方法において、
前記第1及び第3の薄膜トランジスタを覆う第2のレジストマスクを形成し、
前記第2のレジストマスクをマスクとして第2導電型の不純物を前記半導体層に注入して、前記第2及び第4の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第2のレジストマスクを除去した後に前記第1及び第2導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記24)
付記23記載の薄膜トランジスタ装置の製造方法において、
前記第2及び第4の薄膜トランジスタのソース及びドレイン領域となる前記半導体層には、前記第1及び第3の薄膜トランジスタのソース及びドレイン領域並びに低濃度不純物領域を形成する際に、前記第1導電型の不純物が注入されること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記25)
付記23又は24に記載の薄膜トランジスタ装置の製造方法において、
前記第1のレジストマスクをマスクとして前記第1導電型の不純物を前記半導体層に注入した後に、前記第2の金属薄膜の幅を前記第1のレジストマスクの幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記26)
付記23乃至25のいずれか1項に記載の薄膜トランジスタ装置の製造方法において、
前記第2のレジストマスクを除去した後に、前記第2の金属薄膜をマスクとして前記第1導電型の不純物を前記半導体層に注入して、前記第3の薄膜トランジスタの低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(発明の効果)
以上の通り、本発明によれば、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置を得ることができる。
また、注入した不純物の活性化エネルギーにTFTのソース及びドレイン領域とLDD領域との間で差が出ないようになる。さらに、TFTのゲート電極と半導体層との間のリーク電流が抑制されるようになる。
また、低電圧用TFTのためにゲート絶縁膜を薄くしても問題が生じないようになる。さらに、TFT毎のLDD長を容易に制御でき、選択的にLDDを有さないTFTを形成することもできる。
さらに、ゲート絶縁膜をエッチングせずに形成されるn型及びp型、低電圧用及び高電圧用TFT若しくはこれらの組合せ、これらのTFTを含むTFT基板、並びに当該TFT基板を含む表示装置を実現できる。