JP2006128411A - 薄膜トランジスタ基板及びその製造方法 - Google Patents

Abstract

【課題】 同一基板上に形成されるｎ型薄膜トランジスタとｐ型薄膜トランジスタにおいて、水素化の際に半導体層に注入される水素量をｎ型薄膜トランジスタとｐ型薄膜トランジスタとで独立に制御可能とし、両薄膜トランジスタの特性を同時に高める。
【解決手段】 ｎチャネル型薄膜トランジスタ１１ａのソース・ドレイン領域１６ａとｐチャネル型薄膜トランジスタ１１ｂのソース・ドレイン領域１６ｂとが隣接して形成される共に、ソース・ドレイン領域１６ａ，１６ｂに重なるように形成されたコンタクトホール１９ｂによりｎチャネル型薄膜トランジスタ１１ａとｐチャネル型薄膜トランジスタ１１ｂとでコンタクトホール１９ｂを共通化した薄膜トランジスタ基板１において、隣接して形成された前記ソース・ドレイン領域１６ａ，１６ｂ上の前記ゲート絶縁層１４の膜厚が、前記ｎチャネル型薄膜トランジスタ１１ａと前記ｐチャネル型薄膜トランジスタ１１ｂとで異なる。
【選択図】 図２

Description

本発明は、例えばアクティブマトリクス型液晶表示デバイスに適用される薄膜トランジスタ基板及びその製造方法に関する。

薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）基板は、例えばアクティブマトリクス型液晶表示デバイス等に用いられ、画像表示を行う表示領域と表示領域の周辺部にＴＦＴで回路構成されたアナログスイッチやシフトレジスタ等の駆動回路とが同一ガラス基板上に形成されている。近年の液晶表示デバイスにおいては高開口率化や狭額縁化がより一層進む傾向にあるため、回路のレイアウトパターンを工夫するなどして回路の高密度化を図る必要が生じている。例えばインバータ等のようにｎ型ＴＦＴとｐ型ＴＦＴとを隣接させるレイアウトとする場合、従来は各ＴＦＴの半導体層に接続するよう層間絶縁膜にコンタクトホールを設け、これら２つのコンタクトホールを配線でつなぐ構造が一般的であったが、近年、１つのコンタクトホールでｎ型ＴＦＴとｐ型ＴＦＴとをつなぐ構造が提案されている（例えば特許文献１等参照）。この構造では、両ＴＦＴの半導体層の間に１つのコンタクトホールを設け、当該コンタクトホールの略半分がｎ型ＴＦＴの半導体層に、残りの部分がｐチャネル型半導体層に重なるようにしている。このように隣接するｎ型・ｐ型ＴＦＴ間でコンタクトホールを共通化することにより、ｎ型・ｐ型ＴＦＴの間隔を狭くし、回路の高密度化が実現される。

ｎ型ＴＦＴとｐ型ＴＦＴとでコンタクトホールを共通化した駆動回路を形成する方法としては、例えば以下に説明するような方法が知られている。ここでは、ｎ型ＴＦＴ及びｐ型ＴＦＴとともに例えば３本の走査線を形成する場合を例に挙げて説明する。先ず、図６（ａ）に示すように、ガラス基板１０１上に所定形状のポリシリコン層１０２を形成し、さらにポリシリコン層１０２を覆ってゲート絶縁層１０３を略全面に形成する。次に、図６（ｂ）に示すようにレジストパターン１０４を形成し、このレジストパターン１０４をマスクとしてｎ型ＴＦＴのソース・ドレイン領域に対応するポリシリコン層１０２にのみリンを高濃度にドープし、ソース・ドレイン領域１０２ａを形成する。次に、レジストパターン１０４を除去し、図６（ｃ）に示すように、ゲート絶縁層１０３上にゲート配線材料１０５をスパッタにより成膜する。

次に、図６（ｄ）に示すように、フォトリソグラフィによりゲート配線材料層１０５上にｎ型ＴＦＴのゲート電極、ｐ型ＴＦＴのゲート電極及び走査線にそれぞれ対応した形状のレジストパターン１０６ａ、１０６ｂ、１０６ｃを形成する。次に、レジストパターン１０６ａ、１０６ｂ、１０６ｃをマスクとしてゲート配線材料層１０５をエッチングし、ｎ型ＴＦＴのゲート電極１０５ａ、ｐ型ＴＦＴのゲート電極１０５ｂ、及び走査線１０５ｃを形成する。このとき、ゲート配線材料層１０５の下地であるゲート絶縁層１０３も一部エッチングされ、所定量削れる。エッチング後、図６（ｅ）に示すように、ｎ型ＴＦＴのゲート電極１０５ａをマスクとしてリンを低濃度にドープし、ｎ型ＴＦＴのゲート電極１０５ａ端部近傍のポリシリコン層１０２にＬＤＤ（lightly doped drain）領域１０７を形成する。ＬＤＤ構造は、ＴＦＴ特性の向上及びオフ電流の低減に有効である。

次に、図７（ａ）に示すように、ｐ型ＴＦＴのソース・ドレイン領域以外の部分を覆うようにレジストパターン１０８を形成し、これをマスクとしてｐ型ＴＦＴのソース・ドレイン領域にのみボロンをドープし、ソース・ドレイン領域１０２ｂを形成する。不純物のドーピング後、ソース・ドレイン領域１０７ａ、１０７ｂを低抵抗化させるために、例えば４５０℃で熱活性化を行い、その後、図７（ｂ）に示すように、ＣＶＤ法等によって水素化を行う。続いて、図７（ｃ）に示すように、層間絶縁膜１０９を基板の略全面に成膜する。次に、図７（ｄ）に示すように、フォトリソグラフィ・エッチングにより層間絶縁膜１０９にコンタクトホール１１０ａ、ｂ、ｃを形成する。ここでは、隣接するｎ型ＴＦＴとｐ型ＴＦＴとをつなぐコンタクトホール１１０ｂを、略半分がｎ型ＴＦＴのソース・ドレイン領域１０７ａに、残りの部分がｐ型ＴＦＴのソース・ドレイン領域１０７ｂに重なるように形成する。

次に、信号線材料を基板の略全面にスパッタにより成膜し、フォトリソグラフィ及びエッチングにより信号線１１１を形成する。最後に、例えば３５０℃で熱アニールを行う。以上のようにして、液晶表示デバイスのスイッチング部、シフトレジスタ等の駆動回路部に使用されるｎ型ＴＦＴ１１２ａ、ｐ型ＴＦＴ１１２ｂ及び走査線１１２ｃが形成される。
特開２０００−２１６４０６号公報

ところで、水素化工程でポリシリコン層１０４に注入される水素の最適量はｎ型ＴＦＴ１１２ａとｐ型ＴＦＴ１１２ｂとで異なり、ｎ型ＴＦＴ１１２ａの水素量をｐ型ＴＦＴ１１２ｂより少なくする必要がある。ｎ型ＴＦＴ１１２ａのポリシリコン１０４ａ中に過剰な水素が入るとＶｔｈが低下しすぎてオフ電流（ｖｇ＝０）が上昇したり、一定電圧を長時間印加するストレス試験を行うとＶｔｈが大幅にシフトしたりする等の不都合を生じるためである。

しかしながら、同一基板上のｎ型ＴＦＴ１１２ａとｐ型ＴＦＴ１１２ｂとで水素量を個別に制御し、各ＴＦＴ特性を両立させることは非常に難しい。前述のような従来のプロセスでは、水素化工程においてポリシリコン層１０４中に入る水素量はｎ型ＴＦＴ１１２ａとｐ型ＴＦＴ１１２ｂとで同じとなるため、ｎ型ＴＦＴ１１２ａでＶｔｈシフトの生じないような最適な水素量ではｐ型ＴＦＴ１１２ｂのポリシリコン層では不十分であり、ｐ型ＴＦＴ１１２ｂの移動度が低下してシフトレジスタ等の回路動作の高速化を妨げるという問題が生じる。

本発明はこのような従来の実情に鑑みて提案されたものであり、同一基板上に形成されるｎ型薄膜トランジスタとｐ型薄膜トランジスタとでコンタクトホールを共通化した薄膜トランジスタ基板において、水素化の際に半導体層に注入される水素量をｎ型薄膜トランジスタとｐ型薄膜トランジスタとで独立に制御し、両薄膜トランジスタの特性を同時に高めることが可能な薄膜トランジスタ基板及びその製造方法を提供することを目的とする。

前述の課題を解決するために、本発明に係る薄膜トランジスタ基板は、絶縁基板上に形成されソース領域及びドレイン領域を有する半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜に開口し前記ソース・ドレイン領域に接続するコンタクトホールとを有する薄膜トランジスタを有し、ｎチャネル型薄膜トランジスタのソース・ドレイン領域とｐチャネル型薄膜トランジスタのソース・ドレイン領域とが隣接して形成されるともに、両ソース・ドレイン領域に重なるようにコンタクトホールが形成されている薄膜トランジスタ基板において、隣接して形成された前記ソース・ドレイン領域上の前記ゲート絶縁層の膜厚が、前記ｎチャネル型薄膜トランジスタと前記ｐチャネル型薄膜トランジスタとで異なることを特徴とする。

本発明の薄膜トランジスタ基板は、ソース・ドレイン領域上のゲート絶縁層の膜厚をｎ型薄膜トランジスタとｐ型薄膜トランジスタとで異ならせることによって、半導体層を水素化する工程においてゲート絶縁層を介して半導体層に入る水素量がＴＦＴ毎に独立に制御される。例えばゲート絶縁層の膜厚が厚ければ水素量は少なくなり、薄ければ水素量は多くなるため、ｎ型ＴＦＴとｐ型ＴＦＴとでそれぞれ所望量の水素を注入でき、両ＴＦＴで特性向上が実現される。

また、本発明に係る薄膜トランジスタ基板の製造方法は、絶縁基板上に半導体層を形成する工程と、前記半導体層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極及び前記ゲート電極と同一材料からなる配線を形成する工程と、前記ゲート電極及び配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程とを有し、前記コンタクトホールの少なくとも１つを隣接するｎチャネル型薄膜トランジスタのソース・ドレイン領域とｐチャネル型薄膜トランジスタのソース・ドレイン領域とにそれぞれ重なるように形成する薄膜トランジスタ基板の製造方法であって、前記ゲート電極及び前記ゲート電極と同一材料からなる配線を形成する工程は、フォトリソグラフィ及びエッチングにより、前記ゲート絶縁層上に前記ゲート電極及び配線を形成する第１のフォトリソグラフィ・エッチング工程と、フォトリソグラフィにより前記配線と、前記ゲート電極と、ｎチャネル型薄膜トランジスタ又はｐチャネル型薄膜トランジスタのうち一方のソース・ドレイン領域とを被覆するレジストパターンを形成し、少なくともレジストパターンで被覆されていない他方のソース領域・ドレイン領域上のゲート絶縁層をエッチングして膜厚を減少させる第２のフォトリソグラフィ・エッチング工程とを含むことを特徴とする。

前記プロセスを経ることにより、ｎ型ＴＦＴとｐ型ＴＦＴとでコンタクトホールを共通化した構造のＴＦＴ基板において、ｎ型ＴＦＴのソース・ドレイン領域上のゲート絶縁層とｐ型ＴＦＴのソース・ドレイン領域上のゲート絶縁層とで膜厚に差をつけることができ、ｎ型ＴＦＴとｐ型ＴＦＴとの間隔が狭く高密度であり、半導体層に注入する水素量を独立に制御して両ＴＦＴの特性向上を実現したＴＦＴ基板が製造される。

また、ソース・ドレイン領域上のゲート絶縁層の膜厚をｎ型薄膜トランジスタとｐ型薄膜トランジスタとで異ならせた構造の薄膜トランジスタ基板を製造するための前記プロセスは、ｎ型ＴＦＴとｐ型ＴＦＴとのコンタクトホールの共通化と、配線を２回エッチングすることによる歩留まり向上との両立を図る点でも非常に有用である。以下、この点について説明する。

近年のアクティブマトリクス型液晶表示デバイスに適用される薄膜トランジスタ基板においては、駆動回路の微細化が著しく、配線間が狭くなり、従来は不良にならなかったパーティクルサイズが不良となったり、冗長回路を形成するスペースを確保できなかったりする状況となってきている。このような状況にあっては、エッチング残りが生じ、例えば配線の間にゲート電極材料層が残存して点状欠陥や線状欠陥が発生し易くなり、その結果としての歩留まりの低下が著しい。そこで、歩留まり改善を図るため、ゲート電極及び配線を形成するためのエッチングを２回行う方法が提案されている。この方法は、１回目でエッチングされるべきであるが、パーティクル等の存在によってエッチングが不完全となり走査線間等に残存したゲート電極材料を確実に除去するため、１回目のフォトリソグラフィ・エッチング工程で用いたレジストパターンとほぼ同じ形状のレジストパターンを形成し、これをマスクとして再度エッチングを行うものである。この方法では、２回目のフォトリソグラフィ・エッチングでゲート電極の形状を決定するため、特にゲート電極の形状精度を確保する観点から、２回目のエッチングはゲート電極材料とゲート絶縁層との選択比の低い条件で実施する。選択比が高いと、ゲート電極が逆テーパ形状やノッチ形状となる等、形状制御が困難となるからである。

しかしながら、この方法は、回路の高密度化のためのコンタクトホールの共通化との両立が非常に難しいという問題がある。コンタクトホールをｎ型ＴＦＴとｐ型ＴＦＴとで共通化する場合には、フォトリソグラフィでの露光時の合わせずれを考慮してゲート電極を精度良く形成することが重要であり、選択比の低い条件で２回目のエッチングを実施することが必須である。その結果、ゲート絶縁層の膜厚が大幅に減少し、下層のポリシリコン層が消失してしまい、コンタクト不良を引き起こすからである。特に近年では、ＴＦＴの電気的性能を向上させるためにゲート絶縁層の薄膜化が進み、例えば１００ｎｍ以下にまで薄くされているため、この傾向が顕著である。

本発明の製造方法では、第１のフォトリソグラフィ・エッチング工程において加工したゲート電極をレジストパターンで被覆して第２のフォトリソグラフィ・エッチング工程を行うので、第２のフォトリソグラフィ・エッチング工程ではゲート電極の形状制御を考慮する必要がなく、選択比の高い条件でのエッチングが可能となる。そのため、例えば第１のフォトリソグラフィ・エッチング工程において選択比の低い条件でエッチングしてゲート電極の形状を決めておけば、ゲート絶縁層下層の半導体層の消失を防止しつつゲート電極の高精度な加工が実現され、コンタクトホールを共通化した構造のＴＦＴ基板を製造できる。それとともに、エッチングを２回にわたり行うことで配線間のエッチング残りを確実に除去し、配線間ショートの発生が防止される。

本発明に係る薄膜トランジスタ基板によれば、ソース・ドレイン領域上のゲート絶縁層の膜厚をｎ型ＴＦＴとｐ型ＴＦＴとで異ならせることによって、半導体層に入る水素量をｎ型ＴＦＴとｐ型ＴＦＴとで独立に制御することが可能である。したがって、例えばｐ型ＴＦＴにおいては水素量を増加させて移動度を高め、且つｎ型ＴＦＴにおいては水素量を減らしてリーク電流を低減し、両方のＴＦＴの特性を同時に向上することができる。また、隣接するｎ型ＴＦＴとｐ型ＴＦＴとでコンタクトホールを共通化することによりＴＦＴの間隔を狭め、駆動回路の高密度化を図ることができる。

また、本発明によれば、ソース・ドレイン領域上のゲート絶縁層の膜厚をｎ型ＴＦＴとｐ型ＴＦＴとで異ならせ、ｎ型ＴＦＴとｐ型ＴＦＴとで特性を両立した薄膜トランジスタ基板を製造することができる。また、本発明によれば、ゲート電極や配線のエッチングを２回行いつつ、ゲート電極の形状精度を維持し且つゲート絶縁層が薄い場合であっても半導体層の消失を防止できる。したがって、配線間隔を広げたりリペア配線を設けることなくショート不良を低減することが可能な２回のエッチングとコンタクトホールの共通化とを両立することができ、歩留まり向上と駆動回路の高密度化とを両立した薄膜トランジスタ基板を実現することができる。

以下、本発明を適用した薄膜トランジスタ基板及びその製造方法について、図面を参照しながら説明する。

図１に、本発明を適用した薄膜トランジスタ基板を備えたドライバ内蔵型液晶表示デバイスを示す。ドライバ内蔵型液晶表示デバイスは、薄膜トランジスタ（ＴＦＴ）基板１と、例えばカラーフィルタ、対向電極等が形成された対向基板２とを液晶層を挟んで対向配置してなるものである。ＴＦＴ基板１の画像表示領域３の周辺領域には、複数のＴＦＴから形成された駆動回路４が設けられる。以下では、ｎ型ＴＦＴとｐ型ＴＦＴとを有するとともに、３本の走査線が並んで形成されたＴＦＴ基板１を例に挙げて説明する。

図２に示すように、ｎ型ＴＦＴ１１ａ及びｐ型ＴＦＴ１１ｂは、ガラス基板等の絶縁基板１２上に形成された半導体層としてのポリシリコン層１３ａ、１３ｂ、ゲート絶縁層１４、例えばＭｏＷ等のゲート電極材料からなるゲート電極１５ａ、１５ｂを有して構成される。ポリシリコン層１３ａ、１３ｂのゲート電極１５ａ、１５ｂの両側には、一方がソース領域で他方がドレイン領域であるソース・ドレイン領域１６ａ、１６ｂが設けられる。また、図２に示すｎ型ＴＦＴ１１ａは、ポリシリコン層１３ａのゲート電極１５ａの端部近傍にソース・ドレイン領域１６ａ、１６ｂより不純物濃度の低いＬＤＤ（lightly doped drain）領域１７を設けた、いわゆるＬＤＤ構造であり、ドレイン領域端部の電界集中を緩和して特性劣化を抑制し、また、オフ電流の低減を図っている。ゲート絶縁層１４上には走査線１５ｃが形成される。走査線１５ｃは、ゲート電極１５ａ、１５ｂを構成する材料と同一材料で構成される。

ポリシリコン層１３ａ、１３ｂ及び走査線１５ｃ上には層間絶縁膜１８が重ねられ、さらに、層間絶縁膜１８に設けられたコンタクトホール１９ａ、１９ｂ、１９ｃを介してソース・ドレイン領域１６ａ、１６ｂと電気的に接続する信号線２０が形成される。

図２に示すＴＦＴ基板１では、コンタクトホール１９ｂの略半分がｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａに、残りの部分がｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂに接続するように、コンタクトホール１９ｂを設け、隣り合うｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂとでコンタクトホールを共通化している。隣接するｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂとでコンタクトホールを共通化することにより、各ＴＦＴに１つずつコンタクトホールを設けこれらを配線でつなぐ構成に比べてｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂの間隔を狭くでき、回路の高密度化が実現される。

また、本発明のＴＦＴ基板１では、ゲート絶縁層１４の膜厚はｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａ上とｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂ上とで異なっており、ｐ型ＴＦＴ１１ｂ側のゲート絶縁層１４がｎ型ＴＦＴ１１ａ側より薄くされている。ゲート絶縁層１４の膜厚をｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａ上とｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂ上とで異ならせることによって、詳細は後述するが、ポリシリコン層１３ａ、１３ｂに注入される水素量を独立に制御し、両ＴＦＴの特性をそれぞれ向上させることができる。

以下、前述の構造の薄膜トランジスタ基板の製造方法の第１の例について、図３及び図４を参照しながら説明する。先ず、例えばガラス基板等の絶縁基板１２上にポリシリコンを成膜し、次に、例えばフォトリソグラフィ及びエッチングにより所定の形状にパターニングして、半導体層としてのポリシリコン層１３ａ、１３ｂを形成する。ポリシリコン層１３ａ、１３ｂの膜厚は、例えば５０ｎｍとする。続いて、ポリシリコン層１３ａ、１３ｂ上にゲート絶縁層１４を一面に成膜する（図３（ａ））。ゲート絶縁層１４の膜厚は、例えば１００ｎｍとした。

次に、図３（ｂ）に示すように、ｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａとなる領域に対応した開口を有するレジストパターン２１を形成した後、レジストパターン２１をマスクとしてポリシリコン層１３ａに例えばリンを高濃度にドーピングし、ソース・ドレイン領域１６ａを形成する。

次に、図３（ｃ）に示すように、ゲート絶縁層１４上にゲート配線材料として例えばＭｏＷをスパッタ等により成膜し、ゲート配線材料層１５を成膜する。ゲート配線材料層１５の膜厚は例えば３００ｎｍとした。

続いて、以下のようにフォトリソグラフィ・エッチング工程を２回にわたり行うことによってゲート配線材料層１５を加工し、所望形状のゲート電極１５ａ、１５ｂ及び走査線１５ｃを形成する。先ず、第１のフォトリソグラフィ・エッチング工程を行う。具体的には、ゲート配線材料層１５上にレジストを塗布し、露光及び現像を行うことにより、図３（ｄ）に示すような、ゲート電極１５ａ、１５ｂ及び走査線１５ｃに対応する形状を有するレジストパターン２２ａ、２２ｂ、２２ｃを形成する。

次に、各レジストパターン２２ａ、２２ｂ、２２ｃをマスクとしてゲート配線材料層１５をエッチングし、ゲート電極１５ａ、１５ｂ及び走査線１５ｃを形成する。ここでのエッチングは、ゲート電極１５ａ、１５ｂを高い加工精度で形成でき、また、配線パターン密度の高い駆動回路部等のエッチングに適していることから、ドライエッチング装置を利用して行う。エッチング条件は、所望の形状のゲート電極１５ａ、１５ｂが形成されるように、ゲート電極材料とゲート絶縁層１４とで選択比の低い条件に設定する。例えばゲート電極材料とゲート絶縁層１４とのエッチング選択比は、３程度に抑えた。このときのエッチングは変換差が少ない条件とし、ゲート電極１５ａ、１５ｂの端部のテーパー角度は８０°〜９０°となった。また、オーバーエッチングによってゲート配線材料層１５の下地であるゲート絶縁層１４もエッチングされる。オーバーエッチング中のゲート絶縁層１４の削れ量は、２５±１０ｎｍであった。オーバーエッチングは３０％とした。

第１のフォトリソグラフィ・エッチングの後、図３（ｅ）に示すように、ゲート電極１５ａをマスクとしてポリシリコン層１３ａに例えばリンを低濃度にドーピングすることによって、ポリシリコン層１３ａのゲート電極１５ａの端部近傍にＬＤＤ領域１７を形成する。なお、図３（ｅ）中のＭは、第１のフォトリソグラフィ・エッチング工程でのエッチングが不完全であったため等により、走査線１５ｃ間等に残存したゲート電極材料である。

次に、図４（ａ）に示すように、第２のフォトリソグラフィ・エッチング工程を行う。第２のフォトリソグラフィ・エッチング工程では、ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂ上のゲート絶縁層１４の膜厚を薄くすること、及び走査線１５ｃ間等に残存したゲート配線材料Ｍを再度エッチングして確実に除去し、配線間ショートを防止するために行うものである。

第２のフォトリソグラフィ・エッチング工程では、先ず、第１のフォトリソグラフィ・エッチング工程で形成したゲート電極１５ａ、１５ｂ及び走査線１５ｃを被覆するような形状及び膜厚を有するレジストパターン２３ａ、２３ｂ、２３ｃで被覆する。レジストパターン２３ａ、２３ｂ、２３ｃの膜厚は等しくされる。ここで、ｎ型ＴＦＴ１１ａのゲート電極１５ａを被覆するレジストパターン２３ａは、ｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａ上のゲート絶縁層１４も被覆するようにする。第２のフォトリソグラフィ・エッチング工程でのエッチングは、例えばドライエッチングで行う。

第２のフォトリソグラフィ・エッチング工程のエッチングでは、通常はオーバーエッチング時にしか削れない下地のゲート絶縁層１４が削られる。つまり、レジストパターン２３ａ〜２３ｃで被覆されていないゲート絶縁層１４（ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂの形成予定領域上及び走査線１５ｃの間のゲート絶縁層１４）は再度エッチングにさらされ、削られる。この結果、レジストパターン２３ａで保護しているｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａ上のゲート絶縁層１４に比べ、ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ａ上のゲート絶縁層１４の膜厚が薄くなる。

第２のフォトリソグラフィ・エッチング工程では、ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂ上のゲート絶縁層１４の下層のポリシリコン層が消失するのを防止するため、第１のフォトリソグラフィ・エッチング工程でのエッチングに比べ、走査線１５ｃ（ゲート配線材料）とゲート絶縁層１４との選択比の高い条件に設定することが重要である。具体的には、第１のフォトリソグラフィ・エッチング工程に比べてドライエッチング時のバイアスパワーを下げ、圧力を高めることによって、ゲート絶縁層１４のエッチングに関わるイオンパワー及びイオン数の低減を図ることにより、走査線１５ｃ（ゲート配線材料）とゲート絶縁層１４との選択比は１１となり、ゲート絶縁層１４の二重加工部の削れ量は５０±８ｎｍとなった。したがって、２重加工されるゲート絶縁層１４の合計の削れ量は７５±１３ｎｍとなった。つまり、第１及び第２のフォトリソグラフィ・エッチング工程による合計削れ量よりも初期のゲート絶縁層１４の膜厚を厚く設定すれば、下層のポリシリコン層を消失させずにゲート配線材料Ｍ等を除去して配線間ショートを防止できる。

なお、ゲート電極１５ａ、１５ｂや走査線１５ｃが露出した状態で前記の条件でエッチングを行うと、逆テーパー形状やノッチ形状となる等の不都合を生じるが、これらはレジストパターン２３ａ〜２３ｃで被覆及び保護されているため、形状変化せず、高い加工精度が維持される。

第２のフォトリソグラフィ・エッチング工程後に連続して、ドライエッチング装置を用いてレジストパターン２３ａ〜２３ｃをアッシングする。アッシングの処理時間は、ｐ型ＴＦＴ１１ｂのゲート電極１５ｂ端部を被覆するレジストパターン２３ｂを後退させ、端部から除去するように設定する。なお、第２のフォトリソグラフィ・エッチング工程では、ｎ型ＴＦＴ１１ａを保護するレジストパターン２３ａも後退するが、コンタクトホール１９ｂと重なるソース・ドレイン領域１６ａがアッシング後に保護される大きさに、また、レジストパターン２３ａの膜厚はアッシングで消失しない膜厚以上に予め設定しておく必要がある。ここでは、レジストパターン２３の膜厚は１．８μｍとし、アッシング時のレジストパターン２３の後退量は１．２μｍとした。第１及び第２のフォトリソグラフィ・エッチング工程での露光ずれ（ここでは０．４μｍ）を考慮して第２のフォトリソグラフィ・エッチング工程で用いるレジストパターン２３ｂをｐ型ＴＦＴ１１ｂのゲート電極１５ｂの端部よりも外側に０．６μｍ大きく形成したので、レジスト後退量の設定を１．２μｍとしている。アッシング後のレジストの膜厚は０．６μｍであり、ドーピングマスク（＞０．３μｍ以上）として問題ない値である。

次に、図４（ｂ）に示すように、ｐ型ＴＦＴ１１ｂのポリシリコン層１３ｂにボロンをドーピングすることによって、ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂを形成する。ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂのゲート絶縁層１４の膜厚は平均で２５ｎｍ〜４５ｎｍと薄いため、従来に比べドーピングの加速電圧を下げることができる。ここでは、第２のフォトリソグラフィ・エッチング工程のエッチングでｐ型ＴＦＴ１１ｂ側のゲート絶縁層１４の膜厚を減らしたため、通常はゲート絶縁層が厚いため４５ｋｅＶ程度の加速電圧を必要とするのに対し、加速電圧１０ｋｅＶで所望のドーズ量を達成できた。レジストパターンをマスクとして高加速電圧で高濃度に不純物をドーピングすると、レジストパターンが固化し、除去が困難となり残さが発生するという不都合が生じるが、本発明ではゲート絶縁層１４の膜厚を減らしたため加速電圧を下げることができ、レジストパターン２３ａ、２３ｂ、２３ｃ中に打ち込まれるイオンの量及び深さが従来の約１／２程度に低減され、レジストパターン２３ａ、２３ｂ、２３ｃをウエットエッチングによる剥離のみで容易に除去することができる。

不純物のドーピング後、ソース・ドレイン領域１６ａ、１６ｂを低抵抗化させるために、例えば４５０℃で熱活性化を行う。

次に、図４（ｃ）に示すように、ＣＶＤ法等によって水素化を行う。水素化は、チャネルとなるポリシリコン層１３ａ、１３ｂ中のダングリングボンドに水素をターミネートさせることにより、キャリアのトラップを防ぎ、移動度を向上させるために行うものである。水素は主にソース・ドレイン領域１６ａ、１６ｂ上のゲート絶縁層１４を通してポリシリコン層１３ａ、１３ｂ中に注入される。よって、ソース・ドレイン領域１６ａ、１６ｂ上のゲート絶縁層１４の膜厚を異ならせることによって、水素量を制御することができる。

前述のように、第２のフォトリソグラフィ・エッチング工程でｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂ上のゲート絶縁層１４を薄くし、具体的にはｐ型ＴＦＴ１１ｂ側のゲート絶縁層１４の膜厚は平均２５ｎｍとし、ｎ型ＴＦＴ１１ａ側のゲート絶縁層１４の膜厚は平均７５ｎｍとした。このように、ゲート絶縁層１４の膜厚を制御することによって、ポリシリコン層１３ａ、１３ｂ中に入る水素量をｎ型ＴＦＴ１１ａ側よりもｐ型ＴＦＴ１１ｂ側で多くすることができる。なお、ここでは、チャネルとなるポリシリコン層中の水素量は、ｎ型ＴＦＴ１１ａ側で２Ｅ１９／ｃｍ^３、ｐ型ＴＦＴ１１ｂ側で６Ｅ１９／ｃｍ^３とした。水素量は二次イオン質量分析計（ＳＩＭＳ：Secondary Ion-microprobe Mass Spectrometer）にて測定した値である。得られたＴＦＴ特性は、ｎ型ＴＦＴ１１ｂで移動度μＦＥ１５０ｃｍ^２／Ｖ．ｓ、閾値電圧Ｖｔｈ−１．３Ｖであり、ｐ型ＴＦＴ１１ｂで移動度μＦＥ１２０ｃｍ^２／Ｖ．ｓ、閾値電圧Ｖｔｈ−１．２Ｖであり、ｎ型ＴＦＴ１１ａ及びｐ型ＴＦＴ１１ｂともに、電圧ストレス試験では閾値電圧のシフト量｜ΔＶｔｈ｜を０．０５Ｖ未満に抑えることができた。ストレス条件は、温度９０℃、Ｖｇ＝１２Ｖ、Ｖｄｓ＝０Ｖとし、試験時間は５０００秒とした。

以上のように、従来のｐ型ＴＦＴ１１ｂの移動度は８０ｃｍ^２／Ｖ．ｓ程度であったのに対し、本発明ではｐ型ＴＦＴ１１ｂ側のゲート絶縁層１４を薄くすることによってポリシリコン層１３ｂの水素化が促進され、移動度が向上したことがわかる。また、従来はｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂとでポリシリコン層に入る水素量は同じであるため、ｐ型ＴＦＴ１１ｂの移動度が１２０ｃｍ／Ｖ．ｓとなる水素量がｎ型ＴＦＴ１１ａ側にも入ると、ｎ型ＴＦＴ１１ａのＶｔｈ自体は０．６Ｖまで低下し、Ｖｇ０Ｖでのリーク電流は１０Ｅ−８Ａ〜１０Ｅ−７Ａ程度に上昇し、且つ閾値電圧のシフト量｜ΔＶｔｈ｜は０．１４Ｖと大きい値を示すが、本発明ではこのような不都合は解消される。

続いて、図４（ｄ）に示すように、層間絶縁膜１８を基板の略全面に成膜する。層間絶縁膜１８の膜厚は、５００ｎｍとした。

次に、フォトリソグラフィ・エッチングを行うことにより、層間絶縁膜１８の所定の領域に開口を設け、コンタクトホール１９ａ、１９ｂ、１９ｃを形成する。コンタクトホール１９ｂは、略半分がｎ型ＴＦＴ１１ａのソース・ドレイン領域１６ａに、残りの部分がｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂに重なるように形成する。

次に、金属等の信号線材料を基板の略全面にスパッタにより成膜し、フォトリソグラフィ・エッチングにより信号線２０を形成する。最後に、例えば３５０℃で熱アニールを行う。以上のようにして、アクティブマトリクス型液晶表示デバイスのスイッチング部、シフトレジスタ等の駆動回路に使用されるｎ型ＴＦＴ１１ａ、ｐ型ＴＦＴ１１ｂ及び走査線１５ｃが形成された、図２に示すＴＦＴ基板１が作製される。

前述のような工程によって製造されるＴＦＴ基板１は、ｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂとで水素量を独立に制御でき、ｎ型ＴＦＴ１１ａにおいてはＶｔｈシフトを生じさせず、ｐ型ＴＦＴ１１ｂにおいては移動度を高めて駆動回路を高速化し、両ＴＦＴの特性を両立することができる。したがって、このようなＴＦＴ基板１を備えるアクティブマトリクス型液晶表示デバイスの高性能化と信頼性向上とを両立させることができる。

また、従来はｎ型ＴＦＴとｐ型ＴＦＴとでポリシリコン層の水素量が等しくなるため、ｐ型ＴＦＴにおける十分な移動度を確保する目的でｐ型ＴＦＴのソース・ドレイン領域を低抵抗化するためのボロンのドーピングの際に、加速電圧を高めてドーズ量を多くする必要があり、その結果、マスクとして用いたレジストパターンが剥離し難くなる問題が生じる。これに対し本発明では、ｐ型ＴＦＴ１１ｂ側の水素量を増やすためにゲート絶縁層１４の膜厚を薄くした状態でボロンのドーピングを行うため、ドーピング時の加速電圧を下げることができ、レジストパターンの固化を防いで除去を容易とすることができる。

さらに、第１のエッチング工程で加工したゲート電極１５ａ，１５ｂを被覆して第２のエッチング工程を行うので、ゲート電極１５ａ、１５ｂの形状制御を考慮することなく第２のエッチングを選択比の高い条件とすることができ、ゲート絶縁層１４の一部を二重加工しても下層のポリシリコン層１３ｂを消失させるおそれが低い。このため、配線間ショート防止のための２回のエッチングプロセスと、ｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂとで共通のコンタクトホール１９ｂの形成とを両立させることができる。したがって、本発明によれば、ｎ型ＴＦＴ１１ａとｐ型ＴＦＴ１１ｂとの特性の両立に加え、歩留まり向上と駆動回路の高密度化との両立といった効果を得ることができる。

以下、前述の構造の薄膜トランジスタ基板の製造方法の変形例である第２の例について、図５を参照しながら説明する。前述の第１の例では、第２のフォトリソグラフィ・エッチング工程のレジストパターン２３ａ、２３ｂ、２３ｃの膜厚が全て等しくされているが、アッシング後にｐ型ＴＦＴ１１ｂのゲート電極１５ｂ端部にレジストパターン２３ｂが残存した場合、ボロンドーピング工程でボロンがドーピングされない高抵抗領域が形成され、特性にばらつきが出る可能性がある。そこで第２の例では、ｐ型ＴＦＴ１１ｂのゲート電極１５ｂを被覆するレジストパターン２３ｂの膜厚を他のレジストパターン２３ａ、２３ｃより薄くして完全にアッシングし、その後にボロンをドーピングすることによって、この問題を解消することができる。なお、第２の例では、前述の第１の例と同じ点については詳細な説明を省略する。

先ず、第１の例と同様に、ゲート絶縁層形成工程、高濃度リンドーピング工程、ゲート配線材料層形成工程、第１のフォトリソグラフィ・エッチング工程、及び低濃度リンドーピング工程を行う。次に、第２のフォトリソグラフィ・エッチング工程を行う。このときレジストパターン２３ｂの膜厚は、図５（ａ）に示すように、他の領域のレジストパターン２３ａ、２３ｃより薄くする。ただし、レジストパターン２３ｂの膜厚は、第２のフォトリソグラフィ・エッチング工程で消失しない膜厚以上に設定する。具体的には、エッチング時にレジストパターン２３が０．２μｍ程度膜減りすることから、ばらつきや下地段差を考慮してレジストパターン２３ｂの膜厚を０．７μｍとし、それ以外のレジストパターン２３ａ、２３ｃの膜厚を１．５μｍとした。レジストパターン２３ｂの被覆する領域は、第１の例と同様である。

レジストパターン２３ｂの膜厚を部分的に変えるには、例えば露光時に通常のＣｒマスクとハーフトーンＣｒマスクとを併用することによって実現される。ハーフトーンマスクとは、解像限界以下のスリットを有するマスクのことで、露光時に光が透過するスリットサイズと露光量とでレジストパターン２３ｂの膜厚を制御することができる。

続いて、ドライエッチング装置を用いてレジストパターン２３ａ〜２３ｃをアッシングする。レジストパターン２３ｂの膜厚をレジストパターン２３ａより薄くしているので、ｐ型ＴＦＴ１１ｂのゲート電極１５ｂを保護するレジストパターン２３ｂをアッシングにより完全に除去し、且つボロンをドーピングしない領域を保護するレジストパターン２３ａを残存させることができる。

次に、図５（ｂ）に示すように、ｐ型ＴＦＴ１１ｂのポリシリコン層１３ｂにボロンをドーピングすることによって、ｐ型ＴＦＴ１１ｂのソース・ドレイン領域１６ｂを形成する。

その後は、第１の例と同様である。すなわち、図４（ｂ）〜図４（ｄ）に示すように、水素化工程、層間絶縁膜形成工程、コンタクトホール形成工程、及び信号線形成工程を経ることにより、図２に示すようなＴＦＴ基板１を作製する。

以上のような第２の例によれば、ｐ型ＴＦＴ１１ｂのゲート電極１５ｂを被覆するレジストパターン２３ｂを完全にアッシングしておくので、ボロンのドーピング時に高抵抗な領域の発生を防止し、特性のばらつきを抑制することができる。

本発明を適用した薄膜トランジスタ基板を備えるドライバ内蔵型液晶表示デバイスの斜視図である。 本発明を適用した薄膜トランジスタ基板の一例を模式的に示す断面図である。 薄膜トランジスタ基板の製造方法の第１の例を説明するための断面図であり、（ａ）はゲート絶縁層形成工程を示す図、（ｂ）は高濃度リンドーピング工程を示す図、（ｃ）はゲート配線材料層形成工程を示す図、（ｄ）は第１のフォトリソグラフィ・エッチング工程を示す図、（ｅ）は低濃度リンドーピング工程を示す図である。 薄膜トランジスタ基板の製造方法の第１の例を説明するための断面図であり、（ａ）は第２のフォトリソグラフィ・エッチング工程を示す図、（ｂ）はボロンドーピング工程を示す図、（ｃ）は水素化工程を示す図、（ｄ）は層間絶縁膜形成工程を示す図である。 薄膜トランジスタ基板の製造方法の第２の例を説明するための断面図であり、（ａ）は第２のフォトリソグラフィ・エッチング工程を示す図、（ｂ）はボロンドーピング工程を示す図である。 従来の薄膜トランジスタ基板の製造方法を説明するための断面図であり、（ａ）はゲート絶縁層形成工程を示す図、（ｂ）は高濃度リンドーピング工程を示す図、（ｃ）はゲート配線材料層形成工程を示す図、（ｄ）はフォトリソグラフィ・エッチング工程を示す図、（ｅ）は低濃度リンドーピング工程を示す図である。 従来の薄膜トランジスタ基板の製造方法を説明するための断面図であり、（ａ）はボロンドーピング工程を示す図、（ｂ）は水素化工程を示す図、（ｃ）は層間絶縁膜形成工程を示す図、（ｄ）はコンタクトホール形成工程を示す図である。

符号の説明

１ ＴＦＴ基板、２ 対向基板、３ 画像表示領域、４ 駆動回路、１１ａ ｎ型ＴＦＴ、１１ｂ ｐ型ＴＦＴ、１２ 絶縁基板、１３ａ，１３ｂ ポリシリコン層、１４ ゲート絶縁層、１５ａ，ｂ ゲート電極、１５ｃ 走査線、１６ａ，ｂ ソース・ドレイン領域、１７ ＬＤＤ領域、１８ 層間絶縁膜、１９ａ，ｂ，ｃ コンタクトホール、２０ 信号線

Claims (6)

1. 絶縁基板上に形成されソース領域及びドレイン領域を有する半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜に開口し前記ソース・ドレイン領域に接続するコンタクトホールとを有する薄膜トランジスタを有し、ｎチャネル型薄膜トランジスタのソース・ドレイン領域とｐチャネル型薄膜トランジスタのソース・ドレイン領域とが隣接して形成されるともに、両ソース・ドレイン領域に重なるようにコンタクトホールが形成されている薄膜トランジスタ基板において、
   隣接して形成された前記ソース・ドレイン領域上の前記ゲート絶縁層の膜厚が前記ｎチャネル型薄膜トランジスタと前記ｐチャネル型薄膜トランジスタとで異なることを特徴とする薄膜トランジスタ基板。
2. 前記ｐチャネル型薄膜トランジスタのソース・ドレイン領域上のゲート絶縁層の膜厚が、前記ｎチャネル型薄膜トランジスタのソース・ドレイン領域上のゲート絶縁層より薄いことを特徴とする請求項１記載の薄膜トランジスタ基板。
3. 絶縁基板上に半導体層を形成する工程と、前記半導体層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極及び前記ゲート電極と同一材料からなる配線を形成する工程と、前記ゲート電極及び配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程とを有し、前記コンタクトホールの少なくとも１つを隣接するｎチャネル型薄膜トランジスタのソース・ドレイン領域とｐチャネル型薄膜トランジスタのソース・ドレイン領域とにそれぞれ重なるように形成する薄膜トランジスタ基板の製造方法であって、
   前記ゲート電極及び前記ゲート電極と同一材料からなる配線を形成する工程は、フォトリソグラフィ及びエッチングにより、前記ゲート絶縁層上に前記ゲート電極及び配線を形成する第１のフォトリソグラフィ・エッチング工程と、
   フォトリソグラフィにより前記配線と、前記ゲート電極と、ｎチャネル型薄膜トランジスタ又はｐチャネル型薄膜トランジスタのうち一方のソース・ドレイン領域とを被覆するレジストパターンを形成し、少なくともレジストパターンで被覆されていない他方のソース領域・ドレイン領域上のゲート絶縁層をエッチングして膜厚を減少させる第２のフォトリソグラフィ・エッチング工程とを含むことを特徴とする薄膜トランジスタ基板の製造方法。
4. 前記第２のフォトリソグラフィ工程でのエッチングは、前記第１のフォトリソグラフィ工程でのエッチングに比べ前記ゲート電極及び配線と前記ゲート絶縁層との選択比が高い条件で行うことを特徴とする請求項３記載の薄膜トランジスタ基板の製造方法。
5. 前記第２のフォトリソグラフィ工程は、前記エッチング後、前記レジストパターンの開口部に対応するソース・ドレイン領域がｎチャネル型薄膜トランジスタの場合はｎ型不純物を、ｐチャネル型薄膜トランジスタの場合はｐ型不純物を注入する工程を含むことを特徴とする請求項３又は４記載の薄膜トランジスタ基板の製造方法。
6. 前記第２のフォトリソグラフィ工程で、前記他方のゲート電極を被覆するレジストパターンの膜厚を、他のレジストパターンの膜厚より薄くすることを特徴とする請求項３〜５のいずれか１項記載の薄膜トランジスタ基板の製造方法。
   

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