JP2007258453A - 薄膜トランジスタ、及びその製造方法 - Google Patents

薄膜トランジスタ、及びその製造方法 Download PDF

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Abstract

【課題】 層間ショート、断線、及び外部からの汚染物質の進入等を起こさない薄膜トランジスタ基板を提供する。
【解決手段】 第１のエッチング工程で導電膜を加工し、ライトアッシングして細く再加工し、導電膜を細く再加工するとともに露出していた部分の絶縁膜を膜厚方向に削り、絶縁膜に段差を作り、イオン注入で不純物イオンを半導体層に注入する。
【選択図】図２

Description

本発明は、ガラス基板上に形成された薄膜トランジスタ、及びその製造方法に関する。
Ｃ−ＭＯＳ型薄膜トランジスタの製造には、ｎ−チャネル薄膜トランジスタの場合、通常、ＬＤＤの形成とｎ＋領域の形成に２回のフォトリソグラフィを要する。
このため、ｎ−チャネル薄膜トランジスタのＬＤＤを自己整合的に形成することで１回のフォトリソグラフィで済ませる方法（例えば、特許文献１参照）が提案されている。しかしながら、第１の注入工程の後に、ゲート電極の第２のエッチングを行うと、第２のエッチングの前にレジストが剥れて、断線不良となりやすい。また、第１の注入工程で硬化したレジストによって、ゲート電極にテーパーが付かず、層間ショート、断線などの歩留り問題、外部からの汚染物質の進入などの信頼性問題を起こしやすいという問題があった。
特開平１１−１６３３６６号公報
本発明は、上記事情に鑑みてなされたもので、層間ショート、断線、及び外部からの汚染物質の進入等を起こさない薄膜トランジスタ、及びその製造方法を提供することを目的とする。
本発明の薄膜トランジスタの製造方法は、絶縁性基板上に半導体層を島状に加工する工程、前記半導体層を覆うように絶縁膜を形成する工程、前記絶縁膜を覆うように導電膜を形成する工程、前記導電膜上にフォトレジストをパターン形成し、該フォトレジストをマスクとして前記導電膜を加工する第１のエッチング工程、前記フォトレジストのパターンを細く再加工する工程、再加工された前記フォトレジストのパターンをマスクに前記導電膜を細く再加工するとともに、前記導電膜の第１のエッチング工程時に露出していた部分の絶縁膜を膜厚方向に削り、絶縁膜に段差を作る第２のエッチング工程、第２のエッチング加工後の前記フォトレジストと前記導電膜をマスクとして不純物イオンを前記半導体層に注入するイオン注入工程、及び 前記フォトレジストを除去する工程を含むものである。
本発明によれば、層間ショート、断線、及び外部からの汚染物質の進入等を起こすことなく、優れた薄膜トランジスタ基板が得られる。
以下、図面を参照し、本発明をより詳細に説明する。
図１は、本発明に係る薄膜トランジスタ基板の一例の断面構造を表す模式図を示す。
この例の薄膜トランジスタ基板は、トップゲート型の半透過型液晶表示装置に用いられる薄膜トランジスタアレイ基板として使用され得る。ここでは、半透過型液晶表示装置に用いられる薄膜トランジスタアレイ基板を例に取り説明するが、有機ＥＬ表示装置等にも適用できることは言うまでもない。
図示するように、この薄膜トランジスタ基板２０は、透明ガラス基板１と、透明ガラス基板１上に、島状に加工された多結晶シリコン（ポリシリコン）からなる半導体層３、４を有する。この半導体層３，４は、中央部にノンドープのチャネル領域３ａと４ａ、チャネル領域３ａに隣接してホウ素（Ｂ）が高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）３ｃ、チャネル領域４ａに隣接してリン（Ｐ）が低濃度にドーピングされた低不純物濃度（ＬＤＤ：Lightly Doped Drain）領域４ｂ、さらにＬＤＤ領域４ｂに隣接してＰが高濃度にドーピングされた低抵抗領域（ソース・ドレイン領域）４ｃを有している。
そして、その半導体層３と４を覆うようにゲート絶縁膜６が全面に形成されている。さらにゲート絶縁膜６上には、チャネル領域３ａに対応する領域にゲート電極７が、チャネル領域４ａに対応する領域にゲート電極８が形成されている。また補助容量を形成するコンデンサ上部電極９が形成されている。
これらの上全面に層間絶縁膜１０が形成され、ソース電極１１、１３、ドレイン電極１２、１４が形成されている。ソース電極１１、１３とドレイン電極１２、１４は、層間絶縁膜１０とゲート絶縁膜６に形成されたコンタクトホールを介して低抵抗領域３ｃ、４ｃにそれぞれ接続されている。
図中、２１が例えば走査線ドライバ内のｐ−チャネル薄膜トランジスタ部、２２が表示面のｎ−チャネル薄膜トランジスタ部、及び２３が補助容量部を各々構成し得る。
そして緑、青、赤の３色のカラーフィルタ１５がそれぞれに形成され、その上に透明電極１６が形成されていて、透明電極１６は、カラーフィルタ１５に形成されたコンタクトホールを介してソース電極１３に接続されている。
図２に、ｎ−チャネル薄膜トランジスタ部２２の半導体層４とゲート電極８とその間に設けられた絶縁膜６の様子を表す模式図を示す。
図示するように、この半導体層４は、中央部にノンドープのチャネル領域４ａ、チャネル領域４ａに隣接してリン（Ｐ）が低濃度にドーピングされた例えばその幅ｗ１が０．８μｍを有するＬＤＤ領域４ｂ、さらにＬＤＤ領域４ｂに隣接してＰが高濃度にドーピングされた低抵抗領域４ｃを有する。半導体層４上に設けられた絶縁膜６は段差を有し、チャネル領域４ａ上ではその厚さｔ１が０．１４μｍ、ＬＤＤ領域４ｂ上ではその厚さｔ２が０．１２μｍ、及び低抵抗領域４ｃ上ではその厚さｔ３が０．０５μｍと、各々厚さが異なる。
本発明の薄膜トランジスタ基板は、エッチングの制御によってＬＤＤ部とその外周の低抵抗領域とでゲート絶縁膜の膜厚にこのような段差を設けることにより、半導体層に注入される不純物イオン量に差をつけることが可能となり、各々の領域のキャリア濃度を制御することができる。これにより、ゲート電極を加工する過程で、イオン注入を行わないため、ゲート電極を容易にテーパー加工することができ、ＬＤＤ長の制御性も良く、高い歩留りとデバイス信頼性を得ることができる。
ＬＤＤ領域４ｂと低抵抗領域４ｃとの段差は、３０ｎｍないし１００ｎｍであることが好ましい。３０ｎｍ未満であると、ＬＤＤ領域４ｂと低抵抗領域４ｃとでイオン濃度差の制御が難しく、１００ｎｍを超えるとゲート絶縁膜の膜厚が厚くなり、良好な素子特性が得難くなるためある。
ゲート電極をエッチングにより細く再加工する幅は、その加工精度、加工時間等を考慮し、０．１μｍないし１．０μｍであることが好ましい。
そして、セルのギャップを制御するためのスペーサー１７が設けられている。
図３ないし図１４に、この薄膜トランジスタ基板の製造方法の第１の例を説明するための図を示す。
まず、図３に示す様に、外形寸法５５０ｍｍ×６５０ｍｍ、厚さ０．７ｍｍのガラス基板１の一主面上にアンダーコート膜２ａ，２ｂとしてＳｉＮｘ 及びＳｉＯ２ を、そして非晶質シリコン（ａ−Ｓｉ）層１８の３層をプラズマＣＶＤ法により４００℃で連続成膜する。それぞれ、ＳｉＮｘ を０．０２μｍ、ＳｉＯ２ を０．１μｍ、ａ−Ｓｉ膜を０．０５μｍの厚さに成膜する。
次に、ａ−Ｓｉ膜に水素が多量に混入している場合例えば水素濃度が約１原子％を超える場合には、この水素を抜くために５００℃でのアニールを行う。この脱水素を行うことで、次工程の結晶化工程であるエキシマレーザアニール（ＥＬＡ）による多結晶化の際に水素によるアブレーションを防ぐことができる。ＣＶＤの成膜条件によっては、アニール無しでａ−Ｓｉ膜中の水素の含有量が少ない膜を得ることが可能で、また、水素濃度が約１原子％以下の場合にはアニール工程を省くことが出来る。
そして、このａ−Ｓｉ膜に波長３０８ｎｍのＸｅＣｌエキシマレーザを照射して多結晶化し、多結晶シリコン（ポリシリコン）膜とする。ＸｅＣｌエキシマレーザは光学系により線状ビームとし、この線状ビームを走査することにより大面積ａ−Ｓｉを多結晶化することができる。
次に、図４に示す様に、このポリシリコン膜をフォトリソグラフィによって島状にエッチング加工し、半導体層３、４とする。この際、ポリシリコン膜のエッチングにはテーパーエッチングができるように、酸素ラジカルによってレジストを後退させながらエッチングを行うことができる。
そして、ポリシリコン膜の導電性をほぼ真性に調整するために、全面にＢの低濃度ドーピングを行う。ドーズ量５×１０１１／ｃｍ２、加速電圧１０ｋＶ程度が適当である。このイオン注入法はプラズマを立てることにより発生したイオンを加速電極により加速させてドーピングを行うものであり、マグネットにより質量を分離して所望のイオンだけを打ち込む方式が望ましい。
質量分離せずに、水素などの不純物が同時に打ち込まれる方式を用いることも出来る。
次に、図５に示す様に、半導体層３、４を覆うように気相成長法の一つとして、例えばプラズマＣＶＤ法により酸化シリコンＳｉＯ２を０．１４μｍの厚さに成膜し、ゲート絶縁膜６とする。成膜ガスとしては少なくともＳｉとＯを含むものが用いられ、ここでは、例えばテトラエトキシシラン及びＯ２の混合ガスを用いることができる。成膜ガスとしては、この他に、例えばＳｉＨ４とＮ２ＯやＳｉ２Ｈ６とＮ２Ｏの組み合わせを用いることができ、また低圧にすることでＳｉＨ４とＯ２の組み合わせも用いることができる。
そして、スパッタリング法によりＭｏＷ合金を０．３μｍの厚さに成膜して導電膜３３を形成した後、例えば真空装置内でフォトリソグラフィによりエッチング加工して、図６に示すように、まずゲート電極７を形成する。このときには、ｎ−チャネル薄膜トランジスタを形成する部分、コンデンサを形成する領域はフォトレジストで覆って保護しておくことができる。このエッチング加工にはＳＦ６やＣＦ４などのフッ素系ガスを用いるが、テーパーエッチングができるように酸素ラジカルによってレジストを後退させながらエッチングを行うことができる。連続して酸素プラズマによるアッシングを行い電極上のフォトレジストを除去する。その後、Ｂの高濃度ドーピングを行い、低抵抗領域３ｃを得る。
その後、例えば真空装置内でフォトリソグラフィとエッチングによりゲート電極８、コンデンサ上部電極９を形成する。このとき、図７に示すように、ゲート電極７とその周辺のｐ−チャネル薄膜トランジスタを形成する領域をフォトレジスト１９で覆って保護しておくことができる。
ここで、図８ないし図１１に、ｐ−チャネル薄膜トランジスタ部２１、表示面のｎ−チャネル薄膜トランジスタ部２２を形成する様子をより詳細に説明するための図を示す。
この図では、半導体層３，４、ゲート絶縁膜６，及びゲート電極７以外の部分は省略してある。
図８に示すように、この電極７をマスクとしてＢの高濃度ドーピングを行い、低抵抗領域３ｃを形成する。ドーピングにはイオンドーピング法を用いることができる。このときのイオン種としては、Ｂ２＋、Ｂ２Ｈ＋ 、Ｂ２Ｈ２ ＋、Ｂ２Ｈ３ ＋、Ｂ２Ｈ４ ＋、Ｂ２Ｈ５ ＋、Ｂ２Ｈ６ ＋というように、Ｂ原子２個、または、そこにＨが結合した１価イオンが主体的であるように調整し、例えばＢのドーズ量１×１０１５／ｃｍ２ 、加速電圧を７０ｋＶ程度とすることができる。
この例では、フォトレジストを除去してからドーピングを行ったが、薄膜トランジスタの性能的にはＭｏＷ膜上にフォトレジストを残しておいてもかまわない。ＭｏＷ膜上にフォトレジストを残すことで、ＭｏＷ膜を突き抜けてのＢやＨのドーピング、イオンダメージを防ぐことができる。しかし、フォトレジストを残してのイオンドーピングでは、イオンドーピングによるフォトレジストの硬化が問題とならないように、フォトレジストの温度上昇を１２０℃程度に止めるため、注入イオン電流を抑えることが望ましい。また、この場合、イオンドーピング後にアッシング工程を追加する必要がある。フォトレジスト無しでイオンダメージを防ぐには、ゲート電極７の膜厚が重要となる。ＭｏＷ合金の場合、膜厚が０．２μｍ以上であることが望ましい。ＭｏやＷ、Ｔａでもほぼ同様である。Ａｌを主体とした電極の場合は、イオン注入のブロック能力が低いため、フォトレジストを残すことが望ましい。
次に、例えば真空装置内でフォトリソグラフィによりｎ−チャネル薄膜トランジスタのゲート電極８のパターンにフォトレジスト１９’を形成する。このとき、図７及び図９に示すように、ｐ−チャネル薄膜トランジスタ２１を形成する領域をフォトレジスト１９で覆って保護しておく。
そして、反応性イオンエッチング（ＲＩＥ）などを用いて、このフォトレジストパターン１９’をマスクに、ＳＦ６やＣＦ４などのフッ素系ガスを用いて、ｎ−チャネル薄膜トランジスタ２２のゲート電極８をエッチングする。次に連続して、酸素ガスを主成分とするプラズマ雰囲気中で、例えば真空装置内でライトアッシングし、ｎ−チャネル薄膜トランジスタ２２のゲート電極８上のフォトレジスト１９’パターンを細くする。この場合、ライトアッシングとは、例えば酸素ガスを主成分とするガスのプラズマ雰囲気中に基板を曝すことによって行われる。
さらに連続して、この細くなったフォトレジストパターン１９’をマスクに、ＳＦ６やＣＦ４などのフッ素系ガスを用いて、ｎ−チャネル薄膜トランジスタ２２のゲート電極８を例えば真空装置内で再度エッチングする。これによって、ｎ−チャネル薄膜トランジスタ２２のゲート電極８が細く再加工される。
２回目のエッチングは、ゲート電極８のエッチング条件として、ゲート酸化膜６も削れるようなエッチング条件を用いる。具体的には、ゲート電極８がＭｏＷ合金のとき、ＳＦ６ やＣＦ４などのフッ素系ガスであればバイアスパワーによるイオンエネルギーを制御することで、シリコン酸化膜６をＭｏＷ合金の１／６程度の速度で削ることができる。
低抵抗領域４Ｃについては、最初のエッチング時にシリコン酸化膜が露出しているので、２回目のエッチングでＭｏＷ合金０．３μｍをエッチングしている間に、シリコン酸化膜６を０．０５μｍ削ることになる。オーバーエッチングでの削れ量を０．０２μｍとすると、酸化シリコン膜６の初期膜厚０．１４μｍがＬＤＤ領域４ｂ上では０．１４−０．０２＝０．１２μｍに、低抵抗領域４Ｃ上では０．１４−０．０２−０．０５−０．０２＝０．０５μｍの残膜厚となる。
第１のエッチング工程時に露出する部分の絶縁膜の厚さとの差が３０ｎｍ以上１００ｎｍ以下であって、かつ、第２のイオン注入工程と第１のイオン注入工程とのエネルギー差が２５ｋｅＶ以上５５ｋｅＶ以下であることが好ましい。
なお、ここでのエッチングは、最初のエッチングの段階ではｎ−チャネル薄膜トランジスタのゲート電極はテーパー形成せず、パターン変換差を小さく抑えるために、むしろ垂直気味に仕上げる方が望ましい。２回目のエッチングは、テーパーエッチングができるように、酸素ラジカル等によってレジストを後退させながらエッチングを行うことができる。このため、エッチングガス中にＯ２ ガスを混入させることができる。
例えば導電膜の第１のエッチング工程と第２のエッチング工程は、フッ素ガスまたは塩素ガスの少なくとも１つを含んだエッチングガスのプラズマ雰囲気中に基板を曝すことによって行なうことができる。このときのエッチングガス中の酸素ガスの分圧は、第１のエッチング工程よりも第２のエッチング工程の方を高くすることができる。
レジスト１９を残した状態で、Ｐの高濃度ドーピングを行い、低抵抗領域４ｃを形成する。ドーピングにはイオンドーピング法を用いる。このときのイオン種としては、Ｐ＋ 、ＰＨ＋ 、ＰＨ２ ＋、ＰＨ３ ＋というように、Ｐ原子１個、または、そこにＨが結合した１価イオンが主体的であるように調整し、Ｐのドーズ量１×１０１５／ｃｍ２ 、加速電圧３５ｋＶ程度とするのが適当である。この低加速電圧なら酸化シリコン残膜厚の厚いＬＤＤ部４ｂには、ほとんどＰがドーピングされない。
次に、Ｐの低濃度ドーピングを行い、ＬＤＤ領域４ｂを形成する。ドーピングにはイオンドーピング法を用いる。この時のイオン種としては、Ｐ＋、ＰＨ＋、ＰＨ２ ＋、ＰＨ３ ＋というように、Ｐ原子１個、または、そこにＨが結合した１価イオンが主体的であるように調整し、Ｐのドーズ量２×１０１３／ｃｍ２ 、加速電圧８０ｋＶ程度とするのが適当である。今度は高加速電圧なので、酸化シリコン残膜厚の厚いＬＤＤ部４ｂにもＰがドーピングされ、ＬＤＤが形成される。その一方で、酸化シリコン残膜厚の薄い低抵抗領域４ＣにもＰがドーピングされるが、ドーズ量が少ないために、半導体ポリシリコン膜の結晶を破壊するなどの悪影響は心配する必要は無い。
最後に、図１２に示すように、酸素プラズマによるフルアッシングを行いゲート電極上のフォトレジストを完全に除去する。
ＬＤＤ領域の幅（ＬＤＤ長）は、ゲート電極を細くした幅によって決まり、ライトアッシングとエッチングの条件設定で制御できる。ＬＤＤ長は０．２〜１．０μｍが適当である。フォトマスクによるパターニングでＬＤＤを形成する場合には、合わせずれを考慮するとＬＤＤ長が１．５〜２μｍ程度と大きくかつ、ばらつきが激しくなってしまうが、本方式では、１．０μｍ以下のＬＤＤ領域をばらつきなく容易に形成することができる。
なお、この例では、フォトレジストを残してＰのドーピングを行ったが、２回目のエッチングに連続してフルアッシングを行い、フォトレジストを完全に除去してしまうことも可能である。この場合、２回のＰドーピングはｐ−チャネル薄膜トランジスタを形成する領域にもドーピングされるが、Ｐの高濃度ドーピングは低加速電圧であるために、酸化シリコン残膜厚の厚い低抵抗領域３Ｃには影響が無く、Ｐの低濃度ドーピングは高加速電圧であるものの、ドーピング量が少ないために低抵抗領域３Ｃの抵抗に大きく影響することは無い。
また、Ｐの高濃度ドーピングと低濃度ドーピングは、工程の順序を入れ替えてもなんら問題は無い。
以上のように、本発明に係る薄膜トランジスタ基板の製造方法の第１の例では、エッチングに連続してライトアッシングを行い、電極上のフォトレジストパターンを細くし、さらに連続して、この細くなったフォトレジストパターンをマスクに、電極を再度エッチングする。これによって、電極が細く再加工される。これと同時に、低抵抗領域４ｃとＬＤＤ領域４ｂ上のゲート絶縁膜（酸化シリコン）６では、エッチング→ライトアッシング→エッチングといった一連の処理によって、ゲート絶縁膜６の膜厚が異なる状態になっており、ＬＤＤ領域４ｂに比べて低抵抗領域４ｃの方が薄くなっている。
レジストを残した状態で、Ｐの高濃度ドーピングを低加速電圧で行い、低抵抗領域４ｃを形成し、次に、Ｐの低濃度ドーピングを高加速電圧で行い、ＬＤＤ領域４ｂを形成することにより、第１の発明に係る薄膜トランジスタ基板の第１の例では、ゲート絶縁膜６の膜厚差を利用して、ＬＤＤ領域４ｂと低抵抗領域４ｃへのイオン注入量を制御することができる。
次に、ドーピングしたイオンを活性化させるために窒素雰囲気中で５００℃、１０分〜１時間のアニールを行う。または他の方法としてホットプレートによる直接加熱、ＥＬＡや赤外線ランプを用いた光アニールによる活性化を行うことも可能である。これらは基板の温度上昇をより短時間とすることが可能なため、低コストのガラスを用いることができる。
次に、半導体層３、４中に存在するダングリングボンドを終端するために水素のプラズマ中に基板をさらす、いわゆる水素化を行う。この水素化は次の工程の層間絶縁膜１０を成膜するプラズマＣＶＤ装置中にて行えば、水素化した後、大気に触れることなく連続して層間絶縁膜１０を成膜することが可能となる。次に上述したプラズマＣＶＤ装置により、水素化と連続して基板全面に層間絶縁膜１０を成膜する。この例では、まず窒化シリコン層１０ａを０．４２μｍ、次いで酸化シリコン層１０ｂを０．３５μｍ成膜する。これらの膜厚は、窒化シリコンの屈折率を１．８８、酸化シリコンを１．４７とした場合に、最も高い光学透過率が得られる設定である。窒化シリコン層１０ａは薄膜トランジスタのゲート絶縁膜６を外部の不純物汚染から保護するとともに、水素化で半導体層３、４中に導入した水素が抜けないようにブロックする役割をもっている。したがって、窒化シリコン層の膜厚は電極７、８、９の膜厚より厚いことが望ましく、この例では０．３μｍ以上が必要となり、その条件下で高い透過率が得られる膜厚は０．４２μｍとなる。酸化シリコンの膜厚は０．１７μｍも良好である。
そして、低抵抗領域３ｃ、４ｃの一部領域上のゲート絶縁膜６と層間絶縁膜１０とをフォトリソグラフィによってエッチング除去しコンタクトホールを形成する。
そして、スパッタリング法によってＭｏ（０．０５μｍ）／Ａｌ（０．５μｍ）／Ｍｏ（０．０５μｍ）の積層膜を成膜する。このとき電極最下層のＭｏはコンタクトホールを介して低抵抗領域３ｃ、４ｃに接続されている。電極材料としてはＭｏの代わりにＴｉを用いることも可能である。そしてフォトリソグラフィによってパターニングし、図１３に示すように、ソース電極１１、１３、ドレイン電極１２、１４を形成する。
その後、感光性のカラーフィルタ１５を、緑、青、赤の３色、フォトリソグラフィによって所望の画素に形成し、補助容量領域にコンタクトホールを形成する。
そして透明電極１６としてＩＴＯを形成する。カラーフィルタ１５に形成されたコンタクトホールを介してソース電極１３に接続される。最後に、セルギャップを制御するスペーサー１７を有機絶縁膜でパターニング形成し、図１に示すような所望の薄膜トランジスタアレイが得られる。
次に、本発明に係る薄膜トランジスタの製造方法の第２の例について、図１５ないし図１９を用いて説明する。
上記図２ないし図６に示す工程と同様にして、透明ガラス基板１上に、島状に加工されたポリシリコン（ポリシリコン）からなる半導体層３、４、ゲート絶縁膜６を形成する。
ここで、図１６ないし図１９は、ｐ−チャネル薄膜トランジスタ部２１、表示面のｎ−チャネル薄膜トランジスタ部２２を形成する様子をより詳細に説明するための図である。
この図では、半導体層３，４、ゲート絶縁膜６，及びゲート電極７以外の部分は省略してある。
ゲート絶縁膜６上にスパッタリング法によりＭｏＷ合金を０．３μｍの厚さに成膜し、フォトリソグラフィによりエッチング加工して、図１６に示すように、ｐ−チャネル薄膜トランジスタ部２１のゲート電極７を形成する。このときには、ｎ−チャネル薄膜トランジスタ部２２を形成する部分はフォトレジスト１９で覆って保護しておくことができる。このエッチング加工にはＳＦ６ やＣＦ４などのフッ素系ガスを用いるが、テーパーエッチングができるように酸素ラジカルによってレジストを後退させながらエッチングを行うことができる。連続して酸素プラズマによるアッシングを行いゲート電極７上のフォトレジストを除去する。
次に、ゲート電極７をマスクとして、図８に示す工程と同様にしてＢの高濃度ドーピングを行い、低抵抗領域３ｃを形成する。ドーピングにはイオンドーピング法を用いる。このときのイオン種としては、Ｂ２＋、Ｂ２Ｈ＋ 、Ｂ２Ｈ２ ＋、Ｂ２Ｈ３ ＋、Ｂ２Ｈ４ ＋、Ｂ２Ｈ５ ＋、Ｂ２Ｈ６ ＋というように、Ｂ原子２個、または、そこにＨが結合した１価イオンが主体的であるように調整し、例えばＢのドーズ量１×１０１５／ｃｍ２ 、加速電圧を７０ｋＶ程度とすることができる。
この例では、フォトレジストを除去してからドーピングを行ったが、先の実施例で説明したようにＭｏＷ膜上にフォトレジストを残しておくこともできる。
次に、図１５及び図１７に示すように、ゲート電極８、コンデンサ上部電極９のパターンにフォトレジスト１９’を形成する。エッチングによりｎ−チャネル薄膜トランジスタのゲート電極８及びコンデンサ上部電極９を形成する。このとき、ｐ−チャネル薄膜トランジスタを形成する領域をフォトレジスト１９で覆って保護しておく。エッチング後にフォトレジストをアッシングせずに残しておく。
この段階ではｎ−チャネル薄膜トランジスタのゲート電極はテーパー形成する必要はない。パターン変換差を小さく抑えるためにも、むしろ垂直気味に仕上げる方が望ましい。
レジストを残した状態で、ゲート電極８及びコンデンサ上部電極９をマスクにしてＰの高濃度ドーピングを行い、低抵抗領域４ｃを形成する。ドーピングにはイオンドーピング法を用いる。
このときのイオン種としては、Ｐ＋ 、ＰＨ＋ 、ＰＨ２ ＋、ＰＨ３ ＋というように、Ｐ原子１個、または、そこにＨが結合した１価イオンが主体的であるように調整し、Ｐのドーズ量１×１０１５／ｃｍ２ 、加速電圧７０ｋＶ程度とするのが適当である。
次に、ＲＩＥなどを用いて、図１８に示すように、酸素ガスを主成分とするプラズマ雰囲気中でライトアッシングし、ｎ−チャネル薄膜トランジスタのゲート電極８及びコンデンサ上部電極９のフォトレジストパターン１９’を細くする。これに連続して、この細くなったフォトレジストパターン１９’をマスクに、ＳＦ６やＣＦ４などのフッ素系ガスを用いて、ｎ−チャネル薄膜トランジスタのゲート電極８及びコンデンサ上部電極９を再度エッチングする。これによって、ｎ−チャネル薄膜トランジスタのゲート電極８及びコンデンサ上部電極９が細く再加工される。
なお、ここでのエッチングは、テーパーエッチングができるように酸素ラジカルによってレジストを後退させながらエッチングを行う。このため、エッチングガス中にＯ２ガスを混入させる。
エッチング前のライトアッシングは、フォトレジストパターン１９’を細くするとともに、前工程のイオンドーピング（Ｐの高濃度ドーピング）で硬化したフォトレジストの表面変質層を取り除く役割があり、この変質層除去を行わないと、エッチング工程でテーパーを形成することが困難になる。このような理由から、ライトアッシングはイオンドーピング前ではなく、イオンドーピング後に行うことが望ましい。
ゲート電極のエッチング時には、エッチングを延長する要領で、ＬＤＤ部のゲート絶縁膜（酸化シリコン）を膜厚方向に０．０３μｍ程度削り込む。こうすることで、例えば図２のｔ１に相当する酸化シリコンの初期膜厚０．１２μｍが、図２のｔ２に相当するＬＤＤ部では０．１μｍよりも薄い０．０９μｍの残膜厚となり、次工程のＬＤＤ部４ｂのイオンドーピングを効率良く、注入イオン量のばらつきを少なく実施することができる。同時に、低抵抗領域部４ｃについては、さらに酸化シリコン膜厚を削り込み、図２のｔ３に相当する部分の膜厚は０．０５μｍとなる。ＬＤＤ部４ｂのイオンドーピング時に低抵抗領域部４ｃに、さらに効率よくイオンが注入され、より低抵抗の配線を形成することができる。
エッチングに連続して酸素プラズマによるフルアッシングを行いゲート電極上のフォトレジストを完全に除去する。
そして、これらの電極７、８、９をマスクとしてＰの低濃度ドーピングを行い、ＬＤＤ領域４ｂを形成する。ドーピングにはイオンドーピング法を用いる。このときのイオン種としては、Ｐ＋ 、ＰＨ＋ 、ＰＨ２ ＋、ＰＨ３ ＋というように、Ｐ原子１個、または、そこにＨが結合した１価イオンが主体的であるように調整し、Ｐのドーズ量２×１０１３／ｃｍ２、加速電圧８０ｋＶ程度とするのが適当である。
ＬＤＤ部の酸化シリコン残膜厚０．０９μｍの場合、Ｐのドーズ量全体のうち、４０％程度がポリシリコン膜中に注入される。
ＬＤＤ領域の幅（ＬＤＤ長）は、ゲート電極を細くした幅によって決まり、ライトアッシングとエッチングの条件設定で制御できる。ＬＤＤ長は０．２〜１．０μｍが適当である。フォトマスクによるパターニングでＬＤＤを形成する場合には、合わせずれを考慮するとＬＤＤ長が１．５〜２μｍ程度と大きく、かつ、ばらつきが激しくなってしまうが、本方式でも先の実施例と同様に、１．０μｍ以下のＬＤＤ領域を容易に形成することができる。
本発明の薄膜トランジスタ基板の製造方法の第２の例によれば、フォトリソグラフィとエッチングによりゲート電極８、コンデンサ上部電極９を形成し、エッチング後にフォトレジストをアッシングせずに残した状態で、ゲート電極８、コンデンサ上部電極９をマスクとしてＰの高濃度ドーピングを行い、低抵抗領域４ｃを形成する。さらに、基板をＲＩＥなどを用いて、酸素ガスを主成分とするエッチングガスのプラズマ雰囲気中に曝し、電極８、９上のフォトレジストパターンを細くし、さらにこの細くなったフォトレジストパターンをマスクに、ＳＦ６ やＣＦ４などのフッ素系ガスを用いて、酸素ラジカルによってレジストを後退させながら、ゲート電極８、コンデンサ上部電極９を再度エッチングする。このエッチング加工もテーパーエッチングができるようにエッチングを行う。これによって、ゲート電極８、コンデンサ上部電極９が細く再加工される。
そして、これらの電極７、８、９をマスクとしてＰの低濃度ドーピングを行い、ＬＤＤ領域４ｂを形成する。本発明に係る薄膜トランジスタ基板の第２の例では、ゲート絶縁膜６の膜厚差を利用して、ＬＤＤ領域４ｂと低抵抗領域４ｃへのイオン注入量を制御することができる。
この例もまた、薄膜トランジスタ基板の製造方法の第１の例と同様に、フォトレジストを除去してからドーピングを行ったが、薄膜トランジスタの性能的にはＭｏＷ膜上にフォトレジストを残しておくことができる。フォトレジスト無しでイオンダメージを防ぐには、ゲート電極の膜厚が重要となる。ＭｏＷ合金の場合、０．２μｍ以上の膜厚が必要である。ＭｏやＷ、Ｔａでもほぼ同様である。Ａｌを主体とした電極の場合は、イオン注入のブロック能力が低いため、フォトレジストを残すことが望ましい。
次に、ドーピングしたイオンを活性化させるために窒素雰囲気中で５００℃、１０分〜１時間のアニールを行う。または他の方法としてホットプレートによる直接加熱、ＥＬＡや赤外線ランプを用いた光アニールによる活性化を行うことも可能である。これらは基板の温度上昇をより短時間とすることが可能なため、低コストのガラスを用いることができる。
次に、半導体層３、４中に存在するダングリングボンドを終端するために水素のプラズマ中に基板をさらす、いわゆる水素化を行う。この水素化は次の工程の層間絶縁膜１０を成膜するプラズマＣＶＤ装置中にて行えば、水素化した後、大気に触れることなく連続して層間絶縁膜１０を成膜することが可能となる。次に上述したプラズマＣＶＤ装置により、水素化と連続して基板全面に層間絶縁膜１０を成膜する。この例では、まず窒化シリコンを０．４２μｍ、次いで酸化シリコンを０．３５μｍ成膜する。これらの膜厚は、窒化シリコンの屈折率を１．８８、酸化シリコンを１．４７とした場合に、最も高い光学透過率が得られる設定である。窒化シリコンは薄膜トランジスタのゲート絶縁膜６を外部の不純物汚染から保護するとともに、水素化で半導体層３、４中に導入した水素が抜けないようにブロックする役割をもっている。したがって、窒化シリコンの膜厚は電極７、８、９の膜厚より厚いことが望ましく、この例では０．３μｍ以上が必要となり、その条件下で高い透過率が得られる膜厚は０．４２μｍとなる。酸化シリコンの膜厚は０．１７μｍも良好である。
そして、低抵抗領域３ｃ、４ｃの一部領域上のゲート絶縁膜６と層間絶縁膜１０とをフォトリソグラフィによってエッチング除去しコンタクトホールを形成する。
そして、スパッタリング法によってＭｏ（０．０５μｍ）／Ａｌ（０．５μｍ）／Ｍｏ（０．０５μｍ）の積層膜を成膜する。このとき電極最下層のＭｏはコンタクトホールを介して低抵抗領域３ｃ、４ｃに接続されている。電極材料としてはＭｏの代わりにＴｉを用いることも可能である。そしてフォトリソグラフィによってパターニングしソース電極１１、１３、ドレイン電極１２、１４を形成する。
その後、感光性のカラーフィルタ１５を、緑、青、赤の３色、フォトリソグラフィによって所望の画素に形成し、補助容量領域にコンタクトホールを形成する。
そして透明電極１６としてＩＴＯを形成する。カラーフィルタに形成されたコンタクトホールを介してソース電極１３に接続される。最後に、セルギャップを制御するスペーサー１７を有機絶縁膜でパターニング形成し、所望の薄膜トランジスタアレイが得られる。
また、上記薄膜トランジスタ基板の応用例として、例えばそのゲート配線をｐ−チャネル薄膜トランジスタのゲート電極と一体で形成することができる。
図２０ないし図２３に、本発明に好適に使用されるゲート電極及びゲート配線の製造例を説明するための図に示す。
まず、図２０に示すように、薄膜トランジスタのチャネル及びソース・ドレインとなる半導体層３及び図示しない半導体層４を形成する。
この半導体層３，４を覆うように、ゲート絶縁膜を全面に形成し、その後、ゲート絶縁膜上にスパッタリング法により金属膜を成膜し、図２１に示すように、フォトリソグラフィで、ｐ−チャネル薄膜トランジスタのゲート電極パターン７を形成する。この段階で、ｐ−チャネル薄膜トランジスタを作らない画素表示領域においても、ゲート配線３１及び図示しないゲート配線３２を形成してしまう。ｎ−チャネル薄膜トランジスタとなる部分については、パターンを形成せずに残しておく。
次に、ｎ−チャネル薄膜トランジスタとなる部分のゲート電極を形成する。前述のように、ｎ−チャネル薄膜トランジスタとなる部分のゲート電極は、２回のエッチング加工によって、ＬＤＤを自己整合的に形成することができる。図２２では、ｎ−チャネル薄膜トランジスタのゲート電極８は、２個の薄膜トランジスタが直列に繋がったダブルゲート構造としている。
既に、ｐ−チャネル薄膜トランジスタのフォトリソグラフィ時にパターン形成しているゲート配線３２については、ｎ−チャネル薄膜トランジスタのフォトリソグラフィでは、フォトレジスト１９を広い領域で残して保護しておく。
最終的に、ゲート配線３２およびｎチャネルのダブルゲート薄膜トランジスタのゲート電極８は、図２３のように仕上がる。
このとき、ＭｏＷ等の導電膜に２回のエッチング工程を処理する場所は、画素のスイッチング薄膜トランジスタとＣＭＯＳ回路のｎ−チャネル薄膜トランジスタ部分など、ｎ−チャネル薄膜トランジスタとしてＬＤＤ領域を形成しなければならない部分だけに限定することができる。
ｎ−チャネル薄膜トランジスタのＭｏＷ膜加工時には、ｐ−チャネル薄膜トランジスタの加工時に形成したゲート配線を、広くフォトレジストで覆っておく。通常、ゲート配線の太さは３〜７μｍ、典型的には５μｍ程度であるが、これをｎ−チャネル薄膜トランジスタのＭｏＷ膜加工時に１０μｍ以上の太さのフォトレジストで覆っておくと、加工途中でのフォトレジスト消失が起こりにくく、ゲート配線の断線を防ぐことができる。
ゲート配線部はｐ−チャネル薄膜トランジスタの加工時にパターン形成され、ｎ−チャネル薄膜トランジスタのゲート電極がゲート配線から突き出た形に作られているため、仮にｎ−チャネル薄膜トランジスタのゲート電極がエッチング加工時に消失したとしても、ゲート配線の断線という致命欠陥には至らない。
また、左図のように、ｎ−チャネル薄膜トランジスタもダブルゲート構造とすることで、仮に、一方のゲート電極がエッチング加工時に消失したとしても、シングルゲート薄膜トランジスタとなるに止まり、制御不能となることは無く、表示不良の発生を防止できる。
このようなマスクパターンを用いることで、ｎ−チャネル薄膜トランジスタのＬＤＤを自己整合で形成する時の大きな課題であるゲート配線、ゲート電極の消失による歩留り低下を防ぐことができる。
本発明に係る薄膜トランジスタ基板の一例の断面構造を表す模式図 図１の一部を表す模式図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタ基板の製造方法の第１の例を説明するための図 本発明に係る薄膜トランジスタの製造方法の第２の例を説明するための図 本発明に係る薄膜トランジスタの製造方法の第２の例を説明するための図 本発明に係る薄膜トランジスタの製造方法の第２の例を説明するための図 本発明に係る薄膜トランジスタの製造方法の第２の例を説明するための図 本発明に係る薄膜トランジスタの製造方法の第２の例を説明するための図 本発明に好適に使用されるゲート電極及びゲート配線の製造例を説明するための図 本発明に好適に使用されるゲート電極及びゲート配線の製造例を説明するための図 本発明に好適に使用されるゲート電極及びゲート配線の製造例を説明するための図 本発明に好適に使用されるゲート電極及びゲート配線の製造例を説明するための図
符号の説明
１…絶縁性基板、３，４…半導体層、６…絶縁膜、７，８…ゲート電極、１１，１３…ソース電極、１２，１４…ドレイン電極、１５…カラーフィルタ、１６…透明電極、１９，１９’…フォトレジスト、２０…薄膜トランジスタ、３３…導電膜

Claims (26)

  1. 絶縁性基板上に半導体層を島状に加工する工程、
    前記半導体層を覆うように絶縁膜を形成する工程、
    前記絶縁膜を覆うように導電膜を形成する工程、
    前記導電膜上にフォトレジストをパターン形成し、該フォトレジストをマスクとして前記導電膜を加工する第１のエッチング工程、
    前記フォトレジストのパターンを細く再加工する工程、
    再加工された前記フォトレジストのパターンをマスクに前記導電膜を細く再加工するとともに、前記導電膜の第１のエッチング工程時に露出していた部分の絶縁膜を膜厚方向に削り、絶縁膜に段差を作る第２のエッチング工程、
    第２のエッチング加工後の前記フォトレジストと前記導電膜をマスクとして不純物イオンを前記半導体層に注入するイオン注入工程、及び
    前記フォトレジストを除去する工程を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記絶縁膜はシリコン酸化膜からなることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記第１のエッチング工程、前記再加工する工程、及び前記第２のエッチング工程とを、真空装置の同一反応装置内にて連続的に行うことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
  4. 前記フォトレジストを除去する工程を前記イオン注入工程の前に行うことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
  5. 前記第１のエッチング工程と、前記再加工する工程と、前記第２のエッチング工程と、前記フォトレジストを除去する工程とを、真空装置の同一反応装置内にて連続的に行うことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
  6. 前記イオン注入工程は、低エネルギーで高ドーズ量の第１のイオン注入工程と、高エネルギーで低ドーズ量の第２のイオン注入工程とからなることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
  7. 前記半導体層が多結晶半導体層であって、かつ前記第１のエッチング工程時に露出していた部分の絶縁膜の下にある多結晶半導体層に注入されるリンイオン量が５×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下、前記第２のエッチング工程時に露出していた部分の絶縁膜が露出する部分の絶縁膜の下にある多結晶半導体層に注入されるリンイオン量が４×１０１２ｃｍ−２以上２×１０１３ｃｍ−２以下であることを特徴とする請求項６記載の薄膜トランジスタの製造方法。
  8. 前記半導体層が多結晶半導体層であって、かつ前記第１のエッチング工程時に露出する部分の絶縁膜の下にある多結晶シリコン半導体層のシート抵抗値が０．５ｋΩ／ｃｍ２以上８ｋΩ／ｃｍ２以下、第２のエッチング工程時に露出する部分の絶縁膜の下にある多結晶半導体層のシート抵抗値が１０ｋΩ／ｃｍ２以上１００ｋΩ／ｃｍ２以下であることを特徴とする請求項６記載の薄膜トランジスタの製造方法。
  9. 前記半導体層が多結晶半導体層であって、かつ前記第２のエッチング工程時に露出する部分の絶縁膜の厚さに比べて、前記第１のエッチング工程時に露出する部分の絶縁膜の厚さとの差が３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
  10. 前記第２のイオン注入工程と前記第１のイオン注入工程とのエネルギー差が２５ｋｅＶ以上５５ｋｅＶ以下であることを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
  11. 絶縁性基板上に半導体層を島状に加工する工程、
    前記半導体層を覆うようにゲート絶縁膜を形成する工程、
    前記ゲート絶縁膜を覆うように導電膜を形成する工程、
    前記導電膜上にフォトレジストをパターン形成し、該フォトレジストをマスクに前記導電膜を加工する第１のエッチング工程、
    前記導電膜上のフォトレジストを除去する工程、
    加工された前記導電膜をマスクとして不純物イオンを前記半導体層に注入する第１のイオン注入工程、
    前記導電膜上にフォトレジストをパターン形成し、それをマスクに前記導電膜を加工する第２のエッチング工程、
    前記フォトレジストのパターンを細く再加工する工程、
    再加工された前記フォトレジストのパターンをマスクに前記導電膜を細く再加工するとともに、前記導電膜の第２のエッチング工程時に露出していた部分の絶縁膜を深く削り込んで前記ゲート絶縁膜に段差を作る第３のエッチング工程、
    第３のエッチング加工後の前記フォトレジストと前記導電膜をマスクとして不純物イオンを前記半導体層に注入する第２のイオン注入工程、及び
    前記導電膜上のフォトレジストを除去する工程を含むことを特徴とする薄膜トランジスタの製造方法。
  12. 前記フォトレジストを除去する工程を前記第２のイオン注入工程の前に行うことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
  13. 前記再加工工程はライトアッシングであって、酸素ガスを主成分とするガスのプラズマ雰囲気中に基板を曝すことによって行われることを特徴とする請求項１１記載の薄膜トランジスタの製造方法。
  14. 導電膜の第１のエッチング工程と第２のエッチング工程は、フッ素ガスまたは塩素ガスの少なくとも１つを含んだエッチングガスのプラズマ雰囲気中に基板を曝すことによって行われ、このときのエッチングガス中の酸素ガスの分圧が、第１のエッチング工程よりも第２のエッチング工程の方が高いことを特徴とする請求項１１記載の薄膜トランジスタの製造方法。
  15. 絶縁性基板上に半導体層を島状に加工する工程、
    前記半導体層を覆うように絶縁膜を形成する工程、
    前記絶縁膜を覆うように導電膜を形成する工程、
    前記導電膜上にフォトレジストをパターン形成し、該フォトレジストをマスクに前記導電膜を加工する第１のエッチング工程、
    前記フォトレジストのパターンと前記導電膜をマスクとして不純物イオンを前記半導体層に注入する第１のイオン注入工程、
    前記フォトレジストのパターンをエッチングして細く再加工する工程、
    再加工された前記フォトレジストのパターンをマスクに前記導電膜を細く再加工する第２のエッチング工程、
    前記導電膜上のフォトレジストを除去する工程、及び
    細く再加工された前記導電膜をマスクとして前記不純物イオンを前記半導体層に注入する第２のイオン注入工程を含むことを特徴とする薄膜トランジスタの製造方法。
  16. 前記第２のエッチング工程は、再加工された前記フォトレジストのパターンをマスクに前記導電膜を細く再加工するとともに、前記導電膜の第１のエッチング工程時に露出していた部分の絶縁膜を膜厚方向に削って、絶縁膜に段差を作ることを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
  17. 絶縁性基板上に半導体層を島状に加工する工程、
    前記半導体層を覆うように絶縁膜を形成する工程、
    前記絶縁膜を覆うように導電膜を形成する工程、
    前記導電膜上にフォトレジストをパターン形成し、該フォトレジストをマスクに前記導電膜を加工する第１のエッチング工程、
    前記フォトレジストのパターンと前記導電膜をマスクとして不純物イオンを前記半導体層に注入する第１のイオン注入工程、
    前記フォトレジストのパターンをエッチングして細く再加工する工程、
    再加工された前記フォトレジストのパターンをマスクに前記導電膜を細く再加工するとともに、前記導電膜の第１のエッチング工程時に露出していた部分の絶縁膜を膜厚方向に削って、絶縁膜に段差を作る第２のエッチング工程、
    細く再加工された前記導電膜と前記導電膜上のフォトレジストをマスクとして不純物イオンを前記半導体層に注入する第２のイオン注入工程、及び
    第２のイオン注入工程後に前記導電膜上のフォトレジストを除去する工程を含むことを特徴とする薄膜トランジスタの製造方法。
  18. 前記半導体層は、シリコンを主成分とした多結晶半導体層であって、
    前記絶縁膜は、シリコン酸化膜を主成分とするゲート絶縁膜であることを特徴とする請求項１５ないし１７のいずれか１項に記載の薄膜トランジスタの製造方法。
  19. 前記導電膜を再加工する幅が、０．１μｍ以上、１．０μｍ以下であることを特徴とする請求項１５ないし１７のいずれか１項に記載の薄膜トランジスタの製造方法。
  20. 絶縁性基板、
    該絶縁性基板上に島状に分離形成されてチャネルを形成するシリコンを主成分とする半導体層、
    前記半導体層を覆うように形成されたシリコン酸化膜を主成分とするゲート絶縁膜、
    前記ゲート絶縁膜上に形成されたゲート電極、ソース・ドレイン電極を有し、
    前記半導体層は、前記ゲート電極の外側の領域に低濃度の不純物イオンを注入して形成されたＬＤＤ領域を有し、該ＬＤＤ領域の外側に高濃度の不純物イオンを注入して低抵抗化したソース・ドレイン領域が形成された薄膜トランジスタにおいて、
    前記ゲート電極下のチャネル領域におけるゲート絶縁膜の膜厚に比べて、前記ＬＤＤ領域上のゲート絶縁膜の膜厚が薄く、かつ、該ＬＤＤ領域上のゲート絶縁膜の膜厚よりも前記ソース・ドレイン電極下のゲート絶縁膜厚が薄くなっていることを特徴とする薄膜トランジスタ基板。
  21. 前記ＬＤＤ領域の幅が、０．１μｍ以上、１．０μｍ以下であることを特徴とする請求２０項に記載の薄膜トランジスタ。
  22. 前記半導体層が多結晶シリコンであって、かつ前記ソース・ドレイン領域の半導体層のシート抵抗値が０．５ｋΩ／ｃｍ２以上８ｋΩ／ｃｍ２以下、前記ＬＤＤ領域の半導体層のシート抵抗値が１０ｋΩ／ｃｍ２以上１００ｋΩ／ｃｍ２以下であることを特徴とする請求項２０に記載の薄膜トランジスタ。
  23. 絶縁性基板上にシリコンを主成分とする半導体層を島状に加工する工程、
    前記半導体層を覆うようにシリコン酸化膜を主成分とするゲート絶縁膜を形成する工程、
    前記ゲート絶縁膜を覆うように導電膜を形成する工程、
    前記導電膜上にフォトレジストを第１のパターンで形成し、該フォトレジストをマスクに前記導電膜を加工する第１のエッチング工程、
    前記第１のパターンのフォトレジストを除去する工程、
    前記導電膜をマスクとしてIII族の不純物イオンを前記半導体層に注入する第１のイオン注入工程、
    前記導電膜上にフォトレジストを第２のパターンで形成し、前記第２のパターンのフォトレジストをマスクに前記導電膜を加工する第２のエッチング工程、
    前記第２のパターンのフォトレジストと前記導電膜をマスクとしてＶ族の不純物イオンを前記半導体層に注入する第２のイオン注入工程、
    前記第２のイオン注入工程の後に前記フォトレジストの第２のパターンをエッチングして細く再加工する工程、
    再加工された前記第２のパターンのフォトレジストをマスクに前記導電膜を細く再加工するとともに、前記導電膜の第２のエッチング工程時に露出していた部分のゲート絶縁膜を膜厚方向に削ってゲート絶縁膜に段差を作る第３のエッチング工程、
    再加工された前記第２のパターンのフォトレジストを除去する工程、及び
    細く再加工された前記導電膜をマスクとしてＶ族の不純物イオンを前記半導体層に注入する第３のイオン注入工程を含むことを特徴とする薄膜トランジスタの製造方法。
  24. 前記第１のパターンのフォトレジストを除去する工程は、前記第１のイオン注入工程の後、前記第２のエッチング工程の前に行われ、
    前記第２のパターンのフォトレジストを除去する工程は、前記第３のイオン注入工程後に行われることを特徴とする請求２３項に記載の薄膜トランジスタの製造方法。
  25. 前記第２のパターンのフォトレジストをエッチングして細く再加工する工程は、酸素ガスを主成分とするエッチングガスのプラズマ雰囲気中に基板を曝すことによって行われることを特徴とする請求項２３に記載の薄膜トランジスタの製造方法。
  26. 導電膜の第１のエッチング工程と第２のエッチング工程は、フッ素ガスまたは塩素ガスの少なくとも１つを含んだエッチングガスのプラズマ雰囲気中に基板を曝すことによって行われ、このときのエッチングガス中の酸素ガスの分圧が、第１のエッチング工程よりも第２のエッチング工程の方が高いことを特徴とする請求項２３項に記載の薄膜トランジスタの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013080501A1 (ja) * 2011-11-30 2013-06-06 シャープ株式会社 半導体装置の製造方法
JP2013182144A (ja) * 2012-03-02 2013-09-12 Seiko Epson Corp 電気光学装置、及び電子機器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100006678A (ko) * 2008-07-10 2010-01-21 삼성전자주식회사 박막의 미세 패터닝 방법 및 이를 이용한 표시 기판의 제조방법
KR20100060652A (ko) * 2008-11-28 2010-06-07 주식회사 동부하이텍 반도체 소자의 제조 방법
US20130126467A1 (en) * 2011-11-18 2013-05-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method for manufacturing conductive lines with small line-to-line space
CN107112364B (zh) * 2014-12-16 2020-09-08 夏普株式会社 半导体装置、其制造方法、及具备半导体装置的显示装置
JP2017126014A (ja) * 2016-01-15 2017-07-20 株式会社ジャパンディスプレイ 表示装置
CN108962734B (zh) * 2018-06-27 2021-01-01 武汉华星光电半导体显示技术有限公司 一种多晶硅半导体层的制备方法、薄膜晶体管及制备方法
CN116454097A (zh) * 2020-03-31 2023-07-18 群创光电股份有限公司 电子装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163366A (ja) * 1997-09-25 1999-06-18 Toshiba Corp 薄膜トランジスタの製造方法
JP2000031081A (ja) * 1998-07-09 2000-01-28 Toshiba Corp 半導体装置の製造方法
JP2001210832A (ja) * 1999-11-19 2001-08-03 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002313810A (ja) * 2001-02-06 2002-10-25 Hitachi Ltd 表示装置およびその製造方法
JP2005217368A (ja) * 2004-02-02 2005-08-11 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタおよびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037195A (en) * 1997-09-25 2000-03-14 Kabushiki Kaisha Toshiba Process of producing thin film transistor
KR100305527B1 (ko) * 1998-07-09 2001-11-01 니시무로 타이죠 반도체장치의 제조방법 및 제조장치
CN1375113A (zh) * 1999-09-16 2002-10-16 松下电器产业株式会社 薄膜晶体管及其制造方法
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
KR20030038837A (ko) * 2001-11-06 2003-05-17 피티플러스(주) Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163366A (ja) * 1997-09-25 1999-06-18 Toshiba Corp 薄膜トランジスタの製造方法
JP2000031081A (ja) * 1998-07-09 2000-01-28 Toshiba Corp 半導体装置の製造方法
JP2001210832A (ja) * 1999-11-19 2001-08-03 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002313810A (ja) * 2001-02-06 2002-10-25 Hitachi Ltd 表示装置およびその製造方法
JP2005217368A (ja) * 2004-02-02 2005-08-11 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013080501A1 (ja) * 2011-11-30 2013-06-06 シャープ株式会社 半導体装置の製造方法
JP2013182144A (ja) * 2012-03-02 2013-09-12 Seiko Epson Corp 電気光学装置、及び電子機器

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