JP2000299465A - 薄膜トランジスタ及びその製造方法と表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 薄膜トランジスタの不純物注入処理を制御し
て電気特性及びプロセスの安定化を図る。 【解決手段】 ゲート電極１は基板０上に配されている
とともに、基板０の平面に対して傾斜した斜面部を有す
る。半導体薄膜５はゲート電極１の斜面部に沿って形成
され且つ選択的に不純物が注入された傾斜領域ＬＤＤを
有する。不純物はイオン化された後所定の加速電圧で傾
斜領域ＬＤＤに注入される。加速電圧は傾斜領域ＬＤＤ
の半導体薄膜５が有する膜厚に応じて設定されている。
又、半導体薄膜５にはソース領域Ｓ及びドレイン領域Ｄ
も形成されている。更にこれらを被覆する様に層間絶縁
膜７が形成され、エッチングで開口したコンタクトホー
ルを介してソース領域Ｓ及びドレイン領域Ｄに配線電極
９及び画素電極１１が電気接続している。ソース領域Ｓ
及びドレイン領域Ｄには燐及び酸素が含有されており、
少なくとも燐及び酸素の内一方の体積濃度が所定値を超
えない様に制御して、エッチングに対するソース領域Ｓ
及びドレイン領域Ｄの耐性を確保する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ及
びその製造方法と、薄膜トランジスタを集積形成した表
示装置に関する。

【０００２】

【従来の技術】液晶などを電気光学物質とする表示装置
のスイッチング素子として広く用いられている薄膜トラ
ンジスタの内、多結晶シリコンを活性層とした薄膜トラ
ンジスタは、同一基板上にスイッチング素子の他周辺の
駆動回路を内蔵できる。又、多結晶シリコン薄膜トラン
ジスタは微細化が可能な為、画素構造を高開口率化でき
る。これらの理由により、多結晶シリコン薄膜トランジ
スタは高精細な表示装置の素子として注目されている。
近年、多結晶シリコン薄膜トランジスタを６００℃以下
の低温プロセスで作成する技術が盛んに研究されてい
る。所謂低温プロセスにより高価な耐熱性の基板を用い
る必要がなくなり、低融点のガラス基板を使用できるの
で、ディスプレイの低コスト化及び大型化に寄与でき
る。低温プロセスではレーザアニールやイオンドーピン
グ等の技術が採用されている。レーザアニールは非晶質
シリコンに高エネルギーのレーザ光を照射して溶融し、
冷却過程で多結晶シリコンに転換する技術である。イオ
ンドーピングは、不純物をイオン化した後質量分離にか
けることなく電界加速して大型基板上の多結晶シリコン
薄膜に注入する技術である。尚、薄膜トランジスタは構
造的に見ると、トップゲート型とボトムゲート型に大別
できる。トップゲート型は基板に成膜された多結晶シリ
コンの上にゲート電極が配された構造である。これに対
し、ボトムゲート構造は基板の上にまずゲート電極を形
成し、その上にゲート絶縁膜を介して多結晶シリコンな
どの半導体薄膜を成膜した構造である。

【０００３】

【発明が解決しようとする課題】従来のボトムゲート型
の多結晶シリコン薄膜トランジスタの製造プロセスで
は、イオンドーピングなどを用いた不純物注入工程で設
定する加速電圧は、平坦な基板上に成膜された多結晶シ
リコンの膜厚を基準にしていた。しかしながら、ボトム
ゲート構造の薄膜トランジスタでは、ゲート電極の端部
は傾斜しており、その上に形成された多結晶シリコンの
膜厚は、平坦な基板上に形成された多結晶シリコンの膜
厚とは異なり、一般に薄くなる。この為、従来の不純物
注入工程では、不純物イオンの飛程距離がゲート電極の
斜面上に位置する多結晶シリコンに対しては長過ぎるこ
とになり、不純物イオンが多結晶シリコンの膜厚を超え
て基板中に打ち込まれてしまう。この結果ゲート電極の
斜面部上に位置する多結晶シリコン中の不純物濃度が設
計値よりも低くなってしまう。特に、斜面上に位置する
多結晶シリコン薄膜の部分を所謂ＬＤＤ領域として用い
た場合、不純物濃度が低過ぎる為高抵抗化してしまった
り、又抵抗値のばらつきも大きくなるという課題があっ
た。

【０００４】又、薄膜トランジスタのソース領域及びド
レイン領域の形成工程は、バケット型又は線状イオンビ
ームと呼ばれる大面積一括注入方式の非質量分離型イオ
ンドーピング装置を用いて不純物を高濃度で多結晶シリ
コンなどからなる半導体薄膜に注入していた。不純物注
入後、エキシマレーザ光を用いたアニール（ＥＬＡ）あ
るいは紫外線ランプなどを熱源とした急速加熱アニール
（ＲＴＡ）で不純物の活性化を行う。このイオンドーピ
ング方式は短時間に高ドーズ量の不純物イオンを注入で
きることが特徴である。しかし、多結晶シリコンに高ド
ーズ量の不純物として燐（Ｐ）を導入した場合、多結晶
シリコンの耐エッチング性が低下し、プロセス上解決す
べき課題となっている。

【０００５】更に、低温プロセスでは、一般に非晶質シ
リコンを成膜し、これにエキシマレーザ光を照射して結
晶化させ、多結晶シリコンに転換している。この時、成
膜段階でシリコン薄膜に高濃度の酸素が含有されている
と、後工程でエッチング処理などが加わる場合、バッフ
ァド弗酸などからなるエッチング液にシリコン薄膜が溶
解してしまうという課題がある。

【０００６】

【課題を解決する為の手段】本発明は以上に述べた従来
技術の課題を解決するもので、ＬＤＤ領域などの高抵抗
化を抑え、特性上のばらつきが小さい薄膜トランジスタ
及びその製造方法を提供することを第一の目的とする。
又、バッファド弗酸などのエッチング液に対して耐性を
備えた半導体薄膜を活性層とする薄膜トランジスタ及び
その製造方法を提供することを第二の目的とする。

【０００７】本発明の第一面にかかる薄膜トランジスタ
は、ゲート電極と、その上面に重ねられたゲート絶縁膜
と、ゲート絶縁膜を介して該ゲート電極に重ねられた半
導体薄膜とを含む積層構造を有する。前記ゲート電極は
基板上に配されていると共に、該基板の平面に対して傾
斜した斜面部を有し、前記半導体薄膜は、該ゲート電極
の斜面部に沿って形成され且つ選択的に不純物が注入さ
れた傾斜領域を有し、前記不純物は、イオン化された後
所定の加速電圧で該傾斜領域に注入されたものであり、
前記加速電圧は、該傾斜領域の半導体薄膜が有する膜厚
に応じて設定されていることを特徴とする。好ましく
は、前記不純物は、所定の原料気体をイオン化した後さ
らに質量分離に掛けて該傾斜領域に注入されたものであ
る。或いは、前記不純物は、原料気体をイオン化した後
質量分離に掛けることなく該傾斜領域に注入されたもの
でも良い。好ましくは、前記加速電圧は、注入すべき不
純物の飛程距離が該傾斜領域の半導体薄膜が有する膜厚
を超えない様に設定されている。好ましくは、前記加速
電圧は、該傾斜領域以外にある半導体薄膜の膜厚より薄
く形成された該傾斜領域の半導体薄膜の膜厚に応じて設
定されている。この場合、前記不純物は、該傾斜領域以
外にある半導体薄膜に高濃度で注入されて低抵抗領域を
形成し、該傾斜領域にある半導体薄膜に低濃度で注入さ
れて高抵抗領域を形成する。

【０００８】本発明の第二面にかかる薄膜トランジスタ
は、ソース領域及びドレイン領域が形成された半導体薄
膜と、その一面に重ねられたゲート絶縁膜と、該ゲート
絶縁膜を介して該半導体薄膜に重ねられたゲート電極と
を含む積層構造を有し、該積層構造を被覆する層間絶縁
膜にエッチングしたコンタクトホールを介して該ソース
領域及びドレイン領域に電気接続する配線を備えてい
る。前記ソース領域及びドレイン領域には燐及び酸素が
含有されており、少なくとも燐及び酸素の内一方の体積
濃度が所定値を超えない様に制御して、該エッチングに
対する該ソース領域及びドレイン領域の耐性を確保する
ことを特徴とする。好ましくは、前記燐の体積濃度が１
×１０^２０ｃｍ^−３未満に制御されている。或いは、前
記酸素の体積濃度が１×１０^２０ｃｍ^−３未満に制御さ
れている。より好ましくは、前記燐及び酸素の体積濃度
がいずれも１×１０^２０ｃｍ^−３未満に制御されてい
る。好ましくは、前記燐の体積濃度は、燐を不純物とし
て該半導体薄膜にイオン注入する時に制御される。好ま
しくは、前記酸素の体積濃度は、化学気相成長法で該半
導体薄膜を成膜する際酸素の混入を押さえることで制御
される。

【０００９】本発明は又、ゲート電極と、その上面に重
ねられたゲート絶縁膜と、ゲート絶縁膜を介して該ゲー
ト電極に重ねられた半導体薄膜とを含む積層構造を基板
に形成する薄膜トランジスタの製造方法を包含してお
り、該基板の平面に対して傾斜した斜面部を有するゲー
ト電極を該基板上に形成する電極工程と、ゲート絶縁膜
を介し該ゲート電極の上に半導体薄膜を堆積して、該ゲ
ート電極の斜面部に沿った半導体薄膜の傾斜領域を形成
する成膜工程と、所定の不純物をイオン化した後所定の
加速電圧で加速し選択的に該傾斜領域に注入する注入工
程とを含み、前記加速電圧は、該傾斜領域の半導体薄膜
が有する膜厚に応じて設定することを特徴とする。

【００１０】本発明は又、ソース領域及びドレイン領域
を有する半導体薄膜と、その一面に重ねられたゲート絶
縁膜と、該ゲート絶縁膜を介して該半導体薄膜に重ねら
れたゲート電極とを含む積層構造を基板に形成した後、
該積層構造を被覆する様に層間絶縁膜を形成し、更に該
層間絶縁膜にエッチングで開口したコンタクトホールを
介して該ソース領域及びドレイン領域に電気接続する配
線を形成する薄膜トランジスタの製造方法において、前
記ソース領域及びドレイン領域には燐及び酸素が含有さ
れており、少なくとも燐及び酸素の内一方の体積濃度が
所定値を超えない様に制御して、該エッチングに対する
該ソース領域及びドレイン領域の耐性を確保することを
特徴とする。

【００１１】本発明の第一面によれば、ボトムゲート構
造を有する薄膜トランジスタの活性層となる半導体薄膜
は、ゲート電極の斜面部に沿って形成された傾斜領域を
含んでいる。この傾斜領域は例えばＬＤＤ領域となり、
平坦部に位置するソース領域やドレイン領域に比べ不純
物濃度が低い。不純物をイオン化して電界加速注入する
際、加速電圧は傾斜領域の半導体薄膜が有する膜厚に応
じて設定されている。具体的には、注入すべき不純物の
飛程距離が傾斜領域の半導体薄膜の膜厚を超えることが
ない様に、加速電圧を最適設定している。これにより、
不純物は傾斜領域を通過して基板に打ち込まれることが
なくなり、ＬＤＤ領域などの高抵抗化を防ぐことができ
る様になる。

【００１２】本発明の第二面によれば、薄膜トランジス
タのソース領域及びドレイン領域に含有されている燐及
び酸素の体積濃度が所定値を超えない様に制御して、エ
ッチングに対するソース領域及びドレイン領域の耐性を
確保している。具体的には、燐の体積濃度は、燐を不純
物とし半導体薄膜にイオン注入する時にドーズ量を制御
することで、１×１０²⁰／ｃｍ³ 未満に抑制する。又、
酸素の体積濃度は、化学気相成長法でシリコン半導体薄
膜を成膜する際、成膜チャンバ内の酸素濃度低減化を十
分に行なうことで、１×１０²⁰／ｃｍ³ 未満に抑える。

【００１３】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は、本発明に係る薄膜ト
ランジスタの製造方法の第一実施形態の例を示す工程図
である。尚、本実施形態では便宜上Ｎチャネル型の薄膜
トランジスタの製造方法を示すが、Ｐチャネル型でも不
純物種（ドーパント種）を変えるだけで全く同様であ
る。ここでは、ボトムゲート構造の薄膜トランジスタの
製造方法を示す。まず（ａ）に示す様に、ガラスなどか
らなる絶縁基板０の上にＡｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ，
Ｃｕ又はこれらの合金を１００乃至２５０ｎｍの厚みで
成膜し、パタニングしてゲート電極１に加工する。この
際、ゲート電極１の端部にはテーパーが付けられ、斜面
部となっている。この斜面部はゲート電極１をパタニン
グする際等方性エッチングを行なうことで形成可能であ
る。斜面部は、ゲート電極１により生じる基板０上の段
差を緩和し、例えば上層配線の段切れなどを防止する効
果がある。

【００１４】次いで（ｂ）に示す様に、ゲート電極１の
上にゲート絶縁膜を形成する。本実施形態では、ゲート
絶縁膜はゲート窒化膜２（ＳｉＮ_x ）／ゲート酸化膜３
（ＳｉＯ₂ ）の二層構造を用いた。ゲート窒化膜２はＳ
ｉＨ₄ ガスとＮＨ₃ ガスの混合物を原料気体として用
い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜した。尚、
プラズマＣＶＤに代えて常圧ＣＶＤあるいは減圧ＣＶＤ
を用いてもよい。本実施形態では、ゲート窒化膜２を５
０ｎｍの厚みで堆積した。ゲート窒化膜２の成膜に続い
て、ゲート酸化膜３を約２００ｎｍの厚みで成膜する。
この場合には、プラズマＣＶＤの原料をＳｉＨ₄ ガスと
Ｏ₂ ガスの混合物にする。更にゲート酸化膜３の上に連
続的に非晶質シリコンからなる半導体薄膜４を約３０乃
至８０ｎｍの厚みで成膜した。この場合のプラズマＣＶ
Ｄの原料はＳｉＨ₄ ガスである。二層構造のゲート絶縁
膜と非晶質半導体薄膜４は成膜チャンバの真空系を破ら
ず連続成膜した。以上の成膜でプラズマＣＶＤ法を用い
た場合には、４００乃至４５０℃の温度で窒素雰囲気中
１乃至２時間程度加熱処理を行ない、非晶質半導体薄膜
４に含有されていた水素を放出する。所謂脱水素アニー
ルを行なう。

【００１５】ところで、非晶質シリコンなどからなる半
導体薄膜４中に含まれる酸素濃度が１×１０²⁰／ｃｍ³
を超えると、弗酸系のエッチング液によりシリコンが場
合により溶解することがあるという問題があり、後述す
る様にコンタクトホールをエッチングで開口する時に、
ソース領域及びドレイン領域の半導体薄膜が消失する恐
れがあった。これを避ける為、本発明では、ゲート酸化
膜３を成膜した後非晶質半導体薄膜４を成膜する前に十
分成膜チャンバ内を予備排気し、残留酸素を完全にパー
ジする様にしている。これにより、成膜された非晶質半
導体薄膜４中の酸素濃度を１×１０²⁰／ｃｍ³ 以下に制
御する。好ましくは、５×１０¹⁹／ｃｍ ³ 程度に抑制す
ることが望ましい。

【００１６】この段階で非晶質半導体薄膜４にレーザ光
５０を照射し、シリコンを一旦溶融した後冷却過程で結
晶化させる。所謂レーザアニールは低温プロセスで半導
体薄膜を結晶化する有力な手法である。レーザ光５０と
しては例えばエキシマレーザビームを用いることができ
る。前述した様に、半導体薄膜４の下方に位置するゲー
ト電極１は例えば１５°乃至３５°のテーパーが付けら
れている。テーパーが付いた斜面上の半導体薄膜４はレ
ーザアニール時の影響を受け、基板０の平坦面上に位置
する半導体薄膜４の膜厚に比較し例えば４０乃至５０％
程薄くなる。

【００１７】続いて（ｃ）に示す工程に移る。ここで
は、必要に応じ薄膜トランジスタのＶｔｈ（閾電圧）を
制御する目的で、Ｖｔｈイオンインプランテーションを
行なう。イオンインプランテーションは原料気体をイオ
ン化した後質量分離にかけて目的種の不純物のみを選択
的にイオン注入する技術である。本例では、Ｂ＋をドー
ズ量が１×１０¹²乃至６×１０¹²／ｃｍ² 程度、加速電
圧１０ｋｅＶでイオン注入した。続いて前工程で結晶化
された多結晶半導体薄膜５の上に例えばプラズマＣＶＤ
法でＳｉＯ₂ を約１００ｎｍ乃至３００ｎｍの厚みで形
成する。本例では、シランガスＳＨ₄ と酸素ガスＯ₂を
プラズマ分解してＳｉＯ₂ を堆積した。この様にして成
膜されたＳｉＯ₂ を所定の形状にパタニングしてストッ
パー膜６に加工する。この場合、裏面露光技術を用いて
ゲート電極１と整合する様にストッパー膜６をパタニン
グしている。ストッパー膜６の直下に位置する多結晶半
導体薄膜５の部分はチャネル領域Ｃｈとして保護され
る。前述した様に、チャネル領域Ｃｈには予めＶｔｈイ
オンインプランテーションによりＢ＋イオンが比較的低
ドーズ量で注入されている。

【００１８】続いて、ストッパー膜６をマスクとしてイ
オンインプランテーションにより不純物（例えばＰ＋イ
オン）を半導体薄膜５に注入し、ＬＤＤ領域を形成す
る。この時のドーズ量は、例えば６×１０¹²乃至５×１
０¹³／ｃｍ² であり、加速電圧は５ＫｅＶ程度である。
図から明らかな様に、ＬＤＤ領域は丁度ゲート電極１の
斜面上に配される。本発明では、イオン化された不純物
を傾斜したＬＤＤ領域（傾斜領域）に注入する際、加速
電圧は傾斜領域の半導体薄膜５が有する膜厚に応じて設
定されている。具体的には、加速電圧は注入すべき不純
物の飛程距離が傾斜領域の半導体薄膜５が有する膜厚を
超えない様に設定されている。これにより、不純物が半
導体薄膜５を通過して下地のゲート絶縁膜や基板に打ち
込まれることを防いでいる。

【００１９】ＬＤＤ領域に不純物をイオン注入した後、
更にストッパー膜６及びその両側のＬＤＤ領域を被覆す
る様にフォトレジストをパタニング形成する。これをマ
スクとして不純物（例えばＰ＋イオン）を高濃度で注入
し、ソース領域Ｓ及びドレイン領域Ｄを形成する。不純
物注入には、例えばイオンドーピング（イオンシャワ
ー）を用いることができる。これは質量分離をかけるこ
となく電界加速で不純物を注入するものである。ＰＨ₃
とＨ₂ の混合ガスを原料としてイオンドーピングを行な
い、Ｎチャネル型の薄膜トランジスタを形成する。混合
ガスの希釈率はＰＨ₃ ／（ＰＨ₃ ＋Ｈ₂ ）＝５乃至３０
％である。多結晶半導体薄膜５の平坦部における膜厚が
４０ｎｍ、混合ガスの希釈率が２０％の場合、ドーズ量
は燐系イオンと水素系イオンの合計で１×１０¹⁵／ｃｍ
² を超えないことが必要である。希釈率２０％の場合は
２×１０¹⁴／ｃｍ² 程度が望ましい。この様に不純物燐
のドーズ量を制御することで、半導体薄膜５中の燐の体
積濃度を１×１０²⁰／ｃｍ³未満に抑制でき、半導体薄
膜５の耐エッチング性が確保できる。尚、図示しない
が、Ｐチャネル型の薄膜トランジスタを形成する場合に
は、Ｎチャネル型薄膜トランジスタの領域をフォトレジ
ストで被覆した後、不純物をＰ＋イオンからＢ＋イオン
に切り換えドーズ量１×１０¹⁵／ｃｍ² 程度でイオンド
ーピングすればよい。尚、ここでは質量分離型のイオン
インプランテーション装置を用いて不純物を注入しても
よい。この後ＲＴＡ（急速加熱アニール）６０により、
多結晶半導体薄膜５に注入された不純物を活性化する。
活性化したＮ型の多結晶シリコンは、シート抵抗値が
１．５乃至３．０ｋΩ／□となる。この後、半導体薄膜
５とストッパー膜６の不要な部分を同時にパタニング
し、素子領域毎に薄膜トランジスタを分離する。

【００２０】最後に（ｄ）に示す様に、ＳｉＯ₂ を約２
００ｎｍの厚みで成膜し、層間絶縁膜７とする。層間絶
縁膜７の形成後、ＳｉＮ_x をプラズマＣＶＤ法で約２０
０乃至４００ｎｍ成膜し、パシベーション膜（キャップ
膜）８とする。この段階で窒素ガス又はフォーミングガ
ス中又は真空中雰囲気下で３５０℃程度の加熱処理を１
時間行ない、層間絶縁膜７に含まれる水素原子を半導体
薄膜５中に拡散させる。この後コンタクトホールを開口
する為、レジストパタンを形成後、バッファド弗素酸
（例えばＨＦ（５０％）：ＮＨ₄ Ｆ＝１２：１００混
酸）で層間絶縁膜７及びパシベーション膜８をエッチン
グする。この時、ソース領域Ｓ及びドレイン領域Ｄ中の
燐濃度が高過ぎると、多結晶シリコンはバッファド弗素
酸に溶解する様になる。従ってコンタクトホールのエッ
チング時にＳｉＯ₂ からなる層間絶縁膜７と多結晶シリ
コンからなる半導体薄膜５との選択比が１に近くなり、
ソース領域Ｓ及びドレイン領域Ｄまで溶解してしまうと
いう問題があった。この現象は、多結晶シリコン中の燐
濃度が１×１０²⁰／ｃｍ³ を超え、且つ酸素濃度も１×
１０²⁰／ｃｍ³ を超えると生ずることが見出された。即
ち、多結晶シリコンに対する燐の濃度が１×１０²⁰／ｃ
ｍ³ で且つ酸素含有濃度が１×１０²⁰／ｃｍ³ 以上にな
ると、多結晶シリコンがバッファド弗素酸に溶解する現
象が現れる。１×１０²⁰／ｃｍ³ に相当する燐のドーズ
量は２０％水素希釈のＰＨ₃ では、非質量分離型のイオ
ンドーピングを用いた場合の全ドーズ量で換算すると、
多結晶シリコンの膜厚が４０ｎｍである場合、２×１０
¹⁵／ｃｍ² となる。実際にはドーピングチャンバ内のプ
ラズマ状態の変化や中性燐原子の存在により、より低い
ドーズ量である１×１０¹⁵／ｃｍ² でも燐の体積濃度が
１×１０²⁰／ｃｍ³ 以上になる場合がある。本発明によ
れば、燐の体積濃度が１×１０²⁰／ｃｍ³ 未満となる様
にドーズ量を設定する必要がある。

【００２１】この様にしてコンタクトホールを開口した
後、Ｍｏ，Ａｌなどを２００乃至４００ｎｍの厚みでス
パッタした後、所定の形状にパタニングして配線電極９
に加工する。更に、アクリル樹脂などから成る平坦化層
１０を１μｍ程度の厚みで塗布した後コンタクトホール
を開口する。平坦化層１０の上にＩＴＯやＩＸＯなどか
らなる透明導電膜をスパッタした後、所定の形状にパタ
ニングして画素電極１１に加工する。これで、表示装置
の画素スイッチング用薄膜トランジスタの完成となる。

【００２２】以上説明した様に、本発明に係る薄膜トラ
ンジスタはゲート電極１と、その上面に重ねられたゲー
ト絶縁膜２，３と、ゲート絶縁膜２，３を介してゲート
電極１に重ねられた半導体薄膜５とを含む積層構造を有
する。ゲート電極１は基板０上に配されているととも
に、基板０の平面に対して傾斜した斜面部を有する。半
導体薄膜５はゲート電極１の斜面部に沿って形成され且
つ選択的に不純物が注入された傾斜領域（ＬＤＤ領域）
を有する。不純物はイオン化された後所定の加速電圧で
傾斜領域に注入されたものである。加速電圧は傾斜領域
の半導体薄膜５が有する膜厚に応じて設定されている。
不純物は所定の原料気体をイオン化した後更に質量分離
にかけて傾斜領域に注入（イオンインプランテーショ
ン）されたものである。あるいは、不純物は原料気体を
イオン化した後質量分離にかけることなく傾斜領域に注
入（イオンドーピング）されたものである。加速電圧
は、注入すべき不純物の飛程距離が、傾斜領域の半導体
薄膜５が有する膜厚を超えない様に設定されている。加
速電圧は傾斜領域以外にある半導体薄膜５の膜厚より薄
く形成された傾斜領域の半導体薄膜５の膜厚に応じて設
定されている。不純物は傾斜領域以外にある半導体薄膜
５に高濃度で注入されて低抵抗領域（ソース領域Ｓ及び
ドレイン領域Ｄ）を形成し、傾斜領域にある半導体薄膜
５に低濃度で注入されて高抵抗領域（ＬＤＤ領域）を形
成する。

【００２３】又、本発明の別の観点から見ると、薄膜ト
ランジスタはソース領域Ｓ及びドレイン領域Ｄが形成さ
れた半導体薄膜５と、その一面に重ねられたゲート絶縁
膜２，３と、ゲート絶縁膜２，３を介して半導体薄膜５
に重ねられたゲート電極１とを含む積層構造を有し、こ
の積層構造を被覆する層間絶縁膜７にエッチングしたコ
ンタクトホールを介してソース領域Ｓ又はドレイン領域
Ｄに電気接続する配線９を備えている。ソース領域Ｓ及
びドレイン領域Ｄには燐及び酸素が含有されており、少
なくとも燐及び酸素の内一方の体積濃度が所定値を超え
ない様に制御して、エッチングに対するソース領域Ｓ及
びドレイン領域Ｄの耐性を確保する。具体的には、燐の
体積濃度が１×１０²⁰／ｃｍ³ 未満に制御されている。
又、酸素の体積濃度も１×１０²⁰／ｃｍ³ 未満に制御さ
れている。この燐の体積濃度は、燐を不純物として半導
体薄膜５にイオン注入する時に制御される。又、酸素の
体積濃度は、化学気相成長法（ＣＶＤ）で半導体薄膜４
を成膜する際酸素の混入を抑えることで制御される。

【００２４】図２は図１に示した薄膜トランジスタのゲ
ート電極周辺の要部拡大部分断面図である。多結晶シリ
コンからなる半導体薄膜５の膜厚は、平坦な基板０上で
ｄＦ＝４０ｎｍ程度である。一方、ゲート電極１の斜面
上に位置する半導体薄膜５の膜厚ｄＴは１０乃至２０ｎ
ｍであり、場合によっては１０ｎｍとなっている箇所も
ある。ゲート電極１のテーパー角が１５°の時、傾斜領
域における半導体薄膜５の垂直方向膜厚は１０／ｃｏｓ
１５°＝１０．４ｎｍである。テーパー角が３５°にな
ると、同様に垂直方向の膜厚は１０／ｃｏｓ３５°＝１
２．４２ｎｍとなる。いずれの場合でも、加速電圧が１
０ＫｅＶの時におけるＰ＋イオンの飛程距離Ｒｐ＝１
３．９ｎｍより薄い。従って、加速電圧を１０ＫｅＶに
設定すれば、Ｐ＋イオンは半導体薄膜５ではなくその下
地のゲート酸化膜３やゲート窒化膜２に注入されること
になる。この為傾斜領域ではＬＤＤ抵抗値の増大や抵抗
ばらつき大となって現れる。この現象を避ける為、本発
明に係る薄膜トランジスタの製造方法では、前述した様
にイオン注入装置の加速電圧を例えば５ＫｅＶに設定
し、Ｒｐ＝６．９ｎｍとした。即ち、１０ｎｍ以下のＲ
ｐでイオン注入工程を行なった。この結果、例えば６０
０×７２０ｍｍ² のサイズを有する基板上での活性化ア
ニール後におけるＬＤＤ抵抗ばらつきは加速電圧が１０
ＫｅＶの時標準偏差が２６６ＫΩ／□であるのに対し、
加速電圧を５ＫｅＶに設定した時ＬＤＤ抵抗ばらつきの
標準偏差は４６ＫΩ／□と大幅に低減化された。

【００２５】図３は、多結晶シリコン／二酸化シリコン
のエッチングレート比と、多結晶シリコン中の燐濃度及
び酸素濃度との関係を示す。グラフ中横軸は燐濃度であ
り、縦軸がエッチングレート比で、酸素濃度はパラメー
タとして取ってある。グラフから明らかな様に、酸素濃
度及び燐濃度がともに１×１０²⁰／ｃｍ³ 以上になる
と、多結晶シリコンのエッチングレートが二酸化シリコ
ンよりも速くなる。即ち、二酸化シリコンからなる層間
絶縁膜にコンタクトホールをエッチングで開口する時、
同時にソース領域及びドレイン領域を構成する多結晶シ
リコンが溶解することが分かる。以上から明らかな様
に、多結晶シリコン中の不純物濃度は、酸素濃度又は燐
濃度の少なくともいずれか一方が体積濃度で１×１０²⁰
／ｃｍ³ を超えないことが必要である。

【００２６】図４は、本発明に係る薄膜トランジスタの
製造方法の第二実施形態の一例を示す工程図である。
尚、第一実施形態と異なり、本実施形態はトップゲート
構造の薄膜トランジスタを作成している。まず（ａ）に
示す様に、絶縁基板０の上にバッファ層となる二層の下
地膜６ａ，６ｂをプラズマＣＶＤ法により連続成膜す
る。一層目の下地膜６ａはＳｉＮ_x からなり、その膜厚
は１００乃至２００ｎｍである。又、二層目の下地膜６
ｂはＳｉＯ₂ からなり、その膜厚は同じく１００ｎｍ乃
至２００ｎｍである。このＳｉＯ₂ からなる下地膜６ｂ
の上に非晶質シリコンからなる半導体薄膜４を約３０乃
至８０ｎｍの厚みでプラズマＣＶＤ法もしくはＬＰＣＶ
Ｄ法により成膜する。化学気相成長法で半導体薄膜４を
成膜する際酸素の混入を抑えることで酸素の体積濃度を
１×１０²⁰／ｃｍ³ 未満に制御することが重要である。
非晶質シリコンからなる半導体薄膜４の成膜にプラズマ
ＣＶＤ法を用いた場合には、膜中の水素を脱離させる為
に、窒素雰囲気中で４００℃乃至４５０℃１時間程度の
アニールを行なう。ここで必要ならば、前述した様にＶ
ｔｈイオンインプランテーションを行ない、Ｂ＋イオン
を例えばドーズ量５×１０¹¹乃至４×１０¹²／ｃｍ² 程
度で半導体薄膜５に注入する。この場合の加速電圧は１
０ＫｅＶ程度である。次いで、レーザ光５０を照射して
非晶質半導体薄膜４を結晶化する。

【００２７】続いて（ｂ）に示す様に多結晶シリコンに
転換された半導体薄膜５をアイランド状にパタニングす
る。この上に、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧
ＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ法などでＳｉＯ
₂ を１０乃至４００ｎｍ成長させ、ゲート絶縁膜３とす
る。本例ではゲート絶縁膜３の厚みを100ｎｍにした。
次いでゲート絶縁膜３の上にＡｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔ
ａ，ドープト多結晶シリコンなど、あるいはこれらの合
金を２００乃至８００ｎｍの厚みで成膜し、所定の形状
にパタニングしてゲート電極１に加工する。次いでＰ＋
イオンを質量分離を用いたイオン注入法で半導体薄膜５
に注入し、ＬＤＤ領域を設ける。このイオン注入はゲー
ト電極１をマスクとして絶縁基板０の全面に対して行な
う。ドーズ量は６×１０¹²乃至５×１０¹³／ｃｍ² であ
る。加速電圧は例えば１０ＫｅＶである。なお、ゲート
電極１の直下に位置するチャネル領域Ｃｈは保護されて
おり、Ｖｔｈイオンインプランテーションで予め注入さ
れたＢ＋イオンがそのまま保持されている。ＬＤＤ領域
に対するイオン注入後、ゲート電極１とその周囲を被覆
する様にレジストパタンを形成し、Ｐ＋イオンを質量非
分離型のイオンシャワードーピング法で高濃度に注入
し、ソース領域Ｓ及びドレイン領域Ｄを形成する。この
場合のドーズ量は例えば１×１０¹⁵／ｃｍ² 程度であ
る。Ｐを不純物として半導体薄膜５にイオン注入する
時、ドーズ量を制御して、燐の体積濃度を１×１０²⁰／
ｃｍ³ 未満に抑制することが重要である。なお、加速電
圧は例えば１０ＫｅＶである。ドーピングガスには水素
希釈の２０％ＰＨ₃ ガスを用いた。ＣＭＯＳ回路を形成
する場合には、Ｐチャネル薄膜トランジスタ用のレジス
トパタンを形成後、ドーピングガスを５％乃至２０％の
Ｂ₂ Ｈ₆ ／Ｈ₂ ガス系に切り換え、ドーズ量１×１０¹⁵
乃至３×１０¹⁵／ｃｍ² 程度、加速電圧は例えば１０Ｋ
ｅＶでイオン注入すればよい。なお、ソース領域Ｓ及び
ドレイン領域Ｄの形成は質量分離型のイオン注入装置を
用いてもよい。この後、半導体薄膜５に注入されたドー
パントの活性化処理となる。この活性化処理は第一実施
形態と同様に、紫外線ランプを使ったＲＴＡ６０を用い
ることができる。

【００２８】最後に（ｃ）に示す様に、ゲート電極１を
被覆する様にＰＳＧなどからなる層間絶縁膜７を成膜す
る。この層間絶縁膜７の成膜後、ＳｉＮ_x をプラズマＣ
ＶＤ法で約２００乃至４００ｎｍ堆積しパシベーション
膜（キャップ膜）８とする。この段階で窒素ガス中３５
０℃の温度下１時間程度アニールし、層間絶縁膜７に含
有された水素を半導体薄膜５中に拡散させる。この後コ
ンタクトホールを開口する。更にパシベーション膜８の
上にＡｌ−Ｓｉなどをスパッタリングで成膜した後所定
の形状にパタニングして配線電極９に加工する。更にア
クリル樹脂などからなる平坦化層１０を約１μｍの厚み
で塗工後、これにコンタクトホールを開口する。平坦化
層１０の上にＩＴＯやＩＸＯなどからなる透明導電膜を
スパッタリングし、所定の形状にパタニングして画素電
極１１に加工する。

【００２９】図５は、第一実施形態又は第二実施形態に
係る薄膜トランジスタを用いたアクティブマトリクス型
表示装置の一例を示す。図示する様に、本表示装置は一
対の絶縁基板１０１，１０２と両者の間に保持された電
気光学物質１０３とを備えたパネル構造を有する。電気
光学物質１０３としては液晶材料が広く用いられてい
る。下側の絶縁基板１０１には画素アレイ部１０４と駆
動回路部とが集積形成されている。駆動回路部は垂直駆
動回路１０５と水平駆動回路１０６とに分かれている。
また、絶縁基板１０１の周辺部上端には外部接続用の端
子部１０７が形成されている。端子部１０７は配線１０
８を介して垂直駆動回路１０５及び水平駆動回路１０６
に接続している。画素アレイ部１０４には行状のゲート
配線１０９と列状の信号配線１１０が形成されている。
両配線の交差部には画素電極１１１とこれを駆動する薄
膜トランジスタ１１２が形成されている。薄膜トランジ
スタ１１２のゲート電極は対応するゲート配線１０９に
接続され、ドレイン領域は対応する画素電極１１１に接
続され、ソース領域は対応する信号配線１１０に接続し
ている。ゲート配線１０９は垂直駆動回路１０５に接続
する一方、信号配線１１０は水平駆動回路１０６に接続
している。画素電極１１１をスイッチング駆動する薄膜
トランジスタ１１２及び垂直駆動回路１０５と水平駆動
回路１０６に含まれる薄膜トランジスタは、本発明に従
って作成されたものである。

【００３０】

【発明の効果】以上説明した様に、本発明によれば、不
純物をイオン化して所定の加速電圧で半導体薄膜の傾斜
領域に注入する際、加速電圧を傾斜領域の膜厚に応じて
最適化することで、薄膜トランジスタの特性の大幅な均
一化及び特性安定化が図れる。又、薄膜トランジスタの
ソース領域及びドレイン領域における燐及び酸素の体積
濃度を１×１０²⁰／ｃｍ³ 未満に抑制することで、コン
タクトホール開口時のエッチングに対する耐性を確保す
ることが可能になった。

【図面の簡単な説明】

【図１】本発明に係る薄膜トランジスタの製造方法を示
す工程図である。

【図２】本発明に係る薄膜トランジスタの要部拡大部分
断面図である。

【図３】半導体薄膜のエッチングレートと燐濃度及び酸
素濃度との関係を示すグラフである。

【図４】本発明に係る薄膜トランジスタの製造方法の他
の例を示す工程図である。

【図５】本発明に係る薄膜トランジスタを集積形成した
表示装置の一例を示す模式的な斜視図である。

【符号の説明】

０・・・基板、１・・・ゲート電極、２・・・ゲート窒
化膜、３・・・ゲート酸化膜、４・・・非晶質半導体薄
膜、５・・・多結晶半導体薄膜、６・・・ストッパー
膜、７・・・層間絶縁膜、８・・・パシベーション膜、
９・・・配線電極、１０・・・平坦化層、１１・・・画
素電極、Ｃｈ・・・チャネル領域、ＬＤＤ・・・傾斜領
域、Ｓ・・・ソース領域、Ｄ・・・ドレイン領域

フロントページの続き Ｆターム(参考） 5F110 AA08 BB01 CC02 CC08 DD02 DD13 DD14 DD17 DD24 EE02 EE03 EE04 EE06 EE23 FF02 FF03 FF09 FF28 FF29 FF30 FF31 FF32 GG02 GG13 GG22 GG25 GG32 GG33 GG34 GG45 GG47 GG52 GG57 HJ01 HJ02 HJ04 HJ13 HJ18 HJ23 HL03 HL04 HL07 HL14 HL23 HM15 NN03 NN04 NN12 NN14 NN23 NN24 NN25 NN27 NN35 PP03 PP10 PP35 QQ09 QQ12 QQ19 QQ23

Claims (36)

【特許請求の範囲】
1. 【請求項１】 ゲート電極と、その上面に重ねられたゲ
   ート絶縁膜と、ゲート絶縁膜を介して該ゲート電極に重
   ねられた半導体薄膜とを含む積層構造を有する薄膜トラ
   ンジスタであって、 前記ゲート電極は基板上に配されていると共に、該基板
   の平面に対して傾斜した斜面部を有し、 前記半導体薄膜は、該ゲート電極の斜面部に沿って形成
   され且つ選択的に不純物が注入された傾斜領域を有し、 前記不純物は、イオン化された後所定の加速電圧で該傾
   斜領域に注入されたものであり、 前記加速電圧は、該傾斜領域の半導体薄膜が有する膜厚
   に応じて設定されていることを特徴とする薄膜トランジ
   スタ。
2. 【請求項２】 前記不純物は、所定の原料気体をイオン
   化した後さらに質量分離に掛けて該傾斜領域に注入され
   たものであることを特徴とする請求項１記載の薄膜トラ
   ンジスタ。
3. 【請求項３】 前記不純物は、原料気体をイオン化した
   後質量分離に掛けることなく該傾斜領域に注入されたも
   のであることを特徴とする請求項１記載の薄膜トランジ
   スタ。
4. 【請求項４】 前記加速電圧は、注入すべき不純物の飛
   程距離が該傾斜領域の半導体薄膜が有する膜厚を超えな
   い様に設定されていることを特徴とする請求項１記載の
   薄膜トランジスタ。
5. 【請求項５】 前記加速電圧は、該傾斜領域以外にある
   半導体薄膜の膜厚より薄く形成された該傾斜領域の半導
   体薄膜の膜厚に応じて設定されていることを特徴とする
   請求項１記載の薄膜トランジスタ。
6. 【請求項６】 前記不純物は、該傾斜領域以外にある半
   導体薄膜に高濃度で注入されて低抵抗領域を形成し、該
   傾斜領域にある半導体薄膜に低濃度で注入されて高抵抗
   領域を形成することを特徴とする請求項５記載の薄膜ト
   ランジスタ。
7. 【請求項７】 ソース領域及びドレイン領域が形成され
   た半導体薄膜と、その一面に重ねられたゲート絶縁膜
   と、該ゲート絶縁膜を介して該半導体薄膜に重ねられた
   ゲート電極とを含む積層構造を有し、該積層構造を被覆
   する層間絶縁膜にエッチングしたコンタクトホールを介
   して該ソース領域及びドレイン領域に電気接続する配線
   を備えた薄膜トランジスタであって、 前記ソース領域及びドレイン領域には燐及び酸素が含有
   されており、 少なくとも燐及び酸素の内一方の体積濃度が所定値を超
   えない様に制御して、該エッチングに対する該ソース領
   域及びドレイン領域の耐性を確保することを特徴とする
   薄膜トランジスタ。
8. 【請求項８】 前記燐の体積濃度が１×１０^２０ｃｍ
   ^−３未満に制御されていることを特徴とする請求項７記
   載の薄膜トランジスタ。
9. 【請求項９】 前記酸素の体積濃度が１×１０^２０ｃｍ
   ^−３未満に制御されていることを特徴とする請求項７記
   載の薄膜トランジスタ。
10. 【請求項１０】 前記燐及び酸素の体積濃度がいずれも
    １×１０^２０ｃｍ^{− ３}未満に制御されていることを特徴
    とする請求項７記載の薄膜トランジスタ。
11. 【請求項１１】 前記燐の体積濃度は、燐を不純物とし
    て該半導体薄膜にイオン注入する時に制御されることを
    特徴とする請求項７記載の薄膜トランジスタ。
12. 【請求項１２】 前記酸素の体積濃度は、化学気相成長
    法で該半導体薄膜を成膜する際酸素の混入を押さえるこ
    とで制御されることを特徴とする請求項７記載の薄膜ト
    ランジスタ。
13. 【請求項１３】 ゲート電極と、その上面に重ねられた
    ゲート絶縁膜と、ゲート絶縁膜を介して該ゲート電極に
    重ねられた半導体薄膜とを含む積層構造を基板に形成す
    る薄膜トランジスタの製造方法であって、 該基板の平面に対して傾斜した斜面部を有するゲート電
    極を該基板上に形成する電極工程と、 ゲート絶縁膜を介し該ゲート電極の上に半導体薄膜を堆
    積して、該ゲート電極の斜面部に沿った半導体薄膜の傾
    斜領域を形成する成膜工程と、 所定の不純物をイオン化した後所定の加速電圧で加速し
    選択的に該傾斜領域に注入する注入工程とを含み、 前記加速電圧は、該傾斜領域の半導体薄膜が有する膜厚
    に応じて設定することを特徴とする薄膜トランジスタの
    製造方法。
14. 【請求項１４】 前記注入工程は、該不純物を含む原料
    気体をイオン化した後さらに質量分離に掛けて該傾斜領
    域に注入することを特徴とする請求項１３記載の薄膜ト
    ランジスタの製造方法。
15. 【請求項１５】 前記注入工程は、該不純物を含む原料
    気体をイオン化した後質量分離に掛けることなく該傾斜
    領域に注入することを特徴とする請求項１３記載の薄膜
    トランジスタの製造方法。
16. 【請求項１６】 前記注入工程は、注入すべき不純物の
    飛程距離が該傾斜領域の半導体薄膜の膜厚を超えない様
    に該加速電圧を設定することを特徴とする請求項１３記
    載の薄膜トランジスタの製造方法。
17. 【請求項１７】 前記注入工程は、該傾斜領域以外にあ
    る半導体薄膜の膜厚より薄く形成された該傾斜領域の半
    導体薄膜の膜厚に応じて該加速電圧を設定することを特
    徴とする請求項１３記載の薄膜トランジスタの製造方
    法。
18. 【請求項１８】 前記注入工程は、該傾斜領域以外にあ
    る半導体薄膜に高濃度で該不純物を注入して低抵抗領域
    を形成し、該傾斜領域にある半導体薄膜に低濃度で該不
    純物を注入して高抵抗領域を形成することを特徴とする
    請求項１７記載の薄膜トランジスタの製造方法。
19. 【請求項１９】 ソース領域及びドレイン領域を有する
    半導体薄膜と、その一面に重ねられたゲート絶縁膜と、
    該ゲート絶縁膜を介して該半導体薄膜に重ねられたゲー
    ト電極とを含む積層構造を基板に形成した後、該積層構
    造を被覆する様に層間絶縁膜を形成し、更に該層間絶縁
    膜にエッチングで開口したコンタクトホールを介して該
    ソース領域及びドレイン領域に電気接続する配線を形成
    する薄膜トランジスタの製造方法であって、 前記ソース領域及びドレイン領域には燐及び酸素が含有
    されており、 少なくとも燐及び酸素の内一方の体積濃度が所定値を超
    えない様に制御して、該エッチングに対する該ソース領
    域及びドレイン領域の耐性を確保することを特徴とする
    薄膜トランジスタの製造方法。
20. 【請求項２０】 前記燐の体積濃度を１×１０^２０ｃｍ
    ^−３未満に制御することを特徴とする請求項１９記載の
    薄膜トランジスタの製造方法。
21. 【請求項２１】 前記酸素の体積濃度を１×１０^２０ｃ
    ｍ^−３未満に制御することを特徴とする請求項１９記載
    の薄膜トランジスタの製造方法。
22. 【請求項２２】 前記燐及び酸素の体積濃度を両方とも
    １×１０^２０ｃｍ^{− ３}未満に制御することを特徴とする
    請求項１９記載の薄膜トランジスタの製造方法。
23. 【請求項２３】 燐を不純物として該半導体薄膜にイオ
    ン注入する時に前記燐の体積濃度を制御することを特徴
    とする請求項１９記載の薄膜トランジスタの製造方法。
24. 【請求項２４】 化学気相成長法で該半導体薄膜を成膜
    する際酸素の混入を押さえることで前記酸素の体積濃度
    を制御することを特徴とする請求項１９記載の薄膜トラ
    ンジスタの製造方法。
25. 【請求項２５】 所定の間隙を介して互いに接合した一
    対の基板と、該間隙に保持された電気光学物質とを有
    し、一方の基板には対向電極が形成され、他方の基板に
    は画素電極及びこれを駆動する薄膜トランジスタが形成
    され、 前記薄膜トランジスタは、ゲート電極と、その上面に重
    ねられたゲート絶縁膜と、ゲート絶縁膜を介して該ゲー
    ト電極に重ねられた半導体薄膜とを含む積層構造を有す
    る表示装置であって、 前記ゲート電極は、該他方の基板の平面に対して傾斜し
    た斜面部を有し、 前記半導体薄膜は、該ゲート電極の斜面部に沿って形成
    され且つ選択的に不純物が注入された傾斜領域を有し、 前記不純物は、イオン化された後所定の加速電圧で該傾
    斜領域に注入されたものであり、 前記加速電圧は、該傾斜領域の半導体薄膜が有する膜厚
    に応じて設定されていることを特徴とする表示装置。
26. 【請求項２６】 前記不純物は、所定の原料気体をイオ
    ン化した後さらに質量分離に掛けて該傾斜領域に注入さ
    れたものであることを特徴とする請求項２５記載の表示
    装置。
27. 【請求項２７】 前記不純物は、原料気体をイオン化し
    た後質量分離に掛けることなく該傾斜領域に注入された
    ものであることを特徴とする請求項２５記載の表示装
    置。
28. 【請求項２８】 前記加速電圧は、注入すべき不純物の
    飛程距離が該傾斜領域の半導体薄膜が有する膜厚を超え
    ない様に設定されていることを特徴とする請求項２５記
    載の表示装置。
29. 【請求項２９】 前記加速電圧は、該傾斜領域以外にあ
    る半導体薄膜の膜厚より薄く形成された該傾斜領域の半
    導体薄膜の膜厚に応じて設定されていることを特徴とす
    る請求項２５記載の表示装置。
30. 【請求項３０】 前記不純物は、該傾斜領域以外にある
    半導体薄膜に高濃度で注入されて低抵抗領域を形成し、
    該傾斜領域にある半導体薄膜に低濃度で注入されて高抵
    抗領域を形成することを特徴とする請求項２９記載の表
    示装置。
31. 【請求項３１】 所定の間隙を介して互いに接合した一
    対の基板と、該間隙に保持された電気光学物質とを有
    し、一方の基板には対向電極が形成され、他方の基板に
    は画素電極及びこれを駆動する薄膜トランジスタが形成
    され、 前記薄膜トランジスタは、ソース領域及びドレイン領域
    が形成された半導体薄膜と、その一面に重ねられたゲー
    ト絶縁膜と、該ゲート絶縁膜を介して該半導体薄膜に重
    ねられたゲート電極とを含む積層構造を有し、 更に該積層構造を被覆する層間絶縁膜にエッチングで開
    口したコンタクトホールを介して該ソース領域及びドレ
    イン領域に電気接続する配線を備えた表示装置であっ
    て、 前記ソース領域及びドレイン領域には燐及び酸素が含有
    されており、 少なくとも燐及び酸素の内一方の体積濃度が所定値を超
    えない様に制御して、該エッチングに対する該ソース領
    域及びドレイン領域の耐性を確保することを特徴とする
    表示装置。
32. 【請求項３２】 前記燐の体積濃度が１×１０^２０ｃｍ
    ^−３未満に制御されていることを特徴とする請求項３１
    記載の表示装置。
33. 【請求項３３】 前記酸素の体積濃度が１×１０^２０ｃ
    ｍ^−３未満に制御されていることを特徴とする請求項３
    １記載の表示装置。
34. 【請求項３４】 前記燐及び酸素の体積濃度がいずれも
    １×１０^２０ｃｍ^{− ３}未満に制御されていることを特徴
    とする請求項３１記載の表示装置。
35. 【請求項３５】 前記燐の体積濃度は、燐を不純物とし
    て該半導体薄膜にイオン注入する時に制御されることを
    特徴とする請求項３１記載の表示装置。
36. 【請求項３６】 前記酸素の体積濃度は、化学気相成長
    法で該半導体薄膜を成膜する際酸素の混入を押さえるこ
    とで制御されることを特徴とする請求項３１記載の表示
    装置。