JP2002033483A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 薄膜トランジスタを形成する際、ＲＴＡ法で
効果的に不純物を活性化する。 【解決手段】 基板０上に複数の薄膜トランジスタＴＦ
Ｔが配され、薄膜トランジスタＴＦＴはゲート絶縁膜３
を介して半導体薄膜５の一面にゲート電極１Ｎを配した
積層構造を有するとともに個々の素子領域毎に分かれて
配されている薄膜半導体装置の製造において、基板０の
主面に沿って連続した状態で半導体薄膜５を形成する薄
膜形成工程と、半導体薄膜５が連続した状態を保ったま
ま急速加熱法により半導体薄膜５に必要な熱処理を施す
加熱工程と、連続した状態の半導体薄膜５をエッチング
により個々の素子領域毎に分離する分離工程とを行な
う。場合によっては、予め、複数の素子領域に渡って連
続する吸熱層を形成する吸熱層形成工程を行なう。
効果的に不純物を活性化する。 【解決手段】 基板０上に複数の薄膜トランジスタＴＦ
Ｔが配され、薄膜トランジスタＴＦＴはゲート絶縁膜３
を介して半導体薄膜５の一面にゲート電極１Ｎを配した
積層構造を有するとともに個々の素子領域毎に分かれて
配されている薄膜半導体装置の製造において、基板０の
主面に沿って連続した状態で半導体薄膜５を形成する薄
膜形成工程と、半導体薄膜５が連続した状態を保ったま
ま急速加熱法により半導体薄膜５に必要な熱処理を施す
加熱工程と、連続した状態の半導体薄膜５をエッチング
により個々の素子領域毎に分離する分離工程とを行な
う。場合によっては、予め、複数の素子領域に渡って連
続する吸熱層を形成する吸熱層形成工程を行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
を集積形成した薄膜半導体装置の製造方法に関する。よ
り詳しくは、急速加熱法を用いた不純物の活性化処理に
関する。尚、薄膜半導体装置は、例えばアクティブマト
リクス型の液晶表示装置や有機エレクトロルミネッセン
ス表示装置の駆動基板として用いられる。
を集積形成した薄膜半導体装置の製造方法に関する。よ
り詳しくは、急速加熱法を用いた不純物の活性化処理に
関する。尚、薄膜半導体装置は、例えばアクティブマト
リクス型の液晶表示装置や有機エレクトロルミネッセン
ス表示装置の駆動基板として用いられる。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置や
有機エレクトロルミネッセンス表示装置のスイッチング
素子として薄膜トランジスタが広く用いられている。特
に、薄膜トランジスタの活性層となる半導体薄膜には従
来から多結晶シリコンが採用されている。多結晶シリコ
ン薄膜トランジスタは、スイッチング素子に用いられる
ばかりでなく、回路素子としても利用でき、同一基板上
にスイッチング素子と合わせて周辺駆動回路を内蔵でき
る。又、多結晶シリコン薄膜トランジスタは微細化が可
能なため、画素構造におけるスイッチング素子の占有面
積を縮小でき画素の高開口率化が達成できる。ところ
で、従来多結晶シリコン薄膜トランジスタは製造工程上
プロセス最高温度が１０００℃程度に達し、耐熱性に優
れた石英ガラス等が絶縁基板として用いられていた。製
造プロセス上比較的低融点のガラス基板を使用すること
は困難であった。しかしながら、液晶表示装置等の低コ
スト化のためには低融点ガラス材料の使用が必要不可欠
である。そこで、近年プロセス最高温度が６００℃以下
になる所謂低温プロセスの開発が進められている。特
に、低温プロセスは大型の表示装置等を製造するとき、
コスト面から極めて有利になる。
有機エレクトロルミネッセンス表示装置のスイッチング
素子として薄膜トランジスタが広く用いられている。特
に、薄膜トランジスタの活性層となる半導体薄膜には従
来から多結晶シリコンが採用されている。多結晶シリコ
ン薄膜トランジスタは、スイッチング素子に用いられる
ばかりでなく、回路素子としても利用でき、同一基板上
にスイッチング素子と合わせて周辺駆動回路を内蔵でき
る。又、多結晶シリコン薄膜トランジスタは微細化が可
能なため、画素構造におけるスイッチング素子の占有面
積を縮小でき画素の高開口率化が達成できる。ところ
で、従来多結晶シリコン薄膜トランジスタは製造工程上
プロセス最高温度が１０００℃程度に達し、耐熱性に優
れた石英ガラス等が絶縁基板として用いられていた。製
造プロセス上比較的低融点のガラス基板を使用すること
は困難であった。しかしながら、液晶表示装置等の低コ
スト化のためには低融点ガラス材料の使用が必要不可欠
である。そこで、近年プロセス最高温度が６００℃以下
になる所謂低温プロセスの開発が進められている。特
に、低温プロセスは大型の表示装置等を製造するとき、
コスト面から極めて有利になる。
【０００３】
【発明が解決しようとする課題】低温プロセスの一環と
して、急速加熱法（ＲＴＡ）を用いて半導体薄膜に注入
された不純物の活性化が行なわれている。従来、活性化
処理にはエキシマレーザを用いたレーザ活性化アニール
が広く用いられていたが、ＲＴＡはこれに代わる有力な
手法である。ＲＴＡは紫外線領域の波長を持つ光を半導
体薄膜に短時間照射することにより不純物の活性化を行
なうものである。ＲＴＡは加熱温度の均一性に優れる
為、半導体薄膜の電気抵抗ばらつきが抑えられ、スルー
プットもエキシマレーザを用いたレーザ活性化アニール
より速いという利点がある。レーザ活性化アニールでは
エキシマレーザのパルスを走査しながらガラス基板に照
射するのに対し、ＲＴＡではアークランプから放射した
紫外線を極短時間（例えば１秒程度）瞬間的にガラス基
板に照射して半導体薄膜を急速加熱する。これにより、
前工程でドーピングされていた不純物を活性化できる。
ＲＴＡを用いた活性化は前述した様に半導体薄膜の抵抗
ばらつきが小さく、基板全面で均一な抵抗分布が得られ
るという利点がある。
して、急速加熱法（ＲＴＡ）を用いて半導体薄膜に注入
された不純物の活性化が行なわれている。従来、活性化
処理にはエキシマレーザを用いたレーザ活性化アニール
が広く用いられていたが、ＲＴＡはこれに代わる有力な
手法である。ＲＴＡは紫外線領域の波長を持つ光を半導
体薄膜に短時間照射することにより不純物の活性化を行
なうものである。ＲＴＡは加熱温度の均一性に優れる
為、半導体薄膜の電気抵抗ばらつきが抑えられ、スルー
プットもエキシマレーザを用いたレーザ活性化アニール
より速いという利点がある。レーザ活性化アニールでは
エキシマレーザのパルスを走査しながらガラス基板に照
射するのに対し、ＲＴＡではアークランプから放射した
紫外線を極短時間（例えば１秒程度）瞬間的にガラス基
板に照射して半導体薄膜を急速加熱する。これにより、
前工程でドーピングされていた不純物を活性化できる。
ＲＴＡを用いた活性化は前述した様に半導体薄膜の抵抗
ばらつきが小さく、基板全面で均一な抵抗分布が得られ
るという利点がある。
【０００４】しかしながら、ＲＴＡ法では、活性化すべ
き不純物が注入されている多結晶シリコンが、あらかじ
め薄膜トランジスタの素子領域に合わせて島状に分離し
ている状態は、熱吸収が十分ではなく、不純物が活性化
されない場合があることが本特許出願の発明者により見
出された。本発明は、この問題を解決するもので、その
目的はＲＴＡ法で効果的に不純物を活性化する方法を提
供することにある。
き不純物が注入されている多結晶シリコンが、あらかじ
め薄膜トランジスタの素子領域に合わせて島状に分離し
ている状態は、熱吸収が十分ではなく、不純物が活性化
されない場合があることが本特許出願の発明者により見
出された。本発明は、この問題を解決するもので、その
目的はＲＴＡ法で効果的に不純物を活性化する方法を提
供することにある。
【０００５】
【課題を解決するための手段】上述した目的を達成する
為に以下の手段を講じた。即ち、基板上に複数の薄膜ト
ランジスタが配され、各薄膜トランジスタはゲート絶縁
膜を介して半導体薄膜の一面にゲート電極を配した積層
構造を有するとともに個々の素子領域毎に分かれて配さ
れている薄膜半導体装置の製造方法であって、基板の主
面に沿って連続した状態で半導体薄膜を形成する薄膜形
成工程と、該半導体薄膜が連続した状態を保ったまま急
速加熱法により該半導体薄膜に必要な熱処理を施す加熱
工程と、連続した状態の半導体薄膜をエッチングにより
個々の素子領域毎に分離する分離工程とを含むことを特
徴とする。好ましくは、前記加熱工程は、該半導体薄膜
に導入された不純物を活性化する為に必要な熱処理を施
す。又、前記加熱工程は、紫外線光源及び赤外線光源の
少なくとも一方を用いた急速加熱法により半導体薄膜に
熱処理を施す。又、該半導体薄膜の上面にゲート絶縁膜
を介してゲート電極を積層するゲート形成工程を含み、
トップゲート構造の薄膜トランジスタを作成する。
為に以下の手段を講じた。即ち、基板上に複数の薄膜ト
ランジスタが配され、各薄膜トランジスタはゲート絶縁
膜を介して半導体薄膜の一面にゲート電極を配した積層
構造を有するとともに個々の素子領域毎に分かれて配さ
れている薄膜半導体装置の製造方法であって、基板の主
面に沿って連続した状態で半導体薄膜を形成する薄膜形
成工程と、該半導体薄膜が連続した状態を保ったまま急
速加熱法により該半導体薄膜に必要な熱処理を施す加熱
工程と、連続した状態の半導体薄膜をエッチングにより
個々の素子領域毎に分離する分離工程とを含むことを特
徴とする。好ましくは、前記加熱工程は、該半導体薄膜
に導入された不純物を活性化する為に必要な熱処理を施
す。又、前記加熱工程は、紫外線光源及び赤外線光源の
少なくとも一方を用いた急速加熱法により半導体薄膜に
熱処理を施す。又、該半導体薄膜の上面にゲート絶縁膜
を介してゲート電極を積層するゲート形成工程を含み、
トップゲート構造の薄膜トランジスタを作成する。
【０００６】又、本発明は、基板上に複数の薄膜トラン
ジスタが配され、各薄膜トランジスタはゲート絶縁膜を
介して半導体薄膜の一面にゲート電極を配した積層構造
を有するとともに個々の素子領域毎に分かれて配されて
いる薄膜半導体装置の製造方法であって、基板の主面に
沿って連続した状態で半導体薄膜を形成する薄膜形成工
程と、連続した状態の半導体薄膜をエッチングにより個
々の素子領域毎に分離する分離工程と、該分離工程より
前の時点又は後の時点で、複数の素子領域に渡って連続
する吸熱層を形成する吸熱層形成工程と、該吸熱層が存
在する状態で、急速加熱法により該半導体薄膜に必要な
熱処理を施す加熱工程とを含むことを特徴とする。好ま
しくは、前記吸熱層形成工程は、該薄膜形成工程の前に
該半導体薄膜の下地として吸熱層を形成する。又、前記
吸熱層形成工程は、窒化シリコンからなる吸熱層を形成
する。又、前記加熱工程は、該半導体薄膜に導入された
不純物を活性化する為に必要な熱処理を施す。又、前記
加熱工程は、紫外線光源及び赤外線光源の少なくとも一
方を用いた急速加熱法により半導体薄膜に熱処理を施
す。又、該半導体薄膜の上面にゲート絶縁膜を介してゲ
ート電極を積層するゲート形成工程を含み、トップゲー
ト構造の薄膜トランジスタを作成する。
ジスタが配され、各薄膜トランジスタはゲート絶縁膜を
介して半導体薄膜の一面にゲート電極を配した積層構造
を有するとともに個々の素子領域毎に分かれて配されて
いる薄膜半導体装置の製造方法であって、基板の主面に
沿って連続した状態で半導体薄膜を形成する薄膜形成工
程と、連続した状態の半導体薄膜をエッチングにより個
々の素子領域毎に分離する分離工程と、該分離工程より
前の時点又は後の時点で、複数の素子領域に渡って連続
する吸熱層を形成する吸熱層形成工程と、該吸熱層が存
在する状態で、急速加熱法により該半導体薄膜に必要な
熱処理を施す加熱工程とを含むことを特徴とする。好ま
しくは、前記吸熱層形成工程は、該薄膜形成工程の前に
該半導体薄膜の下地として吸熱層を形成する。又、前記
吸熱層形成工程は、窒化シリコンからなる吸熱層を形成
する。又、前記加熱工程は、該半導体薄膜に導入された
不純物を活性化する為に必要な熱処理を施す。又、前記
加熱工程は、紫外線光源及び赤外線光源の少なくとも一
方を用いた急速加熱法により半導体薄膜に熱処理を施
す。又、該半導体薄膜の上面にゲート絶縁膜を介してゲ
ート電極を積層するゲート形成工程を含み、トップゲー
ト構造の薄膜トランジスタを作成する。
【０００７】本発明の一面によれば、絶縁基板上の複数
の素子領域に亘って半導体薄膜が連続的に形成されてい
る状態で、急速加熱法により半導体素子を加熱してい
る。半導体薄膜が連続しているので、熱吸収が大きく、
半導体薄膜にあらかじめ注入されていた不純物を十分に
活性化することができる。又、本発明の他の面によれ
ば、絶縁基板上で半導体薄膜はあらかじめ素子領域毎に
島状に独立した状態である一方、この半導体薄膜の上部
又は下部に近接して複数の素子領域に亘って連続する熱
吸収層を設けた状態で、急速加熱法により半導体薄膜を
加熱する。半導体薄膜自体は素子領域毎に分離している
にも関わらず、その近傍に配された熱吸収層が連続して
いるので、急速加熱法が効果的に作用し、半導体薄膜に
あらかじめ注入されていた不純物を十分に活性化するこ
とが可能である。
の素子領域に亘って半導体薄膜が連続的に形成されてい
る状態で、急速加熱法により半導体素子を加熱してい
る。半導体薄膜が連続しているので、熱吸収が大きく、
半導体薄膜にあらかじめ注入されていた不純物を十分に
活性化することができる。又、本発明の他の面によれ
ば、絶縁基板上で半導体薄膜はあらかじめ素子領域毎に
島状に独立した状態である一方、この半導体薄膜の上部
又は下部に近接して複数の素子領域に亘って連続する熱
吸収層を設けた状態で、急速加熱法により半導体薄膜を
加熱する。半導体薄膜自体は素子領域毎に分離している
にも関わらず、その近傍に配された熱吸収層が連続して
いるので、急速加熱法が効果的に作用し、半導体薄膜に
あらかじめ注入されていた不純物を十分に活性化するこ
とが可能である。
【０００８】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は、本発明に係る薄膜半
導体装置の製造方法の第一実施形態の一例を示す工程図
である。まず（ａ）に示す様に、ガラスなどからなる絶
縁性の基板０上に、バッファ層としてＳｉＮx 膜６ａと
ＳｉＯx 膜６ｂを約１００〜２００ｎｍの厚みで堆積
し、続いて非晶質シリコンからなる半導体薄膜４を約３
０〜８０ｎｍの膜厚で成膜する。これらの成膜には、プ
ラズマＣＶＤ法あるいはＬＰＣＶＤ法を用いることがで
きる。バッファ層のＳｉＯx 膜はシランガス（ＳｉＨ4
又はＳｉ2 Ｈ6 など）を分解して成膜することが好まし
い。又は、スパッタ法や蒸着法によってＳｉＯx を成膜
してもよい。ここで、非晶質シリコンの成膜にプラズマ
ＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に
Ｎ2 中で４００〜４５０℃一時間程度のアニールを行な
う。次いでエキシマレーザを用いたアニール（ＥＬＡ）
により非晶質シリコンを結晶化させ、多結晶シリコンに
転換する。レーザアニールに代えて固相成長などの手段
により結晶化を図ってもよい。
の形態を詳細に説明する。図１は、本発明に係る薄膜半
導体装置の製造方法の第一実施形態の一例を示す工程図
である。まず（ａ）に示す様に、ガラスなどからなる絶
縁性の基板０上に、バッファ層としてＳｉＮx 膜６ａと
ＳｉＯx 膜６ｂを約１００〜２００ｎｍの厚みで堆積
し、続いて非晶質シリコンからなる半導体薄膜４を約３
０〜８０ｎｍの膜厚で成膜する。これらの成膜には、プ
ラズマＣＶＤ法あるいはＬＰＣＶＤ法を用いることがで
きる。バッファ層のＳｉＯx 膜はシランガス（ＳｉＨ4
又はＳｉ2 Ｈ6 など）を分解して成膜することが好まし
い。又は、スパッタ法や蒸着法によってＳｉＯx を成膜
してもよい。ここで、非晶質シリコンの成膜にプラズマ
ＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に
Ｎ2 中で４００〜４５０℃一時間程度のアニールを行な
う。次いでエキシマレーザを用いたアニール（ＥＬＡ）
により非晶質シリコンを結晶化させ、多結晶シリコンに
転換する。レーザアニールに代えて固相成長などの手段
により結晶化を図ってもよい。
【０００９】続いて（ｂ）に示す様に、多結晶シリコン
からなる半導体薄膜５が連続した状態のまま、その上に
ＳｉＯx からなるゲート絶縁膜３を、例えば３０〜２０
０ｎｍの厚みで成膜する。ここで必要ならば薄膜トラン
ジスタの閾電圧Ｖｔｈを制御する目的で、Ｂ＋を例えば
ドーズ量が５×１０11〜６×１０12／ｃｍ2 程度で注入
する。ゲート絶縁膜３を構成するＳｉＯx の膜厚は１０
０ｎｍの場合、加速電圧が３０ｋｅＶで質量分離したイ
オンＢ＋を注入する。尚、このＶｔｈの制御を目的とし
たイオンインプランテーションはゲート絶縁膜３の成膜
前に行なってもよい。この上にＡｌ，Ｔｉ，Ｍｏ，Ｗ，
Ｔａ，Ｄｏｐｅｄ ｐｏｌｙ−Ｓｉなどあるいはこれら
の合金を２００〜８００ｎｍの厚みで成膜し、パタニン
グしてＮチャネル薄膜トランジスタ（Ｎｃｈ−ＴＦＴ）
用のゲート電極１ＮとＰチャネル型薄膜トランジスタ
（Ｐｃｈ−ＴＦＴ）用のゲート電極１Ｐを作成する。次
いで、質量分離イオン注入法により、Ｐ＋イオンを半導
体薄膜５全面に注入し、Ｎｃｈ−ＴＦＴのＬＤＤ領域を
設ける。ＬＤＤ領域形成の為のドーズ量は６×１０12〜
５×１０13／ｃｍ2 程度であり、加速電圧は１００ｋｅ
Ｖ程度である。ＬＤＤ領域用のイオン注入後、Ｎｃｈ−
ＴＦＴのレジストパタンを形成し、Ｐ＋のドーピングを
非質量分離型のイオンシャワードーピング法により実施
する。ドーズ量は例えば１×１０15／ｃｍ2 程度に設定
し、加速電圧は１００ｋｅＶ程度に設定して、Ｎｃｈ−
ＴＦＴのソース領域Ｓ及びドレイン領域Ｄを形成する。
この結果、ゲート電極１Ｎの直下にはチャネル領域Ｃｈ
が残されることになる。尚、ドーピングガスはＰＨ3 ／
Ｈ2 の混合ガスである。この後、Ｐｃｈ−ＴＦＴ用のレ
ジストパタンを形成した後、ドーピングガスをＢ2 Ｈ6
／Ｈ2 ガス系に切り換え、ドーズ量１×１０15〜３×１
０15／ｃｍ2 で加速電圧５０ｋｅＶ程度に設定してイオ
ン注入を行ない、Ｐｃｈ−ＴＦＴのドレイン領域Ｄ及び
ソース領域Ｓを形成する。この後、半導体薄膜５を従来
の様に素子領域毎に分離することなく、連続した状態の
ままＲＴＡにより加熱処理を施す。半導体薄膜５は連続
した状態にあるので、熱吸収がよく、不純物は十分に活
性化する。尚、半導体薄膜５が連続した状態でＲＴＡを
施す方式は、前述した脱水素化処理にも応用可能であ
る。
からなる半導体薄膜５が連続した状態のまま、その上に
ＳｉＯx からなるゲート絶縁膜３を、例えば３０〜２０
０ｎｍの厚みで成膜する。ここで必要ならば薄膜トラン
ジスタの閾電圧Ｖｔｈを制御する目的で、Ｂ＋を例えば
ドーズ量が５×１０11〜６×１０12／ｃｍ2 程度で注入
する。ゲート絶縁膜３を構成するＳｉＯx の膜厚は１０
０ｎｍの場合、加速電圧が３０ｋｅＶで質量分離したイ
オンＢ＋を注入する。尚、このＶｔｈの制御を目的とし
たイオンインプランテーションはゲート絶縁膜３の成膜
前に行なってもよい。この上にＡｌ，Ｔｉ，Ｍｏ，Ｗ，
Ｔａ，Ｄｏｐｅｄ ｐｏｌｙ−Ｓｉなどあるいはこれら
の合金を２００〜８００ｎｍの厚みで成膜し、パタニン
グしてＮチャネル薄膜トランジスタ（Ｎｃｈ−ＴＦＴ）
用のゲート電極１ＮとＰチャネル型薄膜トランジスタ
（Ｐｃｈ−ＴＦＴ）用のゲート電極１Ｐを作成する。次
いで、質量分離イオン注入法により、Ｐ＋イオンを半導
体薄膜５全面に注入し、Ｎｃｈ−ＴＦＴのＬＤＤ領域を
設ける。ＬＤＤ領域形成の為のドーズ量は６×１０12〜
５×１０13／ｃｍ2 程度であり、加速電圧は１００ｋｅ
Ｖ程度である。ＬＤＤ領域用のイオン注入後、Ｎｃｈ−
ＴＦＴのレジストパタンを形成し、Ｐ＋のドーピングを
非質量分離型のイオンシャワードーピング法により実施
する。ドーズ量は例えば１×１０15／ｃｍ2 程度に設定
し、加速電圧は１００ｋｅＶ程度に設定して、Ｎｃｈ−
ＴＦＴのソース領域Ｓ及びドレイン領域Ｄを形成する。
この結果、ゲート電極１Ｎの直下にはチャネル領域Ｃｈ
が残されることになる。尚、ドーピングガスはＰＨ3 ／
Ｈ2 の混合ガスである。この後、Ｐｃｈ−ＴＦＴ用のレ
ジストパタンを形成した後、ドーピングガスをＢ2 Ｈ6
／Ｈ2 ガス系に切り換え、ドーズ量１×１０15〜３×１
０15／ｃｍ2 で加速電圧５０ｋｅＶ程度に設定してイオ
ン注入を行ない、Ｐｃｈ−ＴＦＴのドレイン領域Ｄ及び
ソース領域Ｓを形成する。この後、半導体薄膜５を従来
の様に素子領域毎に分離することなく、連続した状態の
ままＲＴＡにより加熱処理を施す。半導体薄膜５は連続
した状態にあるので、熱吸収がよく、不純物は十分に活
性化する。尚、半導体薄膜５が連続した状態でＲＴＡを
施す方式は、前述した脱水素化処理にも応用可能であ
る。
【００１０】次に（ｃ）に示す様に、ＲＴＡを用いた活
性化処理後、エッチングによりゲート絶縁膜３と半導体
薄膜５を島状にパタニングして素子領域毎に分離する。
性化処理後、エッチングによりゲート絶縁膜３と半導体
薄膜５を島状にパタニングして素子領域毎に分離する。
【００１１】続いて図２の工程（ｄ）に進み、Ｎｃｈ−
ＴＦＴ及びＰｃｈ−ＴＦＴの上にＳｉＯx からなる第一
層間絶縁膜７を例えば２００ｎｍの厚みで堆積する。更
にＳｉＮx からなる第二層間絶縁膜８を同じく２００ｎ
ｍ程度の厚みで成膜する。これらの成膜にはプラズマＣ
ＶＤ法を用いることができる。続いて、ＳｉＮx からな
る層間絶縁膜８をキャップ膜とし、水素化アニールを窒
素雰囲気中３５０℃〜４００℃の条件で例えば一時間実
行する。これにより、層間絶縁膜７等に含有されていた
水素が半導体薄膜に導入され、各薄膜トランジスタの動
作特性を改善できる。
ＴＦＴ及びＰｃｈ−ＴＦＴの上にＳｉＯx からなる第一
層間絶縁膜７を例えば２００ｎｍの厚みで堆積する。更
にＳｉＮx からなる第二層間絶縁膜８を同じく２００ｎ
ｍ程度の厚みで成膜する。これらの成膜にはプラズマＣ
ＶＤ法を用いることができる。続いて、ＳｉＮx からな
る層間絶縁膜８をキャップ膜とし、水素化アニールを窒
素雰囲気中３５０℃〜４００℃の条件で例えば一時間実
行する。これにより、層間絶縁膜７等に含有されていた
水素が半導体薄膜に導入され、各薄膜トランジスタの動
作特性を改善できる。
【００１２】最後に（ｅ）に示す様に、二層の層間絶縁
膜７，８にコンタクトホールを開口し、Ａｌ膜９ａ及び
Ｔｉ膜９ｂを連続してスパッタにより成膜し、所定の形
状にパタニングして配線電極９に加工する。次いでアク
リル系の有機樹脂などからなる平坦化膜１０を例えば約
１μｍの厚みで塗工する。この平坦化膜１０にコンタク
トホールを開口した後、ＩＴＯまたはＩＸＯなどからな
る透明導電膜をスパッタで成膜し、所定の形状にパタニ
ングして画素電極１１に加工する。透明電極１１を約２
２０℃で窒素雰囲気中３０分間アニールし、表示装置用
の駆動基板に用いる薄膜半導体装置が完成する。
膜７，８にコンタクトホールを開口し、Ａｌ膜９ａ及び
Ｔｉ膜９ｂを連続してスパッタにより成膜し、所定の形
状にパタニングして配線電極９に加工する。次いでアク
リル系の有機樹脂などからなる平坦化膜１０を例えば約
１μｍの厚みで塗工する。この平坦化膜１０にコンタク
トホールを開口した後、ＩＴＯまたはＩＸＯなどからな
る透明導電膜をスパッタで成膜し、所定の形状にパタニ
ングして画素電極１１に加工する。透明電極１１を約２
２０℃で窒素雰囲気中３０分間アニールし、表示装置用
の駆動基板に用いる薄膜半導体装置が完成する。
【００１３】図３は、上述したＲＴＡ法に用いるＲＴＡ
装置を模式的に表わした斜視図である。尚、図示しない
が、このＲＴＡ装置はチャンバ内に格納されている。処
理対象となる基板０は、複数に分かれた赤外線ランプか
らなる熱処理ゾーン（Ｚｏｎｅ）で４００〜５００℃程
度まで加熱される。本例では、三分割された加熱ゾーン
７１，７２，７３が用いられている。加えて、本ＲＴＡ
装置は、Ｘｅランプ又はハロゲンランプなどの紫外光ラ
ンプ６１，６２からなる加熱ユニットを含む。この加熱
ユニットは、上下一対の紫外光ランプ６１，６２をカバ
ーする様に、反射板８２が配されている。又、温度制御
用の温度検出器８３が備えられている。加えて、基板０
の進行方向下流には一個の冷却ゾーン７４が設けられて
いる。各加熱ゾーン７１，７２，７３はそれぞれ基板進
行方向に沿って５０ｃｍ程度の長さ寸法がある。但し、
これは基板０の基板進行方向サイズが３００ｍｍ程度の
場合である。この基板を図示しない搬送装置で５〜２５
ｍｍ／ｓｅｃ程度の速度で搬送すると、基板０の先端が
第一加熱ゾーン７１に進入してから約６０〜１５０秒で
基板０の先端が第三加熱ゾーン７３を過ぎ、冷却ゾーン
７４を出るまでは８０〜２００秒となる。これに基板０
の長さ分の時間を加えたものが、一枚の基板に要する正
味のプロセス時間となる。基板０上にあらかじめ形成さ
れた半導体薄膜は、第三加熱ゾーン７３に至るまでに５
００〜７５０℃程度まで加熱される。ここで、半導体薄
膜は紫外光を吸収する材料であるので、紫外光ランプ６
１，６２により極短時間紫外光を照射することで（１秒
程度）光吸収により半導体薄膜は急激に加熱される。こ
の際、チャンバ内には不活性ガス例えば窒素ガスを流
し、半導体薄膜表面の酸化反応を抑制する。第三加熱ゾ
ーン７３を通過後、基板０はやはり赤外線ランプで加熱
された冷却ゾーン７４に搬送され、ここで除冷される。
プロセス温度は、各加熱ゾーン及び冷却ゾーンを構成す
る赤外線ランプの出力、基板の搬送速度という二つのパ
ラメータで決まる。熱処理条件は使用する基板ガラス材
料の材質やガラスの板厚、基板サイズなどにより最適パ
ラメータが異なる。例えば、本実施例で用いた活性化条
件は以下の通りである。第一加熱ゾーン７１の設定温度
は４００℃であり、第二加熱ゾーン７２の設定温度は５
５０℃であり、第三加熱ゾーン７３の設定温度は６５０
℃であり、冷却ゾーン７４の設定温度は４００℃であ
る。又、基板搬送速度は１０ｍｍ／ｓｅｃである。尚、
場合によっては紫外線ランプ６１，６２を用いることな
く、赤外線ランプで構成された各加熱ゾーンの加熱のみ
で、半導体薄膜にあらかじめ注入された不純物を十分に
活性化することが可能である。
装置を模式的に表わした斜視図である。尚、図示しない
が、このＲＴＡ装置はチャンバ内に格納されている。処
理対象となる基板０は、複数に分かれた赤外線ランプか
らなる熱処理ゾーン（Ｚｏｎｅ）で４００〜５００℃程
度まで加熱される。本例では、三分割された加熱ゾーン
７１，７２，７３が用いられている。加えて、本ＲＴＡ
装置は、Ｘｅランプ又はハロゲンランプなどの紫外光ラ
ンプ６１，６２からなる加熱ユニットを含む。この加熱
ユニットは、上下一対の紫外光ランプ６１，６２をカバ
ーする様に、反射板８２が配されている。又、温度制御
用の温度検出器８３が備えられている。加えて、基板０
の進行方向下流には一個の冷却ゾーン７４が設けられて
いる。各加熱ゾーン７１，７２，７３はそれぞれ基板進
行方向に沿って５０ｃｍ程度の長さ寸法がある。但し、
これは基板０の基板進行方向サイズが３００ｍｍ程度の
場合である。この基板を図示しない搬送装置で５〜２５
ｍｍ／ｓｅｃ程度の速度で搬送すると、基板０の先端が
第一加熱ゾーン７１に進入してから約６０〜１５０秒で
基板０の先端が第三加熱ゾーン７３を過ぎ、冷却ゾーン
７４を出るまでは８０〜２００秒となる。これに基板０
の長さ分の時間を加えたものが、一枚の基板に要する正
味のプロセス時間となる。基板０上にあらかじめ形成さ
れた半導体薄膜は、第三加熱ゾーン７３に至るまでに５
００〜７５０℃程度まで加熱される。ここで、半導体薄
膜は紫外光を吸収する材料であるので、紫外光ランプ６
１，６２により極短時間紫外光を照射することで（１秒
程度）光吸収により半導体薄膜は急激に加熱される。こ
の際、チャンバ内には不活性ガス例えば窒素ガスを流
し、半導体薄膜表面の酸化反応を抑制する。第三加熱ゾ
ーン７３を通過後、基板０はやはり赤外線ランプで加熱
された冷却ゾーン７４に搬送され、ここで除冷される。
プロセス温度は、各加熱ゾーン及び冷却ゾーンを構成す
る赤外線ランプの出力、基板の搬送速度という二つのパ
ラメータで決まる。熱処理条件は使用する基板ガラス材
料の材質やガラスの板厚、基板サイズなどにより最適パ
ラメータが異なる。例えば、本実施例で用いた活性化条
件は以下の通りである。第一加熱ゾーン７１の設定温度
は４００℃であり、第二加熱ゾーン７２の設定温度は５
５０℃であり、第三加熱ゾーン７３の設定温度は６５０
℃であり、冷却ゾーン７４の設定温度は４００℃であ
る。又、基板搬送速度は１０ｍｍ／ｓｅｃである。尚、
場合によっては紫外線ランプ６１，６２を用いることな
く、赤外線ランプで構成された各加熱ゾーンの加熱のみ
で、半導体薄膜にあらかじめ注入された不純物を十分に
活性化することが可能である。
【００１４】図４は、本発明に係る薄膜半導体装置の製
造方法の第二実施形態の一例を示す工程図である。基本
的には、図１に示した第一実施形態と同様であり、対応
する部分には対応する参照番号を付して理解を容易にし
ている。まず（ａ）に示す様に、ガラスなどからなる絶
縁基板０の上にＳｉＮx からなるバッファ層６ｚ、Ｓｉ
Ｏxからなるバッファ層６ｂ及び非晶質シリコンからな
る半導体薄膜４を連続成膜し、脱水素アニールした後Ｅ
ＬＡにより結晶化するまでは、図１に示した第一実施形
態と同様である。但し、ＳｉＮx からなるバッファ層６
ｚの膜厚を例えば約４００ｎｍと厚くし、且つ水素稀釈
の原料ガスを用いたプラズマＣＶＤで膜中の含有水素量
を増やすことにより、吸熱層として用いる。吸熱層６ｚ
は膜厚が厚く且つ含有水素量が大きいので、紫外光の吸
収量が高くなる。
造方法の第二実施形態の一例を示す工程図である。基本
的には、図１に示した第一実施形態と同様であり、対応
する部分には対応する参照番号を付して理解を容易にし
ている。まず（ａ）に示す様に、ガラスなどからなる絶
縁基板０の上にＳｉＮx からなるバッファ層６ｚ、Ｓｉ
Ｏxからなるバッファ層６ｂ及び非晶質シリコンからな
る半導体薄膜４を連続成膜し、脱水素アニールした後Ｅ
ＬＡにより結晶化するまでは、図１に示した第一実施形
態と同様である。但し、ＳｉＮx からなるバッファ層６
ｚの膜厚を例えば約４００ｎｍと厚くし、且つ水素稀釈
の原料ガスを用いたプラズマＣＶＤで膜中の含有水素量
を増やすことにより、吸熱層として用いる。吸熱層６ｚ
は膜厚が厚く且つ含有水素量が大きいので、紫外光の吸
収量が高くなる。
【００１５】次に（ｂ）に示す様に、結晶化された半導
体薄膜５をエッチングして島状に分離する。その上に、
ＳｉＯx からなるゲート絶縁膜３を約３０〜２００ｎｍ
程度の厚みで成膜する。成膜には、プラズマＣＶＤ法を
用いることができる。図から明らかな様に、各薄膜トラ
ンジスタの素子領域を形成する半導体薄膜５は表面ばか
りでなく端面部もゲート絶縁膜３で被覆されており、図
１の（ｃ）に示した先の実施形態の素子領域の形状より
も好ましい。ここで必要ならばＢ＋を各ＴＦＴのＶｔｈ
を制御する目的で注入する。例えばドーズ量は５×１０
11〜６×１０12／ｃｍ2 程度であり、ゲート絶縁膜３の
膜厚が１００ｎｍの場合は加速電圧を３０ｋｅＶで質量
分離したイオンを注入する。このＶｔｈ制御を目的とし
たイオンインプランテーションはゲート絶縁膜３の成膜
前に行なってもよい。この上に、Ａｌ，Ｔｉ，Ｍｏ，
Ｗ，Ｔａ，Ｄｏｐｅｄ ｐｏｌｙ−Ｓｉなどあるいはこ
れらの合金を２００〜８００ｎｍ成膜し、パタニングし
てゲート電極１Ｎ，１Ｐとする。次いで、Ｐ＋イオンを
質量分離イオン注入法で半導体薄膜に注入し、ＬＤＤ領
域を設ける。ドーズ量は６×１０12〜５×１０13／ｃｍ
2 程度であり、加速電圧は例えば１００ｋｅＶである。
ＬＤＤ領域の形成を目的としたイオン注入後、Ｎｃｈ−
ＴＦＴのレジストパタンを形成し、Ｐ＋イオンを非質量
分離型のイオンシャワードーピングを、例えば１×１０
15／ｃｍ2 程度のドーズ量で加速電圧を１００ｋｅＶに
設定して行ない、Ｎｃｈ−ＴＦＴのソース領域Ｓ及びド
レイン領域Ｄを形成する。ドーピングガスは例えばＰＨ
3 ／Ｈ2 混合ガスである。更にＰｃｈ−ＴＦＴのレジス
トパタンを形成し、ドーピングガスをＢ2 Ｈ6 ／Ｈ2系
に切り換え、ドーズ量を１×１０15〜３×１０15／ｃｍ
2 に設定し加速電圧を５０ｋｅＶ程度に設定してイオン
注入を行ない、Ｐｃｈ−ＴＦＴのドレイン領域Ｄ及びソ
ース領域Ｓを形成する。この後、ＲＴＡによる活性化工
程となる。ＲＴＡでは紫外光ランプからの紫外線がＳｉ
Ｎx からなる吸熱層６ｚで十分に吸収されるので、半導
体薄膜５自体が素子領域毎に分離されていても効果的に
不純物を活性化することができる。
体薄膜５をエッチングして島状に分離する。その上に、
ＳｉＯx からなるゲート絶縁膜３を約３０〜２００ｎｍ
程度の厚みで成膜する。成膜には、プラズマＣＶＤ法を
用いることができる。図から明らかな様に、各薄膜トラ
ンジスタの素子領域を形成する半導体薄膜５は表面ばか
りでなく端面部もゲート絶縁膜３で被覆されており、図
１の（ｃ）に示した先の実施形態の素子領域の形状より
も好ましい。ここで必要ならばＢ＋を各ＴＦＴのＶｔｈ
を制御する目的で注入する。例えばドーズ量は５×１０
11〜６×１０12／ｃｍ2 程度であり、ゲート絶縁膜３の
膜厚が１００ｎｍの場合は加速電圧を３０ｋｅＶで質量
分離したイオンを注入する。このＶｔｈ制御を目的とし
たイオンインプランテーションはゲート絶縁膜３の成膜
前に行なってもよい。この上に、Ａｌ，Ｔｉ，Ｍｏ，
Ｗ，Ｔａ，Ｄｏｐｅｄ ｐｏｌｙ−Ｓｉなどあるいはこ
れらの合金を２００〜８００ｎｍ成膜し、パタニングし
てゲート電極１Ｎ，１Ｐとする。次いで、Ｐ＋イオンを
質量分離イオン注入法で半導体薄膜に注入し、ＬＤＤ領
域を設ける。ドーズ量は６×１０12〜５×１０13／ｃｍ
2 程度であり、加速電圧は例えば１００ｋｅＶである。
ＬＤＤ領域の形成を目的としたイオン注入後、Ｎｃｈ−
ＴＦＴのレジストパタンを形成し、Ｐ＋イオンを非質量
分離型のイオンシャワードーピングを、例えば１×１０
15／ｃｍ2 程度のドーズ量で加速電圧を１００ｋｅＶに
設定して行ない、Ｎｃｈ−ＴＦＴのソース領域Ｓ及びド
レイン領域Ｄを形成する。ドーピングガスは例えばＰＨ
3 ／Ｈ2 混合ガスである。更にＰｃｈ−ＴＦＴのレジス
トパタンを形成し、ドーピングガスをＢ2 Ｈ6 ／Ｈ2系
に切り換え、ドーズ量を１×１０15〜３×１０15／ｃｍ
2 に設定し加速電圧を５０ｋｅＶ程度に設定してイオン
注入を行ない、Ｐｃｈ−ＴＦＴのドレイン領域Ｄ及びソ
ース領域Ｓを形成する。この後、ＲＴＡによる活性化工
程となる。ＲＴＡでは紫外光ランプからの紫外線がＳｉ
Ｎx からなる吸熱層６ｚで十分に吸収されるので、半導
体薄膜５自体が素子領域毎に分離されていても効果的に
不純物を活性化することができる。
【００１６】この後図５の工程（ｃ）に進み、Ｎｃｈ−
ＴＦＴ及びＰｃｈ−ＴＦＴの上にＳｉＯx からなる層間
絶縁膜７及びＳｉＮx からなる層間絶縁膜８を連続して
成膜する。これらの層間絶縁膜７，８の膜厚は２００ｎ
ｍ程度である。成膜には例えばプラズマＣＶＤ法を用い
ることができる。この後、上側の層間絶縁膜８をキャッ
プ膜として、水素化アニールを窒素雰囲気中３５０〜４
００℃程度一時間施す。ＲＴＡによる活性化工程は、層
間絶縁膜８の成膜後に行なっても良い。この場合は層間
絶縁膜８が吸熱層になる。
ＴＦＴ及びＰｃｈ−ＴＦＴの上にＳｉＯx からなる層間
絶縁膜７及びＳｉＮx からなる層間絶縁膜８を連続して
成膜する。これらの層間絶縁膜７，８の膜厚は２００ｎ
ｍ程度である。成膜には例えばプラズマＣＶＤ法を用い
ることができる。この後、上側の層間絶縁膜８をキャッ
プ膜として、水素化アニールを窒素雰囲気中３５０〜４
００℃程度一時間施す。ＲＴＡによる活性化工程は、層
間絶縁膜８の成膜後に行なっても良い。この場合は層間
絶縁膜８が吸熱層になる。
【００１７】最後に（ｄ）に示す様に、層間絶縁膜７及
び８にコンタクトホールを開口し、Ａｌ膜９ａ及びＴｉ
膜９ｂを連続してスパッタした後、パタニングして配線
電極９に加工する。次いでアクリル系の有機樹脂からな
る平坦化膜１０を例えば１μｍの厚みで塗布する。この
平坦化膜１０にコンタクトホールを開口した後、ＩＴＯ
やＩＸＯなどからなる透明導電膜をスパッタし、所定の
形状にパタニングして画素電極１１に加工する。透明導
電材料を例えば約２２０℃で窒素雰囲気中３０分間アニ
ールすることにより、アクティブマトリクス型の表示装
置に用いる薄膜半導体装置が完成する。尚、本実施形態
では、紫外光の熱吸収層６ｚを、半導体薄膜５の下部に
設けたが、熱吸収層は半導体薄膜の上部に連続して設け
てもよいことは勿論である。例えば、層間絶縁膜８のＳ
ｉＮｘを熱吸収層にする場合がそれである。更に、半導
体薄膜の上下両方に熱吸収層が連続して作成されていれ
ば、一層吸熱効果が上がる。又、本実施形態では不純物
の活性化を例に取り説明したが、本発明は不純物活性化
に限ることなく、例えば脱水素アニール工程にも応用可
能である。
び８にコンタクトホールを開口し、Ａｌ膜９ａ及びＴｉ
膜９ｂを連続してスパッタした後、パタニングして配線
電極９に加工する。次いでアクリル系の有機樹脂からな
る平坦化膜１０を例えば１μｍの厚みで塗布する。この
平坦化膜１０にコンタクトホールを開口した後、ＩＴＯ
やＩＸＯなどからなる透明導電膜をスパッタし、所定の
形状にパタニングして画素電極１１に加工する。透明導
電材料を例えば約２２０℃で窒素雰囲気中３０分間アニ
ールすることにより、アクティブマトリクス型の表示装
置に用いる薄膜半導体装置が完成する。尚、本実施形態
では、紫外光の熱吸収層６ｚを、半導体薄膜５の下部に
設けたが、熱吸収層は半導体薄膜の上部に連続して設け
てもよいことは勿論である。例えば、層間絶縁膜８のＳ
ｉＮｘを熱吸収層にする場合がそれである。更に、半導
体薄膜の上下両方に熱吸収層が連続して作成されていれ
ば、一層吸熱効果が上がる。又、本実施形態では不純物
の活性化を例に取り説明したが、本発明は不純物活性化
に限ることなく、例えば脱水素アニール工程にも応用可
能である。
【００１８】図６は、本発明に係る薄膜半導体装置の製
造方法の第三実施形態の一例を示す工程図である。先に
説明した第一実施形態及び第二実施形態では、トップゲ
ート構造の薄膜トランジスタを作成していたが、本実施
形態ではボトムゲート構造の薄膜トランジスタを作成す
る。尚、本実施形態では便宜上ｎチャネル型の薄膜トラ
ンジスタの製造方法を示すが、ｐチャネル型でも不純物
種（ドーパント種）を変えるだけで全く同様である。ま
ず（ａ）に示すように、ガラス等からなる絶縁基板０の
上にＡｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ，Ｃｕ又はこれらの合
金を１００乃至２５０ｎｍの厚みで形成し、パタニング
してゲート電極１に加工する。
造方法の第三実施形態の一例を示す工程図である。先に
説明した第一実施形態及び第二実施形態では、トップゲ
ート構造の薄膜トランジスタを作成していたが、本実施
形態ではボトムゲート構造の薄膜トランジスタを作成す
る。尚、本実施形態では便宜上ｎチャネル型の薄膜トラ
ンジスタの製造方法を示すが、ｐチャネル型でも不純物
種（ドーパント種）を変えるだけで全く同様である。ま
ず（ａ）に示すように、ガラス等からなる絶縁基板０の
上にＡｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ，Ｃｕ又はこれらの合
金を１００乃至２５０ｎｍの厚みで形成し、パタニング
してゲート電極１に加工する。
【００１９】次いで（ｂ）に示すように、ゲート電極１
の上にゲート絶縁膜を形成する。本実施形態では、ゲー
ト絶縁膜はゲート窒化膜２（ＳｉＮX ）／ゲート酸化膜
３（ＳｉＯ2 ）の二層構造を用いた。ゲート窒化膜２は
ＳｉＨ4 ガスとＮＨ3 ガスの混合物を原料気体として用
い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜した。尚、
プラズマＣＶＤに代えて常圧ＣＶＤあるいは減圧ＣＶＤ
を用いてもよい。本実施形態では、ゲート窒化膜２の厚
みは５０ｎｍである。ゲート窒化膜２の成膜に連続し
て、ゲート酸化膜３を約２００ｎｍの厚みで成膜する。
更にゲート酸化膜３の上に連続的に非晶質シリコンから
なる半導体薄膜４を約３０乃至８０ｎｍの厚みで成膜し
た。二層構造のゲート絶縁膜と非晶質半導体薄膜４は成
膜チャンバの真空系を破らず連続成膜した。以上の成膜
でプラズマＣＶＤ法を用いた場合には、４００乃至４５
０℃の温度で窒素雰囲気中１乃至２時間程度加熱処理を
行ない、非晶質半導体薄膜４に含有されていた水素を放
出する。所謂脱水素アニールを行なう。
の上にゲート絶縁膜を形成する。本実施形態では、ゲー
ト絶縁膜はゲート窒化膜２（ＳｉＮX ）／ゲート酸化膜
３（ＳｉＯ2 ）の二層構造を用いた。ゲート窒化膜２は
ＳｉＨ4 ガスとＮＨ3 ガスの混合物を原料気体として用
い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜した。尚、
プラズマＣＶＤに代えて常圧ＣＶＤあるいは減圧ＣＶＤ
を用いてもよい。本実施形態では、ゲート窒化膜２の厚
みは５０ｎｍである。ゲート窒化膜２の成膜に連続し
て、ゲート酸化膜３を約２００ｎｍの厚みで成膜する。
更にゲート酸化膜３の上に連続的に非晶質シリコンから
なる半導体薄膜４を約３０乃至８０ｎｍの厚みで成膜し
た。二層構造のゲート絶縁膜と非晶質半導体薄膜４は成
膜チャンバの真空系を破らず連続成膜した。以上の成膜
でプラズマＣＶＤ法を用いた場合には、４００乃至４５
０℃の温度で窒素雰囲気中１乃至２時間程度加熱処理を
行ない、非晶質半導体薄膜４に含有されていた水素を放
出する。所謂脱水素アニールを行なう。
【００２０】ここで、必要に応じ薄膜トランジスタのＶ
ｔｈを制御する目的で、Ｖｔｈイオンインプランテーシ
ョンを行なう。本例では、Ｂ＋をドーズ量が５×１０11
乃至６×１０12／ｃｍ2 程度でイオン注入した。このＶ
ｔｈイオンインプランテーションでは６２０ｎｍ幅に整
形されたイオンのラインビームを用いた。予め質量分離
を施したイオンのラインビームを用いた注入法は、大型
ガラス基板に形成された半導体薄膜に均一性よく不純物
イオンを導入するのに好適な方法である。次いで、レー
ザ光を照射し、非晶質半導体薄膜４を結晶化する。レー
ザ光としてはエキシマレーザビームを用いることができ
る。所謂エキシマレーザアニール（ＥＬＡ）は６００℃
以下のプロセス温度で半導体薄膜を結晶化するための有
力な手段である。本実施例では、パルス状に励起され且
つ矩形状又は帯状に整形されたレーザ光を非晶質半導体
薄膜４に照射して結晶化を行なう。場合によっては、固
相成長法により半導体薄膜の結晶化を行っても良い。
ｔｈを制御する目的で、Ｖｔｈイオンインプランテーシ
ョンを行なう。本例では、Ｂ＋をドーズ量が５×１０11
乃至６×１０12／ｃｍ2 程度でイオン注入した。このＶ
ｔｈイオンインプランテーションでは６２０ｎｍ幅に整
形されたイオンのラインビームを用いた。予め質量分離
を施したイオンのラインビームを用いた注入法は、大型
ガラス基板に形成された半導体薄膜に均一性よく不純物
イオンを導入するのに好適な方法である。次いで、レー
ザ光を照射し、非晶質半導体薄膜４を結晶化する。レー
ザ光としてはエキシマレーザビームを用いることができ
る。所謂エキシマレーザアニール（ＥＬＡ）は６００℃
以下のプロセス温度で半導体薄膜を結晶化するための有
力な手段である。本実施例では、パルス状に励起され且
つ矩形状又は帯状に整形されたレーザ光を非晶質半導体
薄膜４に照射して結晶化を行なう。場合によっては、固
相成長法により半導体薄膜の結晶化を行っても良い。
【００２１】（ｃ）に示すように、前工程で結晶化され
た多結晶半導体薄膜５の上に例えばプラズマＣＶＤ法で
ＳｉＯ2 を約１００ｎｍ乃至３００ｎｍの厚みで形成す
る。本例ではシランガスを分解してＳｉＯ2 を形成し
た。このＳｉＯ2 を所定の形状にパタニングしてストッ
パー膜６に加工する。この場合、裏面露光技術を用いて
ゲート電極１と整合するようにストッパー膜６をパタニ
ングしている。ストッパー膜６の直下に位置する多結晶
半導体薄膜５の部分はチャネル領域Ｃｈとして保護され
る。続いて、ストッパー膜６をマスクとしてイオンイン
プランテーションにより不純物（例えばＰ＋イオン）を
半導体薄膜５に注入し、ＬＤＤ領域を形成する。この時
のドーズ量は、例えば４×１０12乃至５×１０13／ｃｍ
2 である。加速電圧は例えば１０ｋｅＶである。更にス
トッパー膜６及びその両側のＬＤＤ領域を被覆するよう
にフォトレジストをパタニング形成したあと、これをマ
スクとして不純物（例えばＰ＋イオン）を高濃度で注入
し、ソース領域Ｓ及びドレイン領域Ｄを形成する。不純
物注入には、例えばイオンドーピング（イオンシャワ
ー）を用いることができる。これは質量分離をかけるこ
となく電界加速で不純物を注入するものであり、本実施
例ではＨ2 で希釈したＰＨ３ ガスを用い１×１０15／
ｃｍ2 程度のドーズ量で不純物を注入し、ソース領域Ｓ
及びドレイン領域Ｄを形成した。尚、図示しないが、ｐ
チャネルの薄膜トランジスタを形成する場合には、ｎチ
ャネル型薄膜トランジスタの領域をフォトレジストで被
覆したあと、不純物をＰ＋イオンからＢ＋イオンに切り
換えドーズ量１×１０15／ｃｍ2 程度でイオンドーピン
グすればよい。例えばＨ2 で希釈したＢ2 Ｈ６ ガスを
用いる。尚、ここでは質量分離型のイオンインプランテ
ーション装置を用いて不純物を注入してもよい。
た多結晶半導体薄膜５の上に例えばプラズマＣＶＤ法で
ＳｉＯ2 を約１００ｎｍ乃至３００ｎｍの厚みで形成す
る。本例ではシランガスを分解してＳｉＯ2 を形成し
た。このＳｉＯ2 を所定の形状にパタニングしてストッ
パー膜６に加工する。この場合、裏面露光技術を用いて
ゲート電極１と整合するようにストッパー膜６をパタニ
ングしている。ストッパー膜６の直下に位置する多結晶
半導体薄膜５の部分はチャネル領域Ｃｈとして保護され
る。続いて、ストッパー膜６をマスクとしてイオンイン
プランテーションにより不純物（例えばＰ＋イオン）を
半導体薄膜５に注入し、ＬＤＤ領域を形成する。この時
のドーズ量は、例えば４×１０12乃至５×１０13／ｃｍ
2 である。加速電圧は例えば１０ｋｅＶである。更にス
トッパー膜６及びその両側のＬＤＤ領域を被覆するよう
にフォトレジストをパタニング形成したあと、これをマ
スクとして不純物（例えばＰ＋イオン）を高濃度で注入
し、ソース領域Ｓ及びドレイン領域Ｄを形成する。不純
物注入には、例えばイオンドーピング（イオンシャワ
ー）を用いることができる。これは質量分離をかけるこ
となく電界加速で不純物を注入するものであり、本実施
例ではＨ2 で希釈したＰＨ３ ガスを用い１×１０15／
ｃｍ2 程度のドーズ量で不純物を注入し、ソース領域Ｓ
及びドレイン領域Ｄを形成した。尚、図示しないが、ｐ
チャネルの薄膜トランジスタを形成する場合には、ｎチ
ャネル型薄膜トランジスタの領域をフォトレジストで被
覆したあと、不純物をＰ＋イオンからＢ＋イオンに切り
換えドーズ量１×１０15／ｃｍ2 程度でイオンドーピン
グすればよい。例えばＨ2 で希釈したＢ2 Ｈ６ ガスを
用いる。尚、ここでは質量分離型のイオンインプランテ
ーション装置を用いて不純物を注入してもよい。
【００２２】この後、半導体薄膜５に注入された不純物
の活性化工程となる。活性化工程では急速加熱法（ＲＴ
Ａ）で、紫外光領域の波長の光を多結晶半導体薄膜５に
短時間照射することにより不純物の活性化を図る。半導
体薄膜５が連続した状態でＲＴＡにより加熱処理を行な
うので、半導体薄膜５の熱吸収がよく、不純物は十分に
活性化される。ＲＴＡは加熱温度の均一性に優れる為、
ＬＤＤ抵抗のばらつきが抑えられ、スループットもエキ
シマレーザを用いた活性化より速いという利点がある。
ＲＴＡはガラス基板０を長尺状のＵＶランプの下で一方
向に搬送させるだけで実現でき、基板０の寸法が６００
×７２０ｍｍ程度まで拡大しても、６０枚／ｍｉｎ程度
の処理速度を実現できる。この後、各薄膜トランジスタ
の素子領域の形状に合わせて、半導体薄膜５をアイラン
ド状にパタニングする。
の活性化工程となる。活性化工程では急速加熱法（ＲＴ
Ａ）で、紫外光領域の波長の光を多結晶半導体薄膜５に
短時間照射することにより不純物の活性化を図る。半導
体薄膜５が連続した状態でＲＴＡにより加熱処理を行な
うので、半導体薄膜５の熱吸収がよく、不純物は十分に
活性化される。ＲＴＡは加熱温度の均一性に優れる為、
ＬＤＤ抵抗のばらつきが抑えられ、スループットもエキ
シマレーザを用いた活性化より速いという利点がある。
ＲＴＡはガラス基板０を長尺状のＵＶランプの下で一方
向に搬送させるだけで実現でき、基板０の寸法が６００
×７２０ｍｍ程度まで拡大しても、６０枚／ｍｉｎ程度
の処理速度を実現できる。この後、各薄膜トランジスタ
の素子領域の形状に合わせて、半導体薄膜５をアイラン
ド状にパタニングする。
【００２３】最後に（ｄ）に示すように、ＳｉＯ2 を約
２００ｎｍの厚みで成膜し、層間絶縁膜７とする。層間
絶縁膜７の形成後、ＳｉＮX をプラズマＣＶＤ法で約２
００乃至４００ｎｍ成膜し、パシーベーション膜（キャ
ップ膜）８とする。この段階で窒素ガス又はフォーミン
グガス中又は真空中雰囲気下で３５０℃程度の加熱処理
を１時間行ない、層間絶縁膜７に含まれる水素原子を半
導体薄膜５中に拡散させる。このあと、コンタクトホー
ルを開口し、Ａｌ膜９ａ及びＴｉ膜９ｂを２００乃至４
００ｎｍの厚みでスパッタしたあと、所定の形状にパタ
ニングして配線電極９に加工する。更に、アクリル樹脂
等からなる平坦化層１０を１μｍ程度の厚みで塗布した
あとコンタクトホールを開口する。平坦化層１０の上に
ＩＴＯやＩＸＯ等からなる透明導電膜をスパッタしたあ
と、所定の形状にパタニングして画素電極１１に加工す
る。ＩＴＯを用いた場合には、２２０℃でＮ2 中３０分
程度のアニールを行う。
２００ｎｍの厚みで成膜し、層間絶縁膜７とする。層間
絶縁膜７の形成後、ＳｉＮX をプラズマＣＶＤ法で約２
００乃至４００ｎｍ成膜し、パシーベーション膜（キャ
ップ膜）８とする。この段階で窒素ガス又はフォーミン
グガス中又は真空中雰囲気下で３５０℃程度の加熱処理
を１時間行ない、層間絶縁膜７に含まれる水素原子を半
導体薄膜５中に拡散させる。このあと、コンタクトホー
ルを開口し、Ａｌ膜９ａ及びＴｉ膜９ｂを２００乃至４
００ｎｍの厚みでスパッタしたあと、所定の形状にパタ
ニングして配線電極９に加工する。更に、アクリル樹脂
等からなる平坦化層１０を１μｍ程度の厚みで塗布した
あとコンタクトホールを開口する。平坦化層１０の上に
ＩＴＯやＩＸＯ等からなる透明導電膜をスパッタしたあ
と、所定の形状にパタニングして画素電極１１に加工す
る。ＩＴＯを用いた場合には、２２０℃でＮ2 中３０分
程度のアニールを行う。
【００２４】図７は、本発明に従って製造した薄膜半導
体装置を駆動基板に用いたアクティブマトリクス型の液
晶表示装置の一例を示す模式的な斜視図である。図示す
るように、本表示装置は一対の絶縁基板０，１０２と両
者の間に保持された電気光学物質１０３とを備えたパネ
ル構造を有する。電気光学物質１０３としては、液晶材
料を用いる。下側の絶縁基板０には画素アレイ部１０４
と駆動回路部とが集積形成されている。駆動回路部は垂
直駆動回路１０５と水平駆動回路１０６とに分かれてい
る。又、絶縁基板０の周辺部上端には外部接続用の端子
部１０７が形成されている。端子部１０７は配線１０８
を介して垂直駆動回路１０５及び水平駆動回路１０６に
接続している。画素アレイ部１０４には行状のゲート配
線１０９と列状の信号配線１１０が形成されている。両
配線の交差部には画素電極１１とこれを駆動する薄膜ト
ランジスタＴＦＴが形成されている。薄膜トランジスタ
ＴＦＴのゲート電極は対応するゲート配線１０９に接続
され、ドレイン領域は対応する画素電極１１に接続さ
れ、ソース領域は対応する信号配線１１０に接続してい
る。ゲート配線１０９は垂直駆動回路１０５に接続する
一方、信号配線１１０は水平駆動回路１０６に接続して
いる。画素電極１１をスイッチング駆動する薄膜トラン
ジスタＴＦＴ及び垂直駆動回路１０５と水平駆動回路１
０６に含まれる薄膜トランジスタは、本発明に従って作
成されたものである。
体装置を駆動基板に用いたアクティブマトリクス型の液
晶表示装置の一例を示す模式的な斜視図である。図示す
るように、本表示装置は一対の絶縁基板０，１０２と両
者の間に保持された電気光学物質１０３とを備えたパネ
ル構造を有する。電気光学物質１０３としては、液晶材
料を用いる。下側の絶縁基板０には画素アレイ部１０４
と駆動回路部とが集積形成されている。駆動回路部は垂
直駆動回路１０５と水平駆動回路１０６とに分かれてい
る。又、絶縁基板０の周辺部上端には外部接続用の端子
部１０７が形成されている。端子部１０７は配線１０８
を介して垂直駆動回路１０５及び水平駆動回路１０６に
接続している。画素アレイ部１０４には行状のゲート配
線１０９と列状の信号配線１１０が形成されている。両
配線の交差部には画素電極１１とこれを駆動する薄膜ト
ランジスタＴＦＴが形成されている。薄膜トランジスタ
ＴＦＴのゲート電極は対応するゲート配線１０９に接続
され、ドレイン領域は対応する画素電極１１に接続さ
れ、ソース領域は対応する信号配線１１０に接続してい
る。ゲート配線１０９は垂直駆動回路１０５に接続する
一方、信号配線１１０は水平駆動回路１０６に接続して
いる。画素電極１１をスイッチング駆動する薄膜トラン
ジスタＴＦＴ及び垂直駆動回路１０５と水平駆動回路１
０６に含まれる薄膜トランジスタは、本発明に従って作
成されたものである。
【００２５】図８は、本発明に従って製造された薄膜半
導体装置を駆動基板に用いた有機エレクトロルミネッセ
ンス表示装置の一例を示す模式的な断面図である。本実
施例は、画素として有機エレクトロルミネッセンス素子
ＯＬＥＤを用いている。ＯＬＥＤは陽極Ａ，有機層２１
０及び陰極Ｋを順に重ねたものである。陽極Ａは画素毎
に分離しており、例えばクロムからなり基本的に光反射
性である。陰極Ｋは画素間で共通接続されており、例え
ば極薄の金属層２１１と透明導電層２１２の積層構造で
あり、基本的に光透過性である。係る構成を有するＯＬ
ＥＤの陽極Ａ／陰極Ｋ間に順方向の電圧（１０Ｖ程度）
を印加すると、電子や正孔などキャリアの注入が起こ
り、発光が観測される。ＯＬＥＤの動作は、陽極Ａから
注入された正孔と陰極Ｋから注入された電子により形成
された励起子による発光と考えられる。
導体装置を駆動基板に用いた有機エレクトロルミネッセ
ンス表示装置の一例を示す模式的な断面図である。本実
施例は、画素として有機エレクトロルミネッセンス素子
ＯＬＥＤを用いている。ＯＬＥＤは陽極Ａ，有機層２１
０及び陰極Ｋを順に重ねたものである。陽極Ａは画素毎
に分離しており、例えばクロムからなり基本的に光反射
性である。陰極Ｋは画素間で共通接続されており、例え
ば極薄の金属層２１１と透明導電層２１２の積層構造で
あり、基本的に光透過性である。係る構成を有するＯＬ
ＥＤの陽極Ａ／陰極Ｋ間に順方向の電圧（１０Ｖ程度）
を印加すると、電子や正孔などキャリアの注入が起こ
り、発光が観測される。ＯＬＥＤの動作は、陽極Ａから
注入された正孔と陰極Ｋから注入された電子により形成
された励起子による発光と考えられる。
【００２６】一方、ＯＬＥＤを駆動する薄膜トランジス
タＴＦＴは、ガラスなどからなる基板０の上に形成され
たゲート電極１と、その上面に重ねられたゲート絶縁膜
２３と、このゲート絶縁膜２３を介してゲート電極１の
上方に重ねられた半導体薄膜５とからなる。薄膜トラン
ジスタＴＦＴはＯＬＥＤに供給される電流の通路となる
ソース領域Ｓ、チャネル領域Ｃｈ及びドレイン領域Ｄを
備えている。チャネル領域Ｃｈは丁度ゲート電極１の直
上に位置する。このボトムゲート構造を有する薄膜トラ
ンジスタＴＦＴは層間絶縁膜７により被覆されており、
その上には配線電極９及びドレイン電極２００が形成さ
れている。これらの上には別の層間絶縁膜９１を介して
前述したＯＬＥＤが成膜されている。このＯＬＥＤの陽
極Ａはドレイン電極２００を介して薄膜トランジスタＴ
ＦＴに電気接続されている。
タＴＦＴは、ガラスなどからなる基板０の上に形成され
たゲート電極１と、その上面に重ねられたゲート絶縁膜
２３と、このゲート絶縁膜２３を介してゲート電極１の
上方に重ねられた半導体薄膜５とからなる。薄膜トラン
ジスタＴＦＴはＯＬＥＤに供給される電流の通路となる
ソース領域Ｓ、チャネル領域Ｃｈ及びドレイン領域Ｄを
備えている。チャネル領域Ｃｈは丁度ゲート電極１の直
上に位置する。このボトムゲート構造を有する薄膜トラ
ンジスタＴＦＴは層間絶縁膜７により被覆されており、
その上には配線電極９及びドレイン電極２００が形成さ
れている。これらの上には別の層間絶縁膜９１を介して
前述したＯＬＥＤが成膜されている。このＯＬＥＤの陽
極Ａはドレイン電極２００を介して薄膜トランジスタＴ
ＦＴに電気接続されている。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの不純物活性化工程をスループットよ
く効率的に行なうことができる。又、従来の方法では難
しかったトップゲート構造の薄膜トランジスタをＲＴＡ
によって活性化することが可能となり、ＲＴＡの適用範
囲を広げることができた。
薄膜トランジスタの不純物活性化工程をスループットよ
く効率的に行なうことができる。又、従来の方法では難
しかったトップゲート構造の薄膜トランジスタをＲＴＡ
によって活性化することが可能となり、ＲＴＡの適用範
囲を広げることができた。
【図面の簡単な説明】
【図１】本発明に係る薄膜半導体装置の製造方法の第一
実施形態を示す工程図である。
実施形態を示す工程図である。
【図２】本発明に係る薄膜半導体装置の製造方法の第一
実施形態の製造方法を示す工程図である。
実施形態の製造方法を示す工程図である。
【図３】本発明に使うＲＴＡ装置の一例を示す模式図で
ある。
ある。
【図４】本発明に係る薄膜半導体装置の製造方法の第二
実施形態を示す工程図である。
実施形態を示す工程図である。
【図５】本発明に係る薄膜半導体装置の製造方法の第二
実施形態の工程図である。
実施形態の工程図である。
【図６】本発明に係る薄膜半導体装置の製造方法の第三
実施形態を示す工程図である。
実施形態を示す工程図である。
【図７】本発明に係る液晶表示装置の一例を示す斜視図
である。
である。
【図８】本発明に係るエレクトロルミネッセンス表示装
置の一例を示す斜視図である。
置の一例を示す斜視図である。
０・・・絶縁基板、１・・・ゲート電極、２・・・ゲー
ト窒化膜、３・・・ゲート酸化膜、４・・・非晶質半導
体薄膜、５・・・多結晶半導体薄膜、６ｚ・・・熱吸収
層、７・・・層間絶縁膜、１１・・・画素電極
ト窒化膜、３・・・ゲート酸化膜、４・・・非晶質半導
体薄膜、５・・・多結晶半導体薄膜、６ｚ・・・熱吸収
層、７・・・層間絶縁膜、１１・・・画素電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 JA24 KA05 MA05 MA08 MA12 MA17 MA27 MA30 MA37 NA24 NA25 5F110 AA30 BB02 BB04 CC02 CC08 DD02 DD13 DD14 DD17 EE03 EE04 EE06 EE09 FF02 FF03 FF09 FF29 FF30 FF32 GG02 GG13 GG25 GG32 GG34 GG45 GG47 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL07 HL11 HL23 HL27 HM15 NN03 NN04 NN14 NN23 NN24 NN27 NN35 NN72 PP01 PP03 PP35 QQ10 QQ11 QQ12 QQ19 QQ23 QQ24
Claims (40)
- 【請求項１】 基板上に複数の薄膜トランジスタが配さ
れ、各薄膜トランジスタはゲート絶縁膜を介して半導体
薄膜の一面にゲート電極を配した積層構造を有するとと
もに個々の素子領域毎に分かれて配されている薄膜半導
体装置の製造方法であって、 基板の主面に沿って連続した状態で半導体薄膜を形成す
る薄膜形成工程と、 該半導体薄膜が連続した状態を保ったまま急速加熱法に
より該半導体薄膜に必要な熱処理を施す加熱工程と、 連続した状態の半導体薄膜をエッチングにより個々の素
子領域毎に分離する分離工程とを含むことを特徴とする
薄膜半導体装置の製造方法。 - 【請求項２】 前記加熱工程は、該半導体薄膜に導入さ
れた不純物を活性化する為に必要な熱処理を施すことを
特徴とする請求項１記載の薄膜半導体装置の製造方法。 - 【請求項３】 前記加熱工程は、紫外線光源及び赤外線
光源の少なくとも一方を用いた急速加熱法により半導体
薄膜に熱処理を施すことを特徴とする請求項１記載の薄
膜半導体装置の製造方法。 - 【請求項４】 該半導体薄膜の上面にゲート絶縁膜を介
してゲート電極を積層するゲート形成工程を含み、トッ
プゲート構造の薄膜トランジスタを作成することを特徴
とする請求項１記載の薄膜半導体装置の製造方法。 - 【請求項５】 基板上に複数の薄膜トランジスタが配さ
れ、各薄膜トランジスタはゲート絶縁膜を介して半導体
薄膜の一面にゲート電極を配した積層構造を有するとと
もに個々の素子領域毎に分かれて配されている薄膜半導
体装置の製造方法であって、 基板の主面に沿って連続した状態で半導体薄膜を形成す
る薄膜形成工程と、 連続した状態の半導体薄膜をエッチングにより個々の素
子領域毎に分離する分離工程と、 該分離工程より前の時点又は後の時点で、複数の素子領
域に渡って連続する吸熱層を形成する吸熱層形成工程
と、 該吸熱層が存在する状態で、急速加熱法により該半導体
薄膜に必要な熱処理を施す加熱工程とを含むことを特徴
とする薄膜半導体装置の製造方法。 - 【請求項６】 前記吸熱層形成工程は、該薄膜形成工程
の前に該半導体薄膜の下地として吸熱層を形成すること
を特徴とする請求項５記載の薄膜半導体装置の製造方
法。 - 【請求項７】 前記吸熱層形成工程は、窒化シリコンか
らなる吸熱層を形成することを特徴とする請求項５記載
の薄膜半導体装置の製造方法。 - 【請求項８】 前記加熱工程は、該半導体薄膜に導入さ
れた不純物を活性化する為に必要な熱処理を施すことを
特徴とする請求項５記載の薄膜半導体装置の製造方法。 - 【請求項９】 前記加熱工程は、紫外線光源及び赤外線
光源の少なくとも一方を用いた急速加熱法により半導体
薄膜に熱処理を施すことを特徴とする請求項５記載の薄
膜半導体装置の製造方法。 - 【請求項１０】 該半導体薄膜の上面にゲート絶縁膜を
介してゲート電極を積層するゲート形成工程を含み、ト
ップゲート構造の薄膜トランジスタを作成することを特
徴とする請求項５記載の薄膜半導体装置の製造方法。 - 【請求項１１】 基板上に複数の薄膜トランジスタが配
され、各薄膜トランジスタはゲート絶縁膜を介して半導
体薄膜の一面にゲート電極を配した積層構造を有すると
ともに個々の素子領域毎に分かれて配されている薄膜半
導体装置であって、 前記半導体薄膜は、基板の主面に沿って連続した状態で
形成し、連続した状態を保ったまま急速加熱法により必
要な熱処理を施され、更に連続した状態の半導体薄膜を
エッチングにより個々の素子領域毎に分離したものであ
ることを特徴とする薄膜半導体装置。 - 【請求項１２】 前記半導体薄膜は不純物が導入されて
おり、該導入された不純物を活性化する為に必要な熱処
理が施されていることを特徴とする請求項１１記載の薄
膜半導体装置。 - 【請求項１３】 前記半導体薄膜は、紫外線光源及び赤
外線光源の少なくとも一方を用いた急速加熱法により熱
処理が施されていることを特徴とする請求項１１記載の
薄膜半導体装置。 - 【請求項１４】 前駆薄膜トランジスタは、該半導体薄
膜の上面にゲート絶縁膜を介してゲート電極を積層した
トップゲート構造を有することを特徴とする請求項１１
記載の薄膜半導体装置。 - 【請求項１５】 基板上に複数の薄膜トランジスタ及び
吸熱層が配され、各薄膜トランジスタはゲート絶縁膜を
介して半導体薄膜の一面にゲート電極を配した積層構造
を有するとともに個々の素子領域毎に分かれて配されて
いる薄膜半導体装置であって、 前記半導体薄膜は、基板の主面に沿って連続した状態で
形成した後、エッチングにより個々の素子領域毎に分離
されている一方、 前記吸熱層は複数の素子領域に渡って連続した状態で形
成されており、 該吸熱層が存在する状態で、急速加熱法により該半導体
薄膜に必要な熱処理が施されていることを特徴とする薄
膜半導体装置。 - 【請求項１６】 前記吸熱層は、該半導体薄膜の下地と
して形成されていることを特徴とする請求項１５記載の
薄膜半導体装置。 - 【請求項１７】 前記吸熱層は、窒化シリコンからなる
ことを特徴とする請求項１５記載の薄膜半導体装置。 - 【請求項１８】 前記半導体薄膜は不純物が導入されて
おり、該不純物を活性化する為に必要な熱処理を施すこ
とを特徴とする請求項１５記載の薄膜半導体装置。 - 【請求項１９】 前記半導体薄膜は、紫外線光源及び赤
外線光源の少なくとも一方を用いた急速加熱法により熱
処理を施されていることを特徴とする請求項１５記載の
薄膜半導体装置。 - 【請求項２０】 前記薄膜トランジスタは、該半導体薄
膜の上面にゲート絶縁膜を介してゲート電極を積層した
トップゲート構造を有することを特徴とする請求項１５
記載の薄膜半導体装置。 - 【請求項２１】 所定の間隙を介して接合した一対の基
板と、該間隙に保持された液晶とからなり、一方の基板
には複数の薄膜トランジスタとこれらにより駆動される
画素電極が形成され、他方の基板には画素電極に対向す
る電極が形成され、各薄膜トランジスタはゲート絶縁膜
を介して半導体薄膜の一面にゲート電極を配した積層構
造を有するとともに個々の素子領域毎に分かれて配され
ている液晶表示装置であって、 前記半導体薄膜は、基板の主面に沿って連続した状態で
形成し、連続した状態を保ったまま急速加熱法により必
要な熱処理を施され、更に連続した状態の半導体薄膜を
エッチングにより個々の素子領域毎に分離したものであ
ることを特徴とする液晶表示装置。 - 【請求項２２】 前記半導体薄膜は不純物が導入されて
おり、該導入された不純物を活性化する為に必要な熱処
理が施されていることを特徴とする請求項２１記載の液
晶表示装置。 - 【請求項２３】 前記半導体薄膜は、紫外線光源及び赤
外線光源の少なくとも一方を用いた急速加熱法により熱
処理が施されていることを特徴とする請求項２１記載の
液晶表示装置。 - 【請求項２４】 前駆薄膜トランジスタは、該半導体薄
膜の上面にゲート絶縁膜を介してゲート電極を積層した
トップゲート構造を有することを特徴とする請求項２１
記載の液晶表示装置。 - 【請求項２５】所定の間隙を介して接合した一対の基板
と、該間隙に保持された液晶とからなり、一方の基板に
は複数の薄膜トランジスタとこれらにより駆動される画
素電極と吸熱層が形成され、他方の基板には画素電極に
対向する電極が形成され、各薄膜トランジスタはゲート
絶縁膜を介して半導体薄膜の一面にゲート電極を配した
積層構造を有するとともに個々の素子領域毎に分かれて
配されている液晶表示装置であって、 前記半導体薄膜は、基板の主面に沿って連続した状態で
形成した後、エッチングにより個々の素子領域毎に分離
されている一方、 前記吸熱層は複数の素子領域に渡って連続した状態で形
成されており、 該吸熱層が存在する状態で、急速加熱法により該半導体
薄膜に必要な熱処理が施されていることを特徴とする液
晶表示装置。 - 【請求項２６】 前記吸熱層は、該半導体薄膜の下地と
して形成されていることを特徴とする請求項２５記載の
液晶表示装置。 - 【請求項２７】 前記吸熱層は、窒化シリコンからなる
ことを特徴とする請求項２５記載の液晶表示装置。 - 【請求項２８】 前記半導体薄膜は不純物が導入されて
おり、該不純物を活性化する為に必要な熱処理を施すこ
とを特徴とする請求項２５記載の液晶表示装置。 - 【請求項２９】 前記半導体薄膜は、紫外線光源及び赤
外線光源の少なくとも一方を用いた急速加熱法により熱
処理を施されていることを特徴とする請求項２５記載の
液晶表示装置。 - 【請求項３０】 前記薄膜トランジスタは、該半導体薄
膜の上面にゲート絶縁膜を介してゲート電極を積層した
トップゲート構造を有することを特徴とする請求項２５
記載の液晶表示装置。 - 【請求項３１】 基板上に複数の薄膜トランジスタとこ
れらにより駆動されるエレクトロルミネッセンス素子が
形成され、各薄膜トランジスタはゲート絶縁膜を介して
半導体薄膜の一面にゲート電極を配した積層構造を有す
るとともに個々の素子領域毎に分かれて配されているエ
レクトロルミネッセンス表示装置であって、 前記半導体薄膜は、基板の主面に沿って連続した状態で
形成し、連続した状態を保ったまま急速加熱法により必
要な熱処理を施され、更に連続した状態の半導体薄膜を
エッチングにより個々の素子領域毎に分離したものであ
ることを特徴とするエレクトロルミネッセンス表示装
置。 - 【請求項３２】 前記半導体薄膜は不純物が導入されて
おり、該導入された不純物を活性化する為に必要な熱処
理が施されていることを特徴とする請求項３１記載のエ
レクトロルミネッセンス表示装置。 - 【請求項３３】 前記半導体薄膜は、紫外線光源及び赤
外線光源の少なくとも一方を用いた急速加熱法により熱
処理が施されていることを特徴とする請求項３１記載の
エレクトロルミネッセンス表示装置。 - 【請求項３４】 前駆薄膜トランジスタは、該半導体薄
膜の上面にゲート絶縁膜を介してゲート電極を積層した
トップゲート構造を有することを特徴とする請求項３１
記載のエレクトロルミネッセンス表示装置。 - 【請求項３５】基板上に複数の薄膜トランジスタとこれ
らにより駆動される画素電極と吸熱層が形成され、各薄
膜トランジスタはゲート絶縁膜を介して半導体薄膜の一
面にゲート電極を配した積層構造を有するとともに個々
の素子領域毎に分かれて配されているエレクトロルミネ
ッセンス表示装置であって、 前記半導体薄膜は、基板の主面に沿って連続した状態で
形成した後、エッチングにより個々の素子領域毎に分離
されている一方、 前記吸熱層は複数の素子領域に渡って連続した状態で形
成されており、 該吸熱層が存在する状態で、急速加熱法により該半導体
薄膜に必要な熱処理が施されていることを特徴とするエ
レクトロルミネッセンス表示装置。 - 【請求項３６】 前記吸熱層は、該半導体薄膜の下地と
して形成されていることを特徴とする請求項３５記載の
エレクトロルミネッセンス表示装置。 - 【請求項３７】 前記吸熱層は、窒化シリコンからなる
ことを特徴とする請求項３５記載のエレクトロルミネッ
センス表示装置。 - 【請求項３８】 前記半導体薄膜は不純物が導入されて
おり、該不純物を活性化する為に必要な熱処理を施すこ
とを特徴とする請求項３５記載のエレクトロルミネッセ
ンス表示装置。 - 【請求項３９】 前記半導体薄膜は、紫外線光源及び赤
外線光源の少なくとも一方を用いた急速加熱法により熱
処理を施されていることを特徴とする請求項３５記載の
エレクトロルミネッセンス表示装置。 - 【請求項４０】 前記薄膜トランジスタは、該半導体薄
膜の上面にゲート絶縁膜を介してゲート電極を積層した
トップゲート構造を有することを特徴とする請求項３５
記載のエレクトロルミネッセンス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215928A JP2002033483A (ja) | 2000-07-17 | 2000-07-17 | 薄膜半導体装置の製造方法 |
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|---|---|---|---|
| JP2000215928A JP2002033483A (ja) | 2000-07-17 | 2000-07-17 | 薄膜半導体装置の製造方法 |
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|---|---|
| JP2002033483A true JP2002033483A (ja) | 2002-01-31 |
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|---|---|---|---|
| JP2000215928A Pending JP2002033483A (ja) | 2000-07-17 | 2000-07-17 | 薄膜半導体装置の製造方法 |
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| JP (1) | JP2002033483A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
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