JP2012064966A - 多結晶シリコン半導体素子及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 17
- 239000002210 silicon-based material Substances 0.000 claims description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 239000010409 thin film Substances 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 79
- 229910004298 SiO 2 Inorganic materials 0.000 description 25
- 239000010408 film Substances 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
【課題】多結晶シリコン半導体素子及びその製造方法を提供する。
【解決手段】ゲート共通化ラインに存在するシリコン物質層による寄生キャパシタンスを減少させるために、製造工程中にゲート以外の他の部分の不要なシリコン物質を除去する。シリコン物質層は、ゲートの下部のみに局地的に存在し、したがって、寄生キャパシタンスの減少によって信号遅延が抑制されて良好な電気的特性を有する薄膜トランジスタの多結晶シリコン半導体素子が得られる。
【選択図】図２
【解決手段】ゲート共通化ラインに存在するシリコン物質層による寄生キャパシタンスを減少させるために、製造工程中にゲート以外の他の部分の不要なシリコン物質を除去する。シリコン物質層は、ゲートの下部のみに局地的に存在し、したがって、寄生キャパシタンスの減少によって信号遅延が抑制されて良好な電気的特性を有する薄膜トランジスタの多結晶シリコン半導体素子が得られる。
【選択図】図２
Description
多結晶シリコン半導体素子及びその製造方法に係り、さらに詳細にはゲート共通化ラインのキャパシタンスを効果的に減少させうる多結晶シリコン半導体素子のひとつである多結晶シリコン薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ、以下では適宜、ｐｏｌｙ−Ｓｉという）は、非晶質シリコンに比べて移動度が高く、かつ良好な光安定性を有する。このような多結晶シリコンは、幅広い応用分野で利用されており、特にＴＦＴやメモリ素子に多く利用される。ｐｏｌｙ−Ｓｉ ＴＦＴは、例えば、ディスプレイのスイッチング素子として利用される。ＴＦＴのような能動素子を利用するディスプレイ素子には、ＴＦＴ−ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＴＦＴ−ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）などがある。
ＴＦＴ−ＬＣＤやＴＦＴ−ＯＬＥＤは、Ｘ−Ｙマトリックス状に配列された各画素にＴＦＴが配置されている構造を有する。このように、複数のＴＦＴが配列されているＬＣＤ、ＯＬＥＤなどの性能は、ＴＦＴ自体の電気的な特性に大きく依存する。ＴＦＴの重要な特性のうち一つは、Ｓｉ活性層の移動度である。Ｓｉ活性層の移動度を高めるために結晶化が必須である。結晶シリコンについての研究は、単結晶に性質が似たｐｏｌｙ−Ｓｉの開発を主に集中的に行われてきた。
一方、堅固で熱に強いガラス基板以外に、プラスチックのような、熱には弱いが弾力的で柔軟な材料よりなる基板を使用するＬＣＤの開発が進められている。このようなプラスチック基板の利用は、ＬＣＤのコストを下げる。これと共に、プラスチック基板は、今後次世代開発モデルである紙状ディスプレイに必須のものである。
しかし、プラスチックの短所は熱に弱いということであり、したがって、プラスチック基板をＬＣＤに適用するためには低温工程が必要である。キャリ（Ｃａｒｒｙ）等による特許文献１は、シリコンチャンネルをプラスチック基板に形成する工程でプラスチックの損傷を防止しうる方法を提示する。
しかし、キャリ等の方法によれば、シリコンフィルムがゲートの下部で活性領域として存在するだけでなく、ゲート共通化ラインとの間に不要な容量を形成する電極部として残っている。ゲート共通化ラインは、ゲートと共に得られるため、ゲート共通化ラインの下部には、ゲート絶縁物質だけでなく、チャンネル形成のためのシリコン物質が残る。
これは、シリコン上にゲート絶縁層及びゲート金属を蒸着した後、チャンネルがパターニングされる前にゲートメタルのパターニング、ドーピング及び活性化が行われることによって、チャンネル領域を除外した部分に存在するシリコンの除去過程が不在のため当該シリコン領域が残るためである。
このようにゲート共通化ラインの下部に残る活性化されたシリコンは、ゲート共通化ラインと基板との間に不要な寄生容量を生じさせ、結局、ゲート共通化ラインはゲート共通化ラインのライン抵抗と共に分布型ＲＣ回路を構成し、ゲートに対する信号伝達いわゆるＲＣ遅延を生じさせる。このような寄生容量による問題は、複数の相補型のトランジスタを有する半導体素子、例えばＣＭＯＳトランジスタでも同様に現れる。
本発明が解決しようとする技術的課題は、ＴＦＴのゲートによって共有されるゲート共通化ラインでの寄生容量の発生原因を除去して寄生容量によってゲート信号の遅延を効果的に防止しすることが可能な多結晶シリコン半導体素子及びその製造方法を提示することである。
本発明による半導体素子は、基板と、不純物ドーピングによって形成されたドレインとソース及びその間のチャンネル領域をそれぞれ有するシリコンフィルム層と、前記チャンネル領域に対応するゲートと、前記ゲートとチャンネルとの間に介在されるゲート絶縁層と、を備える一組のＣＭＯＳトランジスタと、前記一組のＣＭＯＳトランジスタのゲートに共に接続される別途の入力ラインと、前記一組のＣＭＯＳトランジスタのうち第１トランジスタのソースと第２トランジスタのドレインとに共に連結される別途の出力ラインと、前記１トランジスタのドレインに連結される別途の駆動電圧ラインと、前記第２トランジスタのソースに連結される接地ラインと、を備える。
前記本発明の半導体素子の実施例によれば、前記トランジスタ上に前記トランジスタのゲート、ソース、ドレインに対応するコンタクトホールを有する絶縁層が形成されており、前記絶縁層上に前記入力ライン、出力ライン、駆動電圧ライン及び接地ラインが形成される。
また、望ましい実施例によれば、前記第１及び第２トランジスタのゲートとその下部のゲート絶縁層とは同じパターンを有し、入力ライン、出力ライン、駆動電圧ライン及び接地ラインは同じ物質より形成される。また、前記第１及び第２トランジスタの各ゲートの下部の全体領域にシリコンフィルム層のチャンネル領域が形成される。
本発明による半導体素子の製造方法によれば、基板と、ドーピングによって形成されたドレインとソース及びその間のチャンネル領域を有するシリコンフィルム層と、前記チャンネル領域に対応するゲート及びゲートの下部に設けられるゲート絶縁層と、を含む第１及び第２トランジスタを備える半導体素子の製造方法において、基板にシリコン物質層を形成する段階と、前記シリコン物質層上にゲート絶縁物質層を形成する段階と、前記ゲート絶縁層上にゲート物質層を形成する段階と、前記ゲート物質層とその下部のゲート絶縁物質層とをパターニングして、前記第１及び第２トランジスタのゲート及びその下部のゲート絶縁層を形成する段階と、前記第１トランジスタのチャンネルとその両側のソース及びドレインに対応する領域を除外した部分に所定の第１不純物を注入する段階と、前記第２トランジスタのチャンネルとその両側のソース及びドレインに対応する領域を除外した部分に所定の第２不純物を注入する段階と、前記シリコン物質層をパターニングして、前記第１及び第２トランジスタの各ゲートに覆われたチャンネル領域と各ゲートに覆われていないソース及びドレインとをそれぞれ形成する段階と、前記積層構造物上に絶縁層を形成する段階と、前記積層構造物上の絶縁層上に前記第１及び第２トランジスタのソース、ドレイン及びゲートに電気的に連結される電気的連結部を形成する段階と、を含む。
前記半導体素子の製造方法の電気的連結部を形成する段階は、前記絶縁層に前記第１及び第２トランジスタのソース、ドレイン及びゲートに対応するコンタクトホールを形成する段階と、前記絶縁層上に金属物質層を形成した後に所定パターンとなるようにエッチングする段階と、をさらに含む。また、前記基板にシリコン物質層を形成する段階は、非晶質シリコンの蒸着段階と、非晶質シリコンの結晶化段階と、をさらに含み、望ましくは、前記第１不純物はＢ＋（ｐ−型）、第２不純物はＰ＋（ｎ−型）である。
本発明によれば、シリコン物質層は、ゲートの下部のみに局地的に存在し、したがって、寄生キャパシタンスの減少によって信号のＲＣ遅延が抑制されて良好な電気的特性を有するＴＦＴ多結晶シリコン半導体素子が得られる。
以下、添付された図面を参照しつつ本発明の実施例による半導体素子としてＴＦＴ及びその製造方法、並びにそのＣＭＯＳトランジスタ化及びその製造方法を詳細に説明する。
（ＴＦＴ及びその製造方法）
（ＴＦＴ及びその製造方法）
本発明によるＴＦＴは、一つの基板上にＸ−Ｙマトリックス上に配置されるものとして、例えばＡＭ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ）−ＬＣＤやＡＭ−ＯＬＥＤに適用される。Ｘ−Ｙマトリックス構造は、図１に示されたように、複数のゲート共通化ラインＸｏないしＸｍとソース共通化ラインＹｏないしＹｎ及びゲート共通化ラインが直交する方向を配置される公知の構造を有し、またこれら共通化ラインの交差部に存在するピクセル領域にＴＦＴと画素電極とが設けられる。ここで、画素電極はＯＬＥＤの画素電極になっても良く、ＬＣＤの画素電極になっても良い。
図２は、１画素領域の拡大図面であって、ＴＦＴ ２０、画素電極１１、ソース共通化ラインＹ及びゲート共通化ラインＸの配置構造を概略的に示す。
図２が示すように、ソース共通化ラインＹ及びゲート共通化ラインＸが垂直に配置されており、これらは絶縁層（図示せず）によって電気的に分離されている。ゲート共通化ラインＸは、交差部に設けられるジャンパーラインＸ”と交差部間のメインラインＸ’とを備える。これはゲート共通化ラインＸを構成するジャンパーラインＸ”とメインラインＸ’とが別途の過程を通じて形成され、これらは二重長方形とその中の１の長方形内に２本の交差線分が描かれて表示されたコンタクト部を通じて相互連結される。図２で表示されたコンタクト部分は、絶縁層を介した上下要素を電気的に連結するコンタクトホール（後述する）を有するコンタクト部を表す。ピクセル領域内には、ＴＦＴ ２０と画素電極１１とが設けられる。ＴＦＴ ２０と画素電極１１、ソース共通化ラインＹ及びソース２２、そしてゲート共通化ラインＸのメインラインＸ’は、前述したコンタクト部を通じて相互連結されている。ここで注目しなければならない部分は、ゲート共通化ラインが前記のように二つの部分Ｘ’，Ｘ”に分けられているだけでなく、これはゲート２１と別途に形成されているという点である。従来のＴＦＴの場合は、ゲート共通化ライン及びゲートが一つの金属薄膜から得られるため、全体的に一つの本体を形成する。これは、従来ＴＦＴの問題点であるゲート共通化ラインの下部のシリコン物質層を除去するためのものである。前記シリコン物質層は、チャンネルを形成するために使われた物質であって、従来の製造方法の工程特徴によってゲート共通化ラインの下部に存在するものであった。しかし、本発明によるＴＦＴは、ゲート共通化ラインに下部のシリコン物質層を有さず、これは後述する本発明による製造方法の特徴に従う。
図３は、図２のＡ−Ａ’線断面図であって、ＴＦＴ ２０の積層構造を示す縦断面図である。
基板１０上にＳｉＯ２第１絶縁膜１０ａが形成されており、その上にｐｏｌｙ−Ｓｉによって活性層及びその両端のソース２２とドレイン２３とを有するシリコンフィルム層が位置する。前記シリコンフィルム層の中央、すなわちチャンネルの上部にはＳｉＯ２ゲート絶縁層としての第２絶縁膜１０ｂ及びゲート２１が積層されている。ゲート２１とその下部の第２絶縁膜１０ｂとは同時にパターニングされるため、同じ平面構造を有する。そして、前記積層構造物上には、第１のＩＬＤ（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）としてのＳｉＯ２第３絶縁膜１０ｃが形成されている。ＳｉＯ２第３絶縁膜１０ｃで、ソース２２に対応する部分にソースコンタクトホール２２ａが形成されており、その上にソース共通化ラインＹが連結されている。前記ソース共通化ラインＹ上には第２のＩＬＤとしてのＳｉＯ２第４絶縁層１０ｄが形成されている。前記ドレイン２３上には前記ＳｉＯ２第３絶縁層１０ｃ及びＳｉＯ２第４絶縁層１０ｄを貫通するドレインコンタクトホール１１ａが形成されており、ここに画素電極１１が連結されている。
図４は、図２のＢ−Ｂ’線断面図であって、ゲート及びそれに連結されるゲート共通化ラインの連結構造を示すゲートの縦断面図である。そして、図５は、ゲート共通化ラインの積層構造を示す図２のＣ−Ｃ’線断面図である。
図４に示されたように、本発明によるＴＦＴで、ゲート２１の下部のみにチャンネル形成のために使われたシリコン物質層が存在し、図５に示されたように、ゲート共通化ラインＸの下部には存在していない。チャンネル２４にオーバーラップされているゲート２１は、ゲート共通化ラインＸのメインラインＸ’の下部にまで延びており、ＳｉＯ２第３絶縁層１０ｃに形成されるコンタクトホールを通じてゲート共通化ラインＸのメインラインＸ’と接触している。そして、前記ゲート共通化ラインＸのメインラインＸ’上にＳｉＯ２第４絶縁層１０ｄが形成されている。
図５に示されたように、ソース共通化ラインＹは、ＳｉＯ２第４絶縁層１０ｄを介して形成されており、ソース共通化ラインＹが設けられたメインラインＸ’は、ソース共通化ラインＹを越えて形成されるジャンパーラインＸ”によって連結されている。
前記のような本発明は、ゲート共通化ラインをゲートとは別途に形成し、したがって、ゲート共通化ラインの下部に残存するシリコンを除去することが可能である。このような構造は、ゲート共通化ラインＸ’を二つの要素に分離し、ゲートとは別途にそれぞれ形成する構造によって可能になる。
以下、添付された図面を参照しつつ本発明によるＴＦＴの製造方法を詳細に説明する。図面で、各図面の左側部分は平面図であり、右側部分は断面図である。
図６Ａに示されたように、基板１０上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってＳｉＯ２第１絶縁層１０ａを形成する。
図６Ｂに示されたように、ＳｉＯ２第１絶縁層１０ａが形成された基板１０上にスパッタリングまたはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）法によってａ−Ｓｉ（ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）層を形成する。
図６Ｃに示されたように、エキシマ（Ｅｘｉｔｅｄ Ｍｏｎｏｍｅｒ）レーザアニーリング（焼鈍）によって前記ａ−Ｓｉを結晶化してｐｏｌｙ−Ｓｉ層を得る。前記アニーリングは、１５０〜３００ｍＪ／ｃｍ２のエネルギー密度を有する３０８ｎｍ ＸｅＣｌエキシマレーザの１〜１０回ほどの照射によって行う。
図６Ｄに示されたように、前記ｐｏｌｙ−Ｓｉ層上にゲート絶縁層として使われるＳｉＯ２第２絶縁層１０ｂを約１０００オングストロームほどの厚さにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）−ＣＶＤ、ＰＥ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ）−ＣＶＤ、スパッタリング法によって形成する。
図６Ｅに示されたように、前記ＳｉＯ２第２絶縁層１０ｂ上にゲート２１として使われる金属層、例えば、Ａｌ（アルミニウム）層をスパッタリング法によって形成する。
図６Ｆに示されたように、第１マスクＭ１を利用したドライエッチング法によって前記Ａｌ層をエッチングする。前記第１マスクＭ１は、ゲートの形状に対応するパターンを有する。このようなパターニングによって前記ゲート２１がパターニングされ、その下部のゲート絶縁層１０ｂも同じ形状にパターニングされる。これを通じてゲート２１に覆われていない部分を通じてｐｏｌｙ−Ｓｉが露出される。前記ゲート２１の形状は、ＴＦＴのチャンネルに重畳される部分と、前述したようにゲート共通化ラインの下部に位置する部分とを有する。
図６Ｇに示されたように、イオンシャワーを通じてゲート２１に覆われていない部分を不純物ドーピングし、次いで、３０８ｎｍ ＸｅＣｌエキシマレーザによって活性化する。
図６Ｈに示されたように、第２マスクを利用した乾式エッチング法によって前記ゲートに覆われていないｐｏｌｙ−Ｓｉをパターニングして、ソース２２とドレイン２３とを形成する。前記ゲート２１の下部にはｐｏｌｙ−Ｓｉが不純物ドーピングされていない状態のままにし、その以後、チャンネルとしての機能を有する。
図６Ｉに示されたように、ＩＣＰ−ＣＶＤ、ＰＥ−ＣＶＤ、スパッタリングによって前記積層物上にＩＬＤとしてＳｉＯ２第３絶縁層１０ｃを約３０００オングストロームの厚さに形成する。
図６Ｊに示されたように、第３マスクを利用して前記ＳｉＯ２第３絶縁層にソースコンタクトホール２２ａ及びゲートコンタクトホール２１ａを形成する。
図６Ｋに示されたように、図６Ｊに示された積層構造物上にソース共通化ライン及びゲート共通化ラインを形成する。これは、金属、例えば２０００オングストロームの厚さのＡｌ膜のスパッタリング蒸着及び第４マスク（図示せず）を利用したパターニング過程を含む。ソース共通化ラインＹは、ソースコンタクトホール２２ａ上に延びて、その下部のソース２２と接触するソース共通化延長部Ｙ’を有する。そして、ゲート共通化ラインＸは、ソース共通化ラインＹと重畳される部分で断絶されており、前記ゲートコンタクトホール２１ａ上を通過するメインラインＸ’を有する。
図６Ｌに示されたように、図６Ｋに示された積層構造物上にＩＣＰ−ＣＶＤ、ＰＥ−ＣＶＤ、スパッタリング法によってＳｉＯ２第４絶縁層１０ｄを形成する。ＳｉＯ２第４絶縁層１０ｄを第２のＩＬＤとして後述するゲート共通化ラインＸのジャンパーラインＸ’及び画素電極１１が形成される層として約３０００オングストロームの厚さを有する。
図６Ｍに示されたように、図６Ｌに示された積層構造物上に導電性物質、例えばＩＴＯ薄膜を蒸着した後、これをパターニングして画素電極１１と前記ソース共通化ラインＹとを介して分離されているゲート共通化ラインＸの両メインラインＸ’をコンタクトホールＸａを通じて連結するジャンパーラインＸ”を形成することによって完成されたゲート共通化ラインＸを得る。
（ＣＭＯＳトランジスタ及びその製造方法）
（ＣＭＯＳトランジスタ及びその製造方法）
図７は、ＣＭＯＳトランジスタの基本的な回路を示す図面である。図７を参照すれば、第１トランジスタ、例えばｐ−型トランジスタ１０１と、第２トランジスタ、例えばｎ−型トランジスタ１０２とが一つのインバータを構成する。ｐ−型トランジスタ１０１のソースとｎ−型トランジスタ１０２のドレインとが共に出力ラインＶｏｕｔに連結されており、これらのゲートは入力ラインＶｉｎに連結されている。ｐ−型トランジスタ１０１のドレインには駆動電圧ＶＤＤが印加され、ｎ−型トランジスタ１０２のソースは接地ラインに連結される。このような構造は、ＣＭＯＳトランジスタの基本的な回路として知られている内容であるので、ここで詳細な説明は省略する。
図８は、本発明によるＣＭＯＳトランジスタの一部レイアウトを示す概略的な平面図であり、図９は、図８のＤ−Ｄ’線断面図であり、図１０は、図８のＥ−Ｅ’線断面図である。図面で、二重長方形とその中の１の長方形内に２本の交差線分が描かれて表示されたコンタクト部分はＩＬＤ絶縁層を介して、その上下要素を電気的に連結するコンタクトホール２０ｃ’部分である。
図８及び図９を参照すれば、駆動電圧ラインＶＤＤ、接地ラインＧｒｏｕｎｄ及び出力ラインＶｏｕｔは、前記ＩＬＤ層２０ｃ設けられたコンタクトホール２０ｃ’を通じてｐｏｌｙ−Ｓｉ層にコンタクトされる。ここで、駆動ラインＶＤＤが接触した部分は、ｐ−型トランジスタ１０１のドレインであり、接地ラインＧｒｏｕｎｄが接触した部分は、ｎ−型トランジスタ１０２のソースである。そして、出力ラインＶｏｕｔが接触する部分は、ｐ−型トランジスタ１０１のソース及びｎ−型トランジスタ１０２のドレインである。前記ラインは、金属、例えばアルミニウムより形成される。
また、図８及び１０を参照すれば、入力ラインＶｉｎは、分岐されてｐ−型トランジスタ１０１のゲート３１ａとｎ−型トランジスタ１０２のゲート３１ｂとにＳｉＯ２ ＩＬＤ層２０ｃに形成されたコンタクトホール２０ｃ’を通じてそれぞれ接続される。前記ゲート３１ａと入力ラインＶｉｎとは、例えばアルミニウムのような金属によって形成される。
ここで、注目しなければならない点は、ゲート３１ａ，３１ｂとそれに連結される入力ラインＶｉｎとが別個の要素に分離されているという点である。これは、前述したＴＦＴの構造説明と同様に、ゲートの下部に存在するｐｏｌｙ−Ｓｉをゲートの下部のみに限定させることによって、寄生容量による問題点を改善する。すなわち、本発明による半導体素子、例えば前述したＴＦＴ、ＣＭＯＳトランジスタは、ゲート共通化ライン、入力ラインのような下部のシリコン物質層を有していない。
以下、添付された図面を参照しつつ本発明によるＴＦＴの製造方法を詳細に説明する。図面で、各図面の左側部分は平面図であり、右側部分は断面図である。
図１１Ａに示されたように、基板１０上にＣＶＤ法によってＳｉＯ２第１絶縁層２０ａを形成する。
図１１Ｂに示されたように、ＳｉＯ２第１絶縁層２０ａが形成された基板２０上にスパッタリングまたはＰＥＣＶＤ法によってａ−Ｓｉ層を形成する。
図１１Ｃに示されたように、エキシマレーザアニーリングによって前記ａ−Ｓｉを結晶化してｐｏｌｙ−Ｓｉ層を得る。ａ−Ｓｉのアニーリングは、１５０〜３００ｍＪ／ｃｍ２のエネルギー密度を有する３０８ｎｍ ＸｅＣｌエキシマレーザの１〜１０回ほどの照射によって行われうる。
図１１Ｄに示されたように、前記ｐｏｌｙ−Ｓｉ層上にゲート絶縁層として使われるＳｉＯ２第２絶縁層２０ｂを約１０００オングストロームほどの厚さにＩＣＰ−ＣＶＤ、ＰＥ−ＣＶＤ、スパッタリング法によって形成する。
図１１Ｅに示されたように、前記ＳｉＯ２第２絶縁層２０ｂ上にゲート３１ａ，３１ｂとして使われる金属層、例えば、Ａｌ層３１をスパッタリング法によって形成する。
図１１Ｆに示されたように、第１マスクＭ１ａを利用したドライエッチング法によって前記Ａｌ層３１をエッチングして相互並んだゲート３１ａ，３１ｂを形成する。前記第１マスクＭ１ａは、ゲートの形状に対応するパターンを有する。このようなパターニングによって前記ゲート２１がパターニングされ、その下部のゲート絶縁層２０ｂも同じ形状にパターニングされる。これを通じてゲート３１ａ，３１ｂに覆われていない部分を通じてｐｏｌｙ−Ｓｉが露出される。
図１１Ｇに示されたように、ｐ−型トランジスタが形成される領域をＰＲ（ＰｈｏｔｏＲｅｓｉｓｔ）マスク４１を利用して選択した後、その残りの部分に所定の第１不純物、例えばＰ＋を注入（不純物ドーピング）する。
図１１Ｈに示されたように、前記ＰＲマスク４１を剥離した後にＰ＋を注入した領域を３０８ｎｍ ＸｅＣｌエキシマレーザによって活性化させる。今回は、ｎ−型トランジスタが形成される領域をＰＲマスク４２を利用して選択した後、ＰＲマスク４２に覆われていない部分を所定の第２不純物、例えば、Ｂ＋注入（ドーピング）する。
図１１Ｉに示されたように、ＰＲマスク４２を剥離する。このような過程を通じて前記両ゲート３１ａ，３１ｂの各周囲にＰ＋ドーピング領域及びＢ＋ドーピング領域が形成され、その残りの部分はＰ＋及びＢ＋が混合ドーピングされた領域であり、このような混合ドーピング領域は後続工程で除去される。
図１１Ｊに示されたように、第２マスクＭ２ａを利用したドライエッチング法によって前記量ゲート３１ａ，３１ｂに覆われていないｐｏｌｙ−Ｓｉをパターニングして各ゲート３１ａ，３１ｂに対応するｐｏｌｙ−Ｓｉ３２ａ，３２ｂを得る。各ｐｏｌｙ−Ｓｉ ３２ａ，３２ｂのそれぞれの両端は、不純物ドーピングされたソース及びドレインである。一方、前記ゲート３１ａ，３１ｂの下部全体にはｐｏｌｙ−Ｓｉが不純物ドーピングされていない状態のままにし、その後、ソースとドレインとの間のチャンネルとしての機能を有する。
図１１Ｋに示されたように、ＩＣＰ−ＣＶＤ、ＰＥ−ＣＶＤ、スパッタリングによって前記積層部上にＩＬＤとしてＳｉＯ２第３絶縁層２０ｃを約３０００オングストロームの厚さに形成する。
図１１Ｌに示されたように、第３マスクＭ３ａを利用して前記ＳｉＯ２第３絶縁層にｐ−、ｎ−型トランジスタの各ゲート、ソース及びゲートのコンタクトのためのコンタクトホール２０ｃ’を多く形成する。
図１１Ｍに示されたように、ＩＬＤ第３絶縁層２０ｃ上に入力ラインＶｉｎ、出力ラインＶｏｕｔ、駆動電圧ラインＶＤＤ及びグラウンドラインＧｒｏｕｎｄを形成する。これらは金属、例えば２０００オングストロームのＡｌ膜のスパッタリング蒸着及び第４マスク（図示せず）を利用したパターニング過程を含む。入力ラインＶｉｎ、出力ラインＶｏｕｔ、駆動電圧ラインＶＤＤ及びグラウンドラインＧｒｏｕｎｄは、当該コンタクトホール２０ｃ’を通じて対応する下部積層と電気的に接触される。
前記のような本発明の製造工程は、応用素子、例えばＣＭＯＳトランジスタの製造工程の一部として含まれ、前述されていない部分は公知の過程に従う。
本発明は、図面に示した一実施例を参考として説明したが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
本発明によれば、電気的特性に優れたＴＦＴ、ＣＭＯＳトランジスタなどの半導体素子が得られ、このような本発明は平板ディスプレイ素子、例えばアクティブマトリックスＬＣＤまたはアクティブマトリックスＯＬＥＤ、半導体メモリのようなＣＭＯＳトランジスタに適用されうる。
１１ 画素電極
２０ ＴＦＴ
２１ ゲート
２２ ソース
２３ ドレイン
Ｘ ゲート共通化ライン
Ｙ ソース共通化ライン
Ｘ’ メインパーライン
Ｘ” ジャンパーライン
２０ ＴＦＴ
２１ ゲート
２２ ソース
２３ ドレイン
Ｘ ゲート共通化ライン
Ｙ ソース共通化ライン
Ｘ’ メインパーライン
Ｘ” ジャンパーライン
Claims (9)
- 基板と、
不純物ドーピングによって形成されたドレインとソース及びその間のチャンネル領域をそれぞれ有するシリコンフィルム層と、前記チャンネル領域に対応するゲートと、前記ゲートとチャンネルとの間に介在されるゲート絶縁層と、を備える一組のトランジスタと、
前記両トランジスタのゲートに共に接続される別途の入力ラインと、
前記両トランジスタのうち第１トランジスタのソースと第２トランジスタのドレインとに共に連結される別途の出力ラインと、
前記第１トランジスタのドレインに連結される別途の駆動電圧ラインと、
前記第２トランジスタのソースに連結される接地ラインと、を備えることを特徴とする半導体素子。 - 前記トランジスタ上に前記トランジスタのゲート、ソース、ドレインに対応するコンタクトホールを有する絶縁層が形成されており、前記絶縁層上に前記入力ライン、出力ライン、駆動電圧ライン及び接地ラインが形成されていることを特徴とする請求項１に記載の半導体素子。
- 前記第１トランジスタ及び第２トランジスタのゲートとその下部のゲート絶縁層とは同じパターンを有することを特徴とする請求項１に記載の半導体素子。
- 前記入力ライン、前記出力ライン、前記駆動電圧ライン及び前記接地ラインは、同一物質より形成されていることを特徴とする請求項１に記載の半導体素子。
- 前記第１トランジスタ及び第２トランジスタの各ゲートの下部の全体領域にシリコンフィルム層のチャンネル領域が形成されていることを特徴とする請求項１に記載の半導体素子。
- 基板と、不純物ドーピングによって形成されたドレインとソース及びその間のチャンネル領域を有するシリコンフィルム層と、前記チャンネル領域に対応するゲート及びゲートの下部に設けられるゲート絶縁層と、を含む第１トランジスタ及び第２トランジスタを備える半導体素子の製造方法において、
基板にシリコン物質層を形成する段階と、
前記シリコン物質層上にゲート絶縁物質層を形成する段階と、
前記ゲート絶縁層上にゲート物質層を形成する段階と、
前記ゲート物質層とその下部のゲート絶縁物質層とをパターニングして、前記第１トランジスタ及び第２トランジスタのゲートとその下部のゲート絶縁層とを形成する段階と、
前記第１トランジスタのチャンネルと、その両側のソース及びドレインに対応する領域を除外した部分に所定の第１不純物を注入する段階と、
前記第２トランジスタのチャンネルと、その両側のソース及びドレインに対応する領域を除外した部分に所定の第２不純物を注入する段階と、
前記シリコン物質層をパターニングして、前記第１トランジスタ及び第２トランジスタの各ゲートに覆われたチャンネル領域と各ゲートに覆われていないソース及びドレインとをそれぞれ形成する段階と、
前記積層構造物上に絶縁層を形成する段階と、
前記積層構造物上の絶縁層上に前記第１トランジスタ及び第２トランジスタのソース、ドレイン及びゲートに電気的に連結される電気的連結部を形成する段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記電気的連結部を形成する段階は、
前記絶縁層に前記第１トランジスタ及び第２トランジスタのソース、ドレイン及びゲートに対応するコンタクトホールを形成する段階と、
前記絶縁層上に金属物質層を形成した後に、所定パターンでエッチングする段階と、をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。 - 前記基板にシリコン物質層を形成する段階は、
非晶質シリコンの蒸着段階と、
非晶質シリコンの結晶化段階と、をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。 - 前記第１不純物はｐ−型、第２不純物はｎ−型であることを特徴とする請求項６に記載の半導体素子の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20030100618 | 2003-12-30 | ||
| KR2003-100618 | 2003-12-30 | ||
| KR2004-052982 | 2004-07-08 | ||
| KR1020040052982A KR100624428B1 (ko) | 2003-12-30 | 2004-07-08 | 다결정 실리콘 반도체소자 및 그 제조방법 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004380811A Division JP5144001B2 (ja) | 2003-12-30 | 2004-12-28 | 多結晶シリコン半導体素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012064966A true JP2012064966A (ja) | 2012-03-29 |
| JP5671443B2 JP5671443B2 (ja) | 2015-02-18 |
Family
ID=37260209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011256327A Active JP5671443B2 (ja) | 2003-12-30 | 2011-11-24 | 多結晶シリコン半導体素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5671443B2 (ja) |
| KR (1) | KR100624428B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101791370B1 (ko) | 2009-07-10 | 2017-10-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229873A (ja) * | 1986-03-29 | 1987-10-08 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPH0918005A (ja) * | 1995-06-30 | 1997-01-17 | Citizen Watch Co Ltd | 液晶表示装置用薄膜トランジスター |
| JPH09139502A (ja) * | 1995-11-13 | 1997-05-27 | Sharp Corp | 半導体装置およびその製造方法 |
| JPH11145483A (ja) * | 1991-05-16 | 1999-05-28 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| JP2002299631A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 表示装置及びその製造方法 |
-
2004
- 2004-07-08 KR KR1020040052982A patent/KR100624428B1/ko active IP Right Grant
-
2011
- 2011-11-24 JP JP2011256327A patent/JP5671443B2/ja active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| JP2002299631A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 表示装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100624428B1 (ko) | 2006-09-19 |
| JP5671443B2 (ja) | 2015-02-18 |
| KR20050069867A (ko) | 2005-07-05 |
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| A977 | Report on retrieval |
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