KR100624428B1 - 다결정 실리콘 반도체소자 및 그 제조방법 - Google Patents

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Abstract

다결정 실리콘 반도체 소자 및 그 제조방법에 관해 개시된다. 게이트 버스 라인에 존재하는 실리콘 물질층에 의한 기생 캐패시턴스를 감소시키기 위하여 제조 공정 중 게이트 외의 다른 부분의 불필요한 실리콘 물질을 제거한다. 실리콘 물질층은 게이트의 하부에만 국지적으로 존재하며 따라서 기생 케패시턴스의 감소에 의해 신호 왜곡 및 지연이 억제되어 양질의 전기적 특성을 가지는 박막 트랜지스터등의 다결정 실리콘 반도체소자를 얻을 수 있게 된다.
박막, 박막 트랜지스터, CMOS, 기생, 케패시턴스, 게이트, 버스

Description

다결정 실리콘 반도체소자 및 그 제조방법{Poly crystalline Si semiconductor and fabricating method thereof}
도 1은 본 발명에 따른 박막 트랜지스터가 적용되는 액티브 매트릭스 평판 디스플레이의 개략적 구조를 보이는 도면이다.
도 2는 도 1에 도시된 평판 디스플레이의 한 화소를 발췌 도시한 도면이다.
도 3은 도 2의 A - A' 선 단면도이다.
도 4는 도 2의 B - B' 선 단면도이다.
도 5는 도 2의 C - C' 선 단면도이다.
도 6a 내지 도 6m은 본 발명에 따른 박막 트랜지스터의 제조방법을 설명하는 공정도이다.
도 7은 본 발명이 적용되는 반도체 소자의 개략적 회로도이다.
도 8 은 본 발명에 따른 반도체 소자의 레이아웃을 보이는 평면도이다.
도 9는 도 8의 D-D' 선 단면도이다.
도 10은 도 8의 E-E' 선 단면도이다.
도 11a 내지 도 11m은 본 발명에 따른 CMOS의 제조방법을 설명하는 공정도이다.
다결정 실리콘 반도체 소자 및 이의 제조방법(Poly crystalline Si semiconductor and fabricating method thereof)에 관한 것으로 상세히는 게이트 버스 라인의 케패시턴스를 효과적으로 감소시킬 수 있는 탑게이트 방식의 다결정 실리콘 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
다결정 실리콘(polycrystalline Si, 이하 poly-Si)은 비정질 실리콘에 비해 이동도(mobility)가 높고 양호한 광 안정성을 가진다. 이러한 다결정 실리콘은 폭 넓은 응용분야에서 이용되고 있으며, 특히 TFT 나 메모리 소자에 많이 이용된다. poly-Si TFT는 예를 들어 디스플레이의 스위칭 소자로 이용된다. TFT와 같은 능동소자를 이용하는 디스플레이 소자(display device)에는 TFT-LCD, TFT-OLED 등이 있다.
TFT-LCD 나 TFT-OLED는 X-Y 매트릭스 상으로 배열된 각 화소마다 TFT 가 배치되어 있는 구조를 가진다. 이와 같이 다수의 TFT 가 배열되어 있는 LCD, OLED 등의 성능은 TFT 자체의 전기적 특성에 크게 의존된다. TFT의 중요한 특성 중의 하나는 Si 활성층의 이동도이다. Si 활성층의 이동도를 높이기 위해서 결정화가 필수적이다. 결정 실리콘에 대한 연구는 단결정에 근접하는 poly-Si 의 개발에 주로 집중된다.
한편, 유리 등으로 된 단단하고 열에 강한 기판 외에 플라스틱과 같은 열에는 약하지만 탄력적이며 유연한 재료로 된 기판을 사용하는 LCD의 개발이 진행되고 있다. 이러한 플라스틱 기판의 이용은 LCD의 가격을 낮춘다. 이와 더불어 플라스틱 기판은 향후 차세대 개발 모델인 종이형 디스플레이(paper-like display)에 필수적으로 사용된다.
그러나 플라스틱의 단점은 열에 약하다는 것이며, 따라서 플라스틱을 LCD에 적용되기 위해서는 저온 공정(low temperature process)가 필수적이다. 캐리 등(Carry et. al, 미국특허 5,817,550호)은 실리콘 채널을 플라스틱 기판에 형성하는 공정에서 플라스틱의 손상을 방지할 수 있는 방법을 제시한다.
그러나 캐리의 방법에 의하면 실리콘 필름이 게이트의 하부에서 활성영역으로 존재할 뿐 아니라 게이트 버스 라인의 하부에 불필요한 용량성 잔재물로서 남아 있게 된다. 게이트 버스 라인은 게이트와 함께 얻어지기 때문에 게이트 버스 라인의 하부에는 게이트 절연물질뿐 아니라 채널형성을 위한 실리콘 물질이 잔류한다.
이것은 실리콘 위에 게이트 절연층 및 게이트 금속을 증착한 후 채널이 패터닝 되기 전에 게이트 메탈의 패터닝 - 도핑/활성화(doping/activation)가 수행됨으로써 채널영역을 제외한 부분에 존재하는 실리콘의 제거 과정이 부재하기 때문이다.
이와 같이 게이트 버스 라인의 하부에 잔류하는 높은 유전율의 실리콘은 게이트 버스 라인과 기판의 사이에 불필요 기생용량(parasitic capacitance)을 발생시킨다. 기생용량은 결국 게이트 버스의 라인 저항과 함께 RC 미분 회로를 구성하여 게이트에 대한 신호 전달을 왜곡 및 지연시킨다. 이러한 기생용량에 의한 문제는 복수의 박막 트랜지스터를 가지는 반도체 소자 예를 들어 CMOS에서도 동일하게 나타난다.
본 발명의 이루고자 하는 기술적 과제는 박막 트랜지스터나 CMOS 등의 실리콘 반도체 소자의 게이트들에 의해 공유되는 게이트 버스 라인에서의 기생용량 방생원인을 제거하여 기생용량에 의해 게이트 신호의 왜곡 및 지연을 효과적으로 방지할 수 있는 다결정 실리콘 반도체 소자 및 그 제조방법을 제시하는 것이다.
본 발명에 따른 박막 트랜지스터는:
기판,
도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 가지는 실리콘 필름층;
상기 채널 상방에 형성되는 것으로, 상기 채널영역에 겹쳐지는 부분과 외부로의 전기적 연결을 위한 콘택부를 가지는 게이트;
상기 게이트와 채널의 사이에 마련되는 게이트 절연층;
상기 드레인에 마련되는 콘택부를 통해 전기적으로 연결되는 제1방향의 드레인 버스 라인; 그리고
상기 제1방향에 직교하는 제2방향으로 연장되는 것으로 상기 게이트의 콘택부를 통해 전기적으로 연결되는 게이트 버스 라인을 구비한다.
도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 가지는 실리콘 필름층; 상기 채널영역에 대응하는 게이트 및 게이트의 하부에 마련되는 게이트 절연층을 포함하는 본 발명에 따른 박막 트랜지스터 제조방법은:
기판에 실리콘 물질층을 형성하는 단계;
상기 실리콘 물질층 위에 제1절연 물질층을 형성하는 단계;
상기 제1절연물질층 위에 게이트 물질층을 형성하는 단계;
상기 게이트 물질층과 그 하부의 게이트 절연물질층을 패터닝 하여 상기 채널영역에 대응하게 마련되는 게이트 및 이 하부의 게이트 절연층을 형성하는 단계;
상기 게이트에 의해 덮이지 않는 상기 실리콘 물질층을 도핑 및 활성화하는 단계;
상기 실리콘 물질층을 패터닝 하여 상기 게이트에 덮인 채널 영역과 게이트에 덮이지 않는 소스와 드레인을 형성하는 단계;
상기 소스, 드레인 및 게이트를 포함하는 물질층의 전 표면에 상기 소스와 게이트 대응하는 콘택트 홀을 가지는 제2절연층을 형성하는 단계; 그리고
상기 제2절연층 상에 상기 콘택트 홀을 통해 소스 및 게이트에 전기적으로 연결되는 소스 버스 라인 및 게이트 버스 라인을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 소자는:
기판과;
도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 각각 가지는 실리콘 필름층; 상기 채널 영역에 대응하는 게이트; 그리고 상기 게이트와 채널의 사이에 개재되는 게이트 절연층;을 구비하는 한 조의 박막 트랜지스터와;
상기 양 박막 트랜지스터의 게이트에 공히 접속되는 별도의 입력 라인과;
상기 양 박막 트랜지스터의 중 제 1 박막 트랜지스터의 소스와 제 2 박막 트랜지스터의 드레인에 공히 연결되는 별도의 출력 라인과;
상기 1 박막 트랜지스터의 드레인에 연결되는 별도의 구동전압 라인과; 그리고
상기 제 2 박막 트랜지스터의 소스에 연결되는 접지 라인을; 구비한다.
상기 본 발명의 반도체 소자의 실시예에 따르면, 상기 박막 트랜지스터의 위에 상기 박막 트랜지스터들의 게이트, 소스, 드레인에 대응하는 콘택트 홀을 가지는 절연층이 형성되어 있고, 상기 절연층 위에 상기 입력 라인, 출력 라인, 구동전압 라인 및 접지 라인이 형성된다.
또한, 바람직한 실시예에 따르면, 상기 제 1, 제 2 박막 트랜지스터의 게이트와 그 하부의 게이트 절연층은 동일한 패턴을 가지며, 그리고, 입력 라인, 출력 라인, 구동전압 라인 및 접지 라인은 동일 물질로 형성된다. 또한, 상기 제 1, 제 2 박막 트랜지스터의 각 게이트의 하부의 전체 영역에 실리콘 필름층의 채널 영역이 형성된다.
본 발명에 따른 반도체 소자의 제조방법에 따르면,
기판과; 도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 가지는 실리콘 필름층; 상기 채널영역에 대응하는 게이트 및 게이트의 하부에 마련되는 게이트 절연층을 포함하는 제 1, 제 2 박막 트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서,
기판에 실리콘 물질층을 형성하는 단계;
상기 실리콘 물질층 위에 게이트 절연물질층을 형성하는 단계;
상기 게이트 절연층 위에 게이트 물질층을 형성하는 단계;
상기 게이트 물질층과 그 하부의 게이트 절연물질층을 패터닝 하여 상기 제 1, 제 2 박막 트랜지스터의 게이트 및 이 하부의 게이트 절연층을 형성하는 단계;
상기 제 1 박막 트랜지스터의 채널 및 그 양측의 소스와 드레인에 대응하는 영역을 제외한 부분에 소정의 제 1 불순물을 주입하는 단계;
상기 제 2 박막 트랜지스터의 채널 및 그 양측의 소스와 드레인에 대응하는 영역을 제외한 부분에 소정의 제 2 불순물을 주입하는 단계;
상기 실리콘 물질층을 패터닝 하여 상기 제 1, 제 2 박막 트랜지스터의 각 게이트에 덮인 채널 영역과 각 게이트에 덮이지 않은 소스와 드레인을 각각 형성하는 단계;
상기 적층 구조물 위에 절연층을 형성하는 단계; 그리고
상기 적층 구조물 위의 절연층 상에 상기 제 1, 제 2 박막 트랜지스터의 소스, 드레인 및 게이트에 전기적으로 연결되는 전기적 연결부를 형성하는 단계;를 포함한다.
상기 반도체 소자의 제조방법의 전기적 연결부를 형성하는 단계는:
상기 절연층에 상기 제 1, 제 2 박막 트랜지스터의 소스, 드레인 및 게이트에 대응하는 콘택트 홀을 형성하는 단계;
상기 절연층 상에 금속물질층을 형성한 한 후 소정 패턴으로 식각하는 단계;를 더 포함한다. 또한, 상기 기판에 실리콘 물질층을 형성하는 단계는: 비정질 실리콘 증착단계; 그리고 비정질 실리콘의 결정화 단계를 더 포함하며, 바람직하게 상기 제 1 불순물은 B+, 제 2 불순물은 P+ 이다.
이하 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 반도체 소자로서 박막 트랜지스터 및 이의 제조방법 그리고 CMOS 및 이의 제조방법을 상세히 설명한다.
박막 트랜지스터 및 그 제조방법
본 발명에 따른 박막 트랜지스터는 하나의 기판상에 X-Y 매트릭스 상으로 배치되는 것으로 예를 들어 AM-LCD(active matrix liquid crystal display) 나 AM-OLED (active matrix organic light emitting device) 등에 적용된다. X - Y 매트릭스 구조는 도 1에 도시된 바와 같이 다수의 게이트 버스 라인(Xo~Xm)과 소스 버스 라인(Y, Yo ~ Yn)과 게이트 버스 라인이 직교하는 방향을 배치되는 잘 알려진 구조를 가지며, 역시 이들 버스 라인의 교차부에 정의되는 픽셀 영역에 박막 트랜지스터와 화소 전극이 마련된다. 여기에서 화소 전극은 OLED의 화소 전극이 될 수도 있고 LCD의 화소 전극이 될 수도 있다.
도 2는 한 화소 영역의 발췌 도면으로서 박막 트랜지스터(20), 화소 전극(11), 소스 버스 라인(Y) 및 게이트 버스 라인(X)의 배치구조를 개략적으로 나타내 보인다.
도 2를 참조하면, 소스 버스 라인(Y) 및 게이트 버스 라인(X)이 직교하게 배치되어 있고, 이들은 교차부에는 절연층(미도시)에 의해 전기적으로 분리되어 있다. 게이트 버스 라인(X)은 교차부에 마련되는 점퍼 라인(X')과 교차부들 사이의 메인 라인(X")을 구비한다. 이는 게이트 버스 라인(X)을 구성하는 점퍼 라인(X')과 메인 라인(X")이 별도의 과정을 통해 형성되며, 이들은 콘택부(▣)를 통해서 상호 연결된다. 도 2에서 ▣ 로 표시된 부분은 절연층을 사이에 둔 상하 요소를 전기적으로 연결하는 콘택트 홀(후에 설명)을 가지는 콘택부를 나타낸다. 픽셀 영역 안에는 박막 트랜지스터(20)와 화소 전극(11)이 마련된다. 박막 트랜지스터(20)와 화소 전극(11), 소스 버스 라인(Y) 및 소스(22), 그리고 게이트 버스 라인(X)의 메인 라인(X')은 전술한 콘택부를 통해서 상호 연결되어 있다. 여기에서 주목해야 할 부분은 게이트 버스 라인이 상기한 바와 같이 두 부분(X', X")로 나뉘어 있을 뿐 아니라 이는 게이트(21)와 별도로 형성되어 있다는 점이다. 종래 박막 트랜지스터의 경우는 게이트 버스 라인 및 게이트가 하나의 금속 박막으로부터 얻어지기 때문에 전체적으로 하나의 몸체를 이룬다. 이는 종래 박막 트랜지스터의 문제점인 게이트 버스 라인 하부의 실리콘 물질층을 제거하기 위한 것이다. 상기 실리콘 물질층은 채널을 형성하기 위해 사용되었던 물질로서 종래 제조방법의 공정특징에 의해 게이트 버스 라인의 하부에 존재하는 것이었다. 그러나 본 발명에 따른 박막 트랜지스터는 게이트 버스 라인에 하부의 실리콘 물질층을 가지지 않으며, 이는 후술 되는 본 발명에 따른 제조방법의 특징에 따른다.
도 3은 도 2의 A - A' 선단면도로서 박막 트랜지스터(20)의 적층구조를 보이는 종단면도이다.
기판(10) 상에 SiO2 제1절연막(10a)이 형성되어 있고, 그 위에 poly-Si 에 의해 활성층 및 그 양단의 소스(22)와 드레인(23)을 가지는 실리콘 필름층이 위치한다. 상기 실리콘 필름층의 중앙, 즉 채널의 상부에는 SiO2 게이트 절연층으로서의 제2절연막(10b) 및 게이트(21)가 적층되어 있다. 게이트(21)와 그 하부의 제2절연막(10b)은 동시에 패터닝 되기 때문에 동일한 평면구조를 가진다. 그리고 상기 적층 구조물 위에는 제1의 ILD(interlayer dielectric)로서의 SiO2 제3절연막(10c)이 형성되어 있다. 제3절연막에서 소스(22)에 대응하는 부분에 소스 콘택트 홀(22a)이 형성되어 있고, 그 위에 소스 버스 라인(Y)이 연결되어 있다. 상기 소스 버스 라인(Y) 위에는 제2의 ILD로서의 SiO2 제4절연층(10d)이 형성되어 있다. 상기 드레인(23)의 위에는 상기 제3, 제4절연층을 관통하는 드레인 콘택트 홀(11a)이 형성되어 있고, 여기에 화소 전극(11)이 연결되어 있다.
도 4는 도 2의 B - B' 선단면도로서 게이트 및 이에 연결되는 게이트 버스 라인의 연결구조를 보이는 게이트의 종단면도이다. 그리고 도 5는 게이트 버스 라인의 적층구조를 보이는 도 2의 C - C' 선단면도이다.
도 4에 도시된 바와 같이 본 발명에 따른 박막 트랜지스터에서, 게이트(21)의 하부에만 채널 형성을 위해 사용된 실리콘 물질층이 존재하며, 도 5에 도시된 바와 같이 게이트 버스 라인(X)의 하부에는 존재하지 않는다. 채널(24)에 오버랩 되어 있는 게이트(21)는 게이트 버스 라인(X)의 메인 라인(X')의 하부에까지 연장되어 있고, 제3절연층(10c)에 형성되는 콘택트 홀을 통해 게이트 버스 라인(X)의 메인 라인(X')과 접촉되어 있다. 그리고 상기 게이트 버스 라인(X) 메인 라인(X') 위에 제4절연층(10d)이 형성되어 있다.
도 5에 도시된 바와 같이, 소스 버스 라인은 제4절연층(10d)층을 사이에 두고 형성되어 있고, 소스 버스 라인(Y)들 사이에 마련된 메인 라인(X")들은 소스 버스 라인(Y) 너머로 형성되는 점퍼 라인(X")에 의해 연결되어 있다.
상기와 같은 본 발명은 게이트 버스 라인을 게이트와는 별도로 형성하고 따라서 게이트 버스 라인의 하부에 잔존하는 실리콘을 배제할 수 있게 된다. 이와 같은 구조는 게이트 버스 라인을 두 개의 요소로 분리하고 그리고 게이트와는 별도로 각각 형성할 수 있는 구조에 의해 가능하게 된다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다. 도면에서 각 도면의 좌측부분은 평면도이며, 우측부분은 단면도이다.
도 6a에 도시된 바와 같이 기판(10) 위에 CVD 법 등에 의해 SiO2 제1절연층(10a)를 형성한다.
도 6b에 도시된 바와 같이 제1절연층(10a)이 형성된 기판(10) 위에 스퍼터링 또는 PECVD 법 등에 의해 a-Si 층을 형성한다.
도 6c에 도시된 바와 같이, 엑시머 레이저 어닐링(excimer laser annealing)에 의해 상기 a-Si를 결정화하여 poly-Si층을 얻는다. 상기 어닐링은 150 ~300mJ/cm2의 에너지 밀도를 가지는 308nm XeCl 엑시머 레이저의 1 ~ 10 회 정도의 조사(shot)에 의해 수행될 수 있다.
도 6d에 도시된 바와 같이, 상기 poly-Si 층 위에 게이트 절연층으로 사용될 SiO2 제 2 절연층(10b)을 약 1000Å 정도의 두께로 ICP-CVD, PE-CVD, 스퍼터링 법 등에 의해 형성한다.
도 6e에 도시된 바와 같이, 상기 제2절연층(10b)위에 게이트(21)로 사용될 금속층 예를 들어 Al 층을 스퍼터링법 등에 의해 형성한다.
도 6f에 도시된 바와 같이 제1마스크(M1)를 이용한 건식식각법에 의해 상기 Al 층을 식각한다. 상기 제1마스크(M1)는 게이트의 형상에 대응하는 패턴을 가진다. 이러한 패터닝에 의해 상기 게이트(21)가 패터닝 되고 그 하부의 게이트 절연층(10b)도 동일한 형상으로 패터닝 된다. 이를 통해서 게이트(21)에 덮이지 않은 부분을 통해 poly-Si 가 노출된다. 상기 게이트(21)의 형상은 박막 트랜지스터의 채널에 겹쳐지는 부분과 전술한 바와 같이 게이트 버스 라인의 하부에 위치하는 부분을 가진다.
도 6g에 도시된 바와 같이, 이온 샤워를 통해 게이트(21)에 덮이지 않은 부분을 도핑하고 이에 이어 308nm XeCl 엑시머 레이저에 의해 활성화한다.
도 6h에 도시된 바와 같이, 제2마스크를 이용한 건식식각법에 의해 상기 게이트에 덮이지 않은 poly-Si 을 패터닝 하여 소스(21)와 드레인(22)을 형성한다. 상기 게이트(21)의 하부에는 poly-Si이 도핑 되지 않은 상태로 잔류하며 이후 채널로서의 기능을 가지게 된다.
도 6i 에 도시된 바와 같이 ICP-CVD, PE-CVD, 스퍼터링 등에 의해 상기 적층물 위에 ILD(interlayer dielectric)으로서 SiO2 제3절연층(10c)을 약 3000Å의 두 께로 형성한다.
도 6j에 도시된 바와 같이, 제3마스크를 이용하여 상기 SiO2 제3절연층에 소스 콘택트 홀(22a) 및 게이트 콘택트 홀(21a)을 형성한다.
도 6k에 도시된 바와 같이, 도 6j에 도시된 적층 구조물 위에 소스 버스 라인 및 게이트 버스 라인을 형성한다. 이것은 금속, 예를 들어 2000Å 두께의 Al 막의 스퍼터링 증착 및 제4마스크(미도시)를 이용한 패터닝 과정을 포함한다. 소스 버스 라인(Y)은 소스 콘택트 홀(22a) 위로 연장되어 그 하부의 소스(22)와 접촉되는 소스 버스 연장부(Y')를 가진다. 그리고 게이트 버스 라인(X)은 소스 버스 라인(Y)과 겹쳐지는 부분에서 단절되어 있고 상기 게이트 콘택트 홀(21a) 위를 지나는 메인 라인(X")을 갖는다.
도 6l에 도시된 바와 같이 도 6k에 도시된 적층구조물 위에 ICP-CVD, PE-CVD, 스퍼터링 법 등에 의해 SiO2 제4절연층(10d)을 형성한다. 제4절연층(10d)을 제2의 ILD로서 후술 되는 게이트 버스 라인(X)의 점퍼 라인(X") 및 화소 전극(11)이 형성되는 층으로서 약 3000Å 두께를 가진다.
도 6m에 도시된 바와 같이, 도 6l에 도시된 적층구조물 위에 도전성 물질 예를 들어 ITO 박막을 증착한 후 이를 패터닝 하여 화소 전극(11)과 상기 소스 버스 라인(Y)을 사이에 두고 분리되어 있는 게이트 버스 라인(X)의 양 메인 라인(X')을 콘택트 홀(Xa)을 통해 연결하는 점퍼 라인(X")을 형성함으로써 완성된 게이트 버스 라인(X)을 얻는다.
CMOS 및 그 제조방법
도 7은 CMOS의 기본적인 회로를 도시한다. 도 7을 참조하면, 제 1 박막 트랜지스터 예를 들어 p-형 박막 트랜지스터(101)와 제 2 박막 트랜지스터, 예를 들어 n-형 박막 트랜지스터(102)가 하나의 인버어터(inverter)를 구성한다. p-형 박막 트랜지스터(101)의 소스와 n-형 박막 트랜지스터(102)의 드레인이 공히 출력 라인(Vout)에 연결되어 있고, 그리고 이들의 게이트는 입력 라인(Vin)에 연결되어 있다. p-형 박막 트랜지스터(101)의 드레인에는 구동전압(Vdd)이 인가되고 n-형 박막 트랜지스터(102)의 소스는 접지 라인(ground) 연결된다. 이러한 구조는 CMOS의 기본적인 회로로서 알려져 있는 내용이므로 깊이 설명되지 않는다.
도 8은 본 발명에 따른 CMOS의 일부 레이아웃을 보이는 개략적 평면도이며, 도 9는 도 8의 D-D' 선 단면도, 그리고 도 10은 도 8의 E-E' 선 단면도이다. 도면에서 ▣ 로 표시된 부분은 ILD 절연층을 사이에 두고 그 상하 요소를 전기적으로 연결하는 콘택트 홀(20c') 부분이다.
도 8과 도 9를 참조하면, 구동전압 라인(Vdd), 접지 라인(Ground) 및 출력 라인(Vout)은 상기 ILD 층(20c)에 마련된 콘택트 홀(20c')들을 통해 다결정 실리콘층(poly-Si)에 콘택트 된다. 여기에서 구동 라인(Vdd)이 접촉된 부분은 p-형 박막 트랜지스터(101)의 드레인이며, 접지 라인(Ground)이 접촉된 부분은 n-형 박막 트랜지스터(102)의 소스이다. 그리고 출력 라인(Vout)이 접촉되는 부분은 p-형 박막 트랜지스터(101)의 소스 및 n-형 박막 트랜지스터(102)의 드레인이다. 상기 라인들은 금속, 예를 들어 알루미늄 등으로 형성된다.
또한, 도 8 및 10을 참조하면, 입력 라인(Vin)은 분기 되어 p-형 박막 트랜지스터(101)의 게이트(31a)와 n-형 박막 트랜지스터(102)의 게이트(31b)에 SiO2 ILD층(20c)에 형성된 콘택트 홀(20c')들을 통해 각각 접속된다. 상기 게이트(31a)와 입력 라인(Vin)은 예를 들어 알루미늄과 같은 금속에 의해 형성된다.
여기에서 주목해야 할 점은 게이트(31a, 31b)와 이에 연결되는 입력 라인(Vin)이 별개의 요소로 분리되어 있다는 점이다. 이것은 전술한 박막 트랜지스터의 구조설명에서와 같이 게이트의 하부에 존재하는 다결정 실리콘을 게이트의 하부만 국한시킴으로써 기생용량에 의한 문제점을 개선한다. 즉, 본 발명에 따른 반도체소자, 예를 들어 전술한 박막 트랜지스터, CMOS 등은 게이트 버스 라인, 입력 라인 등의 하부의 실리콘 물질층을 가지지 않는다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다. 도면에서 각 도면의 좌측부분은 평면도이며, 우측부분은 단면도이다.
도 11a에 도시된 바와 같이 기판(10) 위에 CVD 법 등에 의해 SiO2 제1절연층(20a)를 형성한다.
도 11b에 도시된 바와 같이 제1절연층(10a)이 형성된 기판(10) 위에 스퍼터링 또는 PECVD 법 등에 의해 a-Si 층을 형성한다.
도 11c에 도시된 바와 같이, 엑시머 레이저 어닐링(excimer laser annealing)에 의해 상기 a-Si 를 결정화하여 다결정 실리콘(poly-Si) 층을 얻는다. a-Si의 어닐링은 150 ~300mJ/cm2의 에너지 밀도를 가지는 308nm XeCl 엑시머 레이저의 1 ~ 10 회 정도의 조사(shot)에 의해 수행될 수 있다.
도 11d에 도시된 바와 같이, 상기 poly-Si 층 위에 게이트 절연층으로 사용될 SiO2 제 2 절연층(20b)을 약 1000Å 정도의 두께로 ICP-CVD, PE-CVD, 스퍼터링 법 등에 의해 형성한다.
도 11e에 도시된 바와 같이, 상기 제2절연층(20b) 위에 게이트(31a, 31b)로 사용될 금속층 예를 들어 Al 층(31)을 스퍼터링법 등에 의해 형성한다.
도 11f에 도시된 바와 같이 제1마스크(M1a)를 이용한 건식식각법에 의해 상기 Al 층(31)을 식각하여 상호 나란한 게이트(31a, 31b)를 형성한다. 상기 제1마스크(M1a)는 게이트의 형상에 대응하는 패턴을 가진다. 이러한 패터닝에 의해 상기 게이트(21)가 패터닝 되고 그 하부의 게이트 절연층(20b)도 동일한 형상으로 패터닝 된다. 이를 통해서 게이트(31a, 31b)에 덮이지 않은 부분을 통해 poly-Si 가 노출된다.
도 11g에 도시된 바와 같이, p-형 박막 트랜지스터가 형성될 영역을 PR 마스크(41)를 이용해 가린 후 그 나머지 부분에 소정의 제 1 불순물 예를 들어 P+ 를 주입(도핑) 한다.
도 11h에 도시된 바와 같이, 상기 PR 마스크(41)는 스트립(strip) 한 후 308nm XeCl 엑시머 레이저에 의해 활성화한다., 이번에는 n-형 박막 트랜지스터가 형성될 영역을 PR 마스크(42)를 이용해 가린 후 PR 마스크(42)에 덮히지 않은 부분을 소정의 제2불순물 예를 들어 B+ 주입(도핑)한다.
도 11i에 도시된 바와 같이 PR 마스크(42)를 스트립한다. 이러한 과정을 통해 상기 양 게이트(31a, 31b)의 각 주위에 P+ 도핑영역 및 B+ 도핑영역이 형성되고 그 나머지 부분은 P+ 및 B+ 가 혼합 도핑된 영역이며 이러한 혼합 도핑영역은 후속 공정에서 제거된다.
도 11j에 도시된 바와 같이, 제 2 마스크(M2a)를 이용한 건식식각법에 의해 상기 양 게이트(31a, 31b)에 덮이지 않은 poly-Si 을 패터닝하여 각 게이트(31a, 31b)에 대응하는 poly-Si(32a, 32b)를 얻는다. 각 poly-Si(32a, 32b)의 각각의 양단은 도핑된 소스와 드레인이다. 한편, 상기 게이트(31a, 31b) 하부 전체에는 poly-Si이 도핑되지 않은 상태로 잔류하며 이후 소스와 드레인 사이의 채널로서의 기능을 가지게 된다.
도 11k 에 도시된 바와 같이 ICP-CVD, PE-CVD, 스퍼터링 등에 의해 상기 적층물 위에 ILD(interlayer dielectric)으로서 SiO2 제3절연층(20c)을 약 3000Å의 두께로 형성한다.
도 11l에 도시된 바와 같이, 제3마스크(M3a)를 이용하여 상기 SiO2 제3절연층에 p-,n-형 박막 트랜지스터의 각 게이트, 소스 및 게이트의 콘택을 위한 콘택트 홀(31a')을 다수 형성한다.
도 11m에 도시된 바와 같이, ILD 제3절연층(20c) 위에 입력 라인(Vin), 출력 라인(Vout), 구동전압 라인(Vdd) 및 그라운드 라인(ground)을 형성한다. 이것들은 금속, 예를 들어 2000Å 두께의 Al 막의 스퍼터링 증착 및 제4마스크(미도시)를 이용한 패터닝 과정을 포함한다. 입력 라인(Vin), 출력 라인(Vout), 구동전압 라인(Vdd) 및 그라운드 라인(ground)들은 해당 콘택트 홀(31a')을 통해서 대응하는 하부 적층과 전기적으로 접촉된다.
상기와 같은 본 발명의 제조공정은 응용소자, 예를 들어 CMOS의 제조공정의 일부로서 포함되며 위에서 설명되지 않은 부분은 이미 알려져 있는 과정을 따른다.
상기와 같은 본 발명은 게이트 신호의 왜곡 및 지연을 초래하는 기생캐패시턴스를 구조적을 감소시킨다. 이는 게이트의 하부에만 실리콘 물질을 존재시키고 그 외의 다른 부분에서는 제거한다.
이러한 본 발명에 따르면 전기적 특성이 뛰어난 박막 트랜지스터, CMOS 등 반도체 소자를 얻을 수 있고, 이러한 본 발명은 평판 디스플레이 소자, 예를 들어 액티브 매트릭스 LCD 또는 액티브 매트릭스 OLED, 반도체 메모리 등의 CMOS 등에 적용될 수 있다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (19)

  1. 기판,
    도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 가지는 실리콘 필름층;
    상기 채널 상방에 형성되는 것으로, 상기 채널 영역에 겹쳐지는 부분과 외부로의 전기적 연결을 위한 콘택부를 가지는 게이트;
    상기 게이트와 채널의 사이에 마련되는 게이트 절연층;
    상기 소스에 제1방향의 소스 버스 라인; 그리고
    상기 제1방향에 직교하는 제2방향으로 연장되는 것으로 상기 게이트의 콘택부를 통해 전기적으로 연결되는 게이트 버스 라인;을 구비하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트와 그 하부의 게이트 절연층은 동일한 패턴을 가지는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 버스 라인은 상기 소스 버스 라인 사이에 마련되는 메인 라인과 상기 소스 버스 라인 너머로 형성되는 점퍼 라인을 구비하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 소스 버스 라인과 게이트 버스 라인의 메인 라인은 동일층에 위치하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트의 하부의 전체 영역에 상기 실리콘 필름층의 채널 영역이 형성되어 있는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터.
  6. 도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 가지는 실리콘 필름층; 상기 채널영역에 대응하는 게이트 및 게이트의 하부에 마련되는 게이트 절연층을 포함하는 본 발명에 따른 탑게이트 방식의 박막 트랜지스터 제조방법은:
    기판에 실리콘 물질층을 형성하는 단계;
    상기 실리콘 물질층 위에 게이트 절연 물질층을 형성하는 단계;
    상기 게이트 절연물질층 위에 게이트 물질층을 형성하는 단계;
    상기 게이트 물질층과 그 하부의 게이트 절연물질층을 패터닝하여 상기 채널 영역에 대응하게 마련되는 게이트 및 이 하부의 게이트 절연층을 형성하는 단계;
    상기 게이트에 의해 덮히지 않는 상기 실리콘 물질층을 도핑 및 활성화하는 단계;
    상기 실리콘 물질층을 패터닝하여 상기 게이트에 덮힌 채널 영역과 게이트에 덮히지 않는 소스와 드레인을 형성하는 단계;
    상기 적층 구조물 위에 절연층을 형성하는 단계; 그리고
    상기 적층 구조물 위의 절연층 상에 상기 소스 및 게이트에 전기적으로 연결되는 소스 버스 라인 및 게이트 버스 라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 소스 버스 라인 및 게이트 버스 라인을 형성하는 단계는:
    금속물질층 증착과 증착된 금속물질층을 패터닝하여 상기 소스 버스 라인과 이에 직교하며 소스 라인에 겹쳐지지 않는 메인 게이트 버스 라인을 형성단계를 더 포함하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터의 제조방법.
  8. 제 6 항에 있어서,
    상기 소스 버스 라인 및 게이트 버스 라인을 형성하는 단계는:
    상기 소스 버스 라인과 메인 게이트 버스 라인 위에 절연층을 형성하는 단계;
    상기 절연층에 상기 메인 게이트 버스 라인에 대응하는 콘택트 홀을 형성하는 단계; 그리고
    상기 절연층위에 상기 콘택트 홀을 통해 상기 메인 게이트 버스 라인에 연결되는 점퍼 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터의 제조방법.
  9. 제 6 항에 있어서,
    상기 실리콘층을 형성하는 단계 전에 상기 기판 표면에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터의 제조방법.
  10. 제 6 항에 있어서,
    상기 기판에 실리콘 물질층을 형성하는 단계는:
    비정질 실리콘 증착단계; 그리고
    비정질 실리콘의 결정화 단계를 포함하는 것을 특징으로 하는 탑게이트 방식의 박막 트랜지스터의 제조방법.
  11. 기판과;
    도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 각각 가지는 실리콘 필름층; 상기 채널 영역에 대응하는 게이트; 그리고 상기 게이트와 채널의 사이에 개재되는 게이트 절연층;을 구비하는 한 조의 탑게이트 방식의 박막 트랜지스터와;
    상기 양 박막 트랜지스터의 게이트에 공히 접속되는 별도의 입력 라인과;
    상기 양 박막 트랜지스터의 중 제 1 박막 트랜지스터의 소스와 제 2 박막 트랜지스터의 드레인에 공히 연결되는 별도의 출력 라인과;
    상기 1 박막 트랜지스터의 드레인에 연결되는 별도의 구동전압 라인과; 그리고
    상기 제 2 박막 트랜지스터의 소스에 연결되는 접지 라인을; 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 박막 트랜지스터의 위에 상기 박막 트랜지스터들의 게이트, 소스, 드레인에 대응하는 콘택트 홀을 가지는 절연층이 형성되어 있고, 상기 절연층 위에 상기 입력 라인, 출력 라인, 구동전압 라인 및 접지 라인이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제 1, 제 2 박막 트랜지스터의 게이트와 그 하부의 게이트 절연층은 동일한 패턴을 가지는 것을 특징으로 하는 반도체 소자.
  14. 제 11 항에 있어서,
    입력 라인, 출력 라인, 구동전압 라인 및 접지 라인은 동일 물질로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 제 1, 제 2 박막 트랜지스터의 각 게이트의 하부의 전체 영역에 실리콘 필름층의 채널 영역이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  16. 기판과; 도핑에 의해 정의된 드레인과 소스 및 이 사이의 채널 영역을 가지는 실리콘 필름층; 상기 채널영역에 대응하는 게이트 및 게이트의 하부에 마련되는 게이트 절연층을 포함하는 탑게이트 방식의 제 1, 제 2 박막 트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서,
    기판에 실리콘 물질층을 형성하는 단계;
    상기 실리콘 물질층 위에 게이트 절연물질층을 형성하는 단계;
    상기 게이트 절연층 위에 게이트 물질층을 형성하는 단계;
    상기 게이트 물질층과 그 하부의 게이트 절연물질층을 패터닝하여 상기 제 1, 제 2 박막 트랜지스터의 게이트 및 이 하부의 게이트 절연층을 형성하는 단계;
    상기 제 1 박막 트랜지스터의 채널 및 그 양측의 소스와 드레인에 대응하는 영역을 제외한 부분에 소정의 제 1 불순물을 주입하는 단계;
    상기 제 2 박막 트랜지스터의 채널 및 그 양측의 소스와 드레인에 대응하는 영역을 제외한 부분에 소정의 제 2 불순물을 주입하는 단계;
    상기 실리콘 물질층을 패터닝하여 상기 제 1, 제 2 박막 트랜지스터의 각 게이트에 덮힌 채널 영역과 각 게이트에 덮히지 않은 소스와 드레인을 각각 형성하는 단계;
    상기 적층 구조물 위에 절연층을 형성하는 단계; 그리고
    상기 적층 구조물 위의 절연층 상에 상기 제 1, 제 2 박막 트랜지스터의 소스, 드레인 및 게이트에 전기적으로 연결되는 전기적 연결부를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 전기적 연결부를 형성하는 단계는:
    상기 절연층에 상기 제 1, 제 2 박막 트랜지스터의 소스, 드레인 및 게이트에 대응하는 콘택트 홀을 형성하는 단계;
    상기 절연층 상에 금속물질층을 형성한 한 후 소정 패턴으로 식각하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 기판에 실리콘 물질층을 형성하는 단계는:
    비정질 실리콘 증착단계; 그리고
    비정질 실리콘의 결정화 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 16 항에 있어서,
    상기 제 1 불순물은 B+, 제 2 불순물은 P+ 인 것을 특징으로 특징으로 하는 반도체 소자의 제조방법.
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