JPH04150036A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置の製造方法、とくにセンサー、ア
クティブマトリクスなどに利用される薄膜半導体装置（
以下ＴＰＴという）の製造方法に関する。
クティブマトリクスなどに利用される薄膜半導体装置（
以下ＴＰＴという）の製造方法に関する。
一般に、多結晶Ｓｉ （Ｐｏｌｙ−８ｉ）を用いたＴＰ
Ｔ製造フローにおけるＰｏ１ｙ−８ｉ膜は多結晶状態で
あるため、膜中に数多くの結晶欠陥を有している。この
結晶欠陥は一価の水素原子で埋めることによってＴＰＴ
特性を改善することができるので、ＴＰＴ特性の改善に
は、Ｐｏ１ｙ−５ｉ膜中に水素を導入する方法が採用さ
れている。
Ｔ製造フローにおけるＰｏ１ｙ−８ｉ膜は多結晶状態で
あるため、膜中に数多くの結晶欠陥を有している。この
結晶欠陥は一価の水素原子で埋めることによってＴＰＴ
特性を改善することができるので、ＴＰＴ特性の改善に
は、Ｐｏ１ｙ−５ｉ膜中に水素を導入する方法が採用さ
れている。
この水素導入方法としては低温にて水素プラズマ化し膜
中に拡散させるプラズマ法が一般的である。
中に拡散させるプラズマ法が一般的である。
しかしこの水素導入処理をゲート絶縁膜越しに行なった
場合、プラズマによるチャージアップによりＴＰＴの１
／Ｉ＠縁破壊が発生し、歩留りを低下させている。
場合、プラズマによるチャージアップによりＴＰＴの１
／Ｉ＠縁破壊が発生し、歩留りを低下させている。
他方、特開平１−２７６７２６号では、ゲート電極形成
用導電膜を形成後、ゲート電極をパターン形成する以前
に水素処理を行なうことを提案し、該水素処理の前後の
いずれかでゲート絶縁膜越しにイオン注入により不純物
のドーピングをしてＮｃｈ、Ｐｃｈのソース領域・トレ
イン領域を形成している。
用導電膜を形成後、ゲート電極をパターン形成する以前
に水素処理を行なうことを提案し、該水素処理の前後の
いずれかでゲート絶縁膜越しにイオン注入により不純物
のドーピングをしてＮｃｈ、Ｐｃｈのソース領域・トレ
イン領域を形成している。
しかしながら、前記した通り、水素処理は導電膜上から
行なっているため、チャージアップによる絶縁破壊は防
止できるが、イオン注入による拡散領域への注入時のチ
ャージアップによる瞬間過剰電流による絶縁破壊が問題
となる。
行なっているため、チャージアップによる絶縁破壊は防
止できるが、イオン注入による拡散領域への注入時のチ
ャージアップによる瞬間過剰電流による絶縁破壊が問題
となる。
〔目 的〕
本発明の目的はイオン注入やプラズマドーピング及びプ
ラズマ水素処理による損傷に基因する不良を無くすこと
により歩留りアップ等が計ることができる半導体装置の
製造方法を提供するにある。
ラズマ水素処理による損傷に基因する不良を無くすこと
により歩留りアップ等が計ることができる半導体装置の
製造方法を提供するにある。
第１の本発明は、透明絶縁基板上に成膜された多結晶シ
リコンを能動領域として用いた薄膜半導体装置の製造方
法において、ゲート電極形成用導電膜をゲート電極に形
成すると同時にゲート電極以外の領域の導電膜の堆積厚
を薄くし、しかる後水素処理することを特徴とする半導
体装置の製造方法に関する。
リコンを能動領域として用いた薄膜半導体装置の製造方
法において、ゲート電極形成用導電膜をゲート電極に形
成すると同時にゲート電極以外の領域の導電膜の堆積厚
を薄くし、しかる後水素処理することを特徴とする半導
体装置の製造方法に関する。
第２の本発明は、透明絶縁基板上に成膜された多結晶シ
リコンを能動領域として用いた薄膜半導体装置の製造方
法において、ゲート電極形成用導電膜をゲート電極に形
成すると同時にゲート電極以外の領域の導電膜の堆積厚
を薄くし、しかる後ソース領域及びトレイン領域に不純
物をドーピングし、その後活性化処理することを特徴と
する半導体装置の製造方法に関する。
リコンを能動領域として用いた薄膜半導体装置の製造方
法において、ゲート電極形成用導電膜をゲート電極に形
成すると同時にゲート電極以外の領域の導電膜の堆積厚
を薄くし、しかる後ソース領域及びトレイン領域に不純
物をドーピングし、その後活性化処理することを特徴と
する半導体装置の製造方法に関する。
第３の本発明は、透明絶縁基板上に成膜された多結晶シ
リコンを能動領域として用いた薄膜半導体装置の製造方
法において、ゲート電極形成用導電膜をゲート電極に形
成すると同時にゲート電極以外の領域の導電膜の堆積厚
を薄くし、しかる後活性化処理と水素処理を連続的に行
なうことを特徴とする半導体装置の製造方法に関する。
リコンを能動領域として用いた薄膜半導体装置の製造方
法において、ゲート電極形成用導電膜をゲート電極に形
成すると同時にゲート電極以外の領域の導電膜の堆積厚
を薄くし、しかる後活性化処理と水素処理を連続的に行
なうことを特徴とする半導体装置の製造方法に関する。
本発明において、ゲート電極形成用導電膜をゲート電極
に形成すると同時にゲート電極部以外の領域の導電膜の
堆積厚を薄くするには、ゲート電極形成用導電膜を基板
全面に成膜堆積した後、ゲート電極形成の際ゲート電極
部以外の導電膜を完全にエツチングしないで少し残るよ
うな段階でエツチングを止めれば導電膜の堆積厚を薄く
残すことができる。
に形成すると同時にゲート電極部以外の領域の導電膜の
堆積厚を薄くするには、ゲート電極形成用導電膜を基板
全面に成膜堆積した後、ゲート電極形成の際ゲート電極
部以外の導電膜を完全にエツチングしないで少し残るよ
うな段階でエツチングを止めれば導電膜の堆積厚を薄く
残すことができる。
薄く残された導電膜の膜厚は、通常２００〜６００人、
好ましくは３００〜６００人、とくに好ましくは４００
〜５００人である。該導電膜を２００〜６００人の厚さ
で残すのは、６００Å以上の場合には不純物の飛程が浅
いため低抵抗化が計りにくくなり。
好ましくは３００〜６００人、とくに好ましくは４００
〜５００人である。該導電膜を２００〜６００人の厚さ
で残すのは、６００Å以上の場合には不純物の飛程が浅
いため低抵抗化が計りにくくなり。
２００Å以下の場合には不純物の飛程が深くなり絶縁基
板にまで拡散される傾向が生じるからである。
板にまで拡散される傾向が生じるからである。
本発明における導電膜としては、従来より用いられてい
るゲート電極用のものを利用することができ、またドー
ピング、活性化及び水素処理も従来の技術を利用するこ
とができる。
るゲート電極用のものを利用することができ、またドー
ピング、活性化及び水素処理も従来の技術を利用するこ
とができる。
本発明の半導体装置の製造方法の一具体例としては、絶
縁基板上に低温で半導体薄膜・素子（ＴＰＴ）を形成す
る方法において基板全面のゲート電極形成用導電膜をゲ
ート電極に形成すると同時にゲート電極部以外の領域の
導電膜を厚さ２００〜６００人に形成した後、不純物と
してＮｃｈおよびＰｃｈに、それぞれＰ Ｈｇ ／ Ｂ
Ｆ 。
縁基板上に低温で半導体薄膜・素子（ＴＰＴ）を形成す
る方法において基板全面のゲート電極形成用導電膜をゲ
ート電極に形成すると同時にゲート電極部以外の領域の
導電膜を厚さ２００〜６００人に形成した後、不純物と
してＮｃｈおよびＰｃｈに、それぞれＰ Ｈｇ ／ Ｂ
Ｆ 。
のガスによるドーピングを行ない、その後水素プラズマ
処理をプラズマＣＶＤ装置にて２００〜４００℃の温度
にて処理をほどこす方法を挙げることができる。
処理をプラズマＣＶＤ装置にて２００〜４００℃の温度
にて処理をほどこす方法を挙げることができる。
以下、図面を参照しながら本発明を説明する。
第１〜２図は、半導体装置の製造方法を示すプロセスフ
ローを示すものであって、第１図は従来例の一例を示す
説明図、第２図は本発明の一例を示す説明図である。
ローを示すものであって、第１図は従来例の一例を示す
説明図、第２図は本発明の一例を示す説明図である。
絶縁基板１．１０上に活性層２．２０となる、例えば多
結晶シリコン（Ｐｃｌｙ−８ｉ）を成膜し活性層として
形成〔第１図（ａ）及び第２図（ａ）コする。次にゲー
ト絶縁膜３．３０を５００〜１ｏｏｏ人形成〔第１図（
ｂ）及び第２図（ｂ）フした後、ゲート４．４０となる
、例えばＰｏ１ｙ−８ｉを成膜〔第１図（ｃ）及び第２
図（Ｃ）コする。
結晶シリコン（Ｐｃｌｙ−８ｉ）を成膜し活性層として
形成〔第１図（ａ）及び第２図（ａ）コする。次にゲー
ト絶縁膜３．３０を５００〜１ｏｏｏ人形成〔第１図（
ｂ）及び第２図（ｂ）フした後、ゲート４．４０となる
、例えばＰｏ１ｙ−８ｉを成膜〔第１図（ｃ）及び第２
図（Ｃ）コする。
この後従来例ではゲート４０をここで形成〔第１図（ｄ
））Ｌ、イオン注入装置等にてＮｃｈ、Ｐｃｈの領域に
イオンを打ち込む〔第１図（ｄ）〕。この際、絶縁基板
１０上にチャージアップされた電荷の逃げ路がないため
過剰電流によりＴＰＴのゲート絶縁破壊によりゲートリ
ーク等のトランジスタ特性不良や歩留りに悪影響を及ぼ
す。また次の工程〔第１図（ｅ）〕ではプラズマ中にさ
らすことにより眉間絶縁膜５０等にプラズマダメージが
かかりリークの原因となりうる。従来例では、第１図（
ｅ）工程後、すなわち眉間絶縁膜５０を形成後、コンタ
クトを開け、さらにＡＱ等のメタルで引き出し配線６０
を形成〔第２図（ｆ）〕する。
））Ｌ、イオン注入装置等にてＮｃｈ、Ｐｃｈの領域に
イオンを打ち込む〔第１図（ｄ）〕。この際、絶縁基板
１０上にチャージアップされた電荷の逃げ路がないため
過剰電流によりＴＰＴのゲート絶縁破壊によりゲートリ
ーク等のトランジスタ特性不良や歩留りに悪影響を及ぼ
す。また次の工程〔第１図（ｅ）〕ではプラズマ中にさ
らすことにより眉間絶縁膜５０等にプラズマダメージが
かかりリークの原因となりうる。従来例では、第１図（
ｅ）工程後、すなわち眉間絶縁膜５０を形成後、コンタ
クトを開け、さらにＡＱ等のメタルで引き出し配線６０
を形成〔第２図（ｆ）〕する。
本発明では、前記した従来例のチャージアップ防止のた
めゲート４を形成する導電膜、例えば（Ｐｏｌｙ−５ｉ
）を全面に成膜〔第２図（ｃ））した後、ゲート形成の
際、ゲート回りの導電膜を完全にエツチングせず２００
〜６００人の範囲で残す〔第２図（ｄ）の４ａ）。この
エツチングは、たとえばＳＦ、とＣＣＱ、の混合ガス割
合をトータル流量の１０〜５０％をＣＣＵ、とじ圧力０
．０５〜０．ＩＴ ｏ ｒ ｒ 、パワー１５０−５０
０Ｗの範囲でデボレート５００〜１０００／分で行うこ
とでできる。その後イオン注入を行なう。注入後活性化
を例えば低温Ａｒガスプラズマを用いたプラズマＣＶＤ
装置により活性化し、ついで２００〜４００℃に加熱し
ながら、Ａｒガスプラズマにて活性化する。この活性化
は、ＡｒガスのはかＮ２．Ｈｅ等の不活性ガスにてプラ
ズマ雰囲気中で基板温度を２００〜４００℃に加熱しガ
ス圧を０．０５〜１．５Ｔ ｏ ｒ ｒの範囲で活性化
してもよい。
めゲート４を形成する導電膜、例えば（Ｐｏｌｙ−５ｉ
）を全面に成膜〔第２図（ｃ））した後、ゲート形成の
際、ゲート回りの導電膜を完全にエツチングせず２００
〜６００人の範囲で残す〔第２図（ｄ）の４ａ）。この
エツチングは、たとえばＳＦ、とＣＣＱ、の混合ガス割
合をトータル流量の１０〜５０％をＣＣＵ、とじ圧力０
．０５〜０．ＩＴ ｏ ｒ ｒ 、パワー１５０−５０
０Ｗの範囲でデボレート５００〜１０００／分で行うこ
とでできる。その後イオン注入を行なう。注入後活性化
を例えば低温Ａｒガスプラズマを用いたプラズマＣＶＤ
装置により活性化し、ついで２００〜４００℃に加熱し
ながら、Ａｒガスプラズマにて活性化する。この活性化
は、ＡｒガスのはかＮ２．Ｈｅ等の不活性ガスにてプラ
ズマ雰囲気中で基板温度を２００〜４００℃に加熱しガ
ス圧を０．０５〜１．５Ｔ ｏ ｒ ｒの範囲で活性化
してもよい。
この活性化後続いて同一プラズマＣＶＤ装置にてゲート
回りに導電膜４ａをつけたまま、たとえばＨ，０，１−
Ｉ Ｔ ｏ ｒ ｒの雰囲気中で１．０〜２．ＯＫＷの
ＲＦパワーにより基板温度を１５０℃〜３５０℃に加熱
した状態で１時間プラズマ処理を行う。
回りに導電膜４ａをつけたまま、たとえばＨ，０，１−
Ｉ Ｔ ｏ ｒ ｒの雰囲気中で１．０〜２．ＯＫＷの
ＲＦパワーにより基板温度を１５０℃〜３５０℃に加熱
した状態で１時間プラズマ処理を行う。
この水素処理はプラズマ処理のほかに水素イオンインプ
ラや水素イオンシャワー処理を用いてもよい。その後、
ゲート回りの導電膜４ａをエツチングし眉間絶縁膜５を
形成し、コンタクトを開け、さらにＡＱ等のメタルで引
き出し配線６を形成〔第２図（ｆ）〕する。
ラや水素イオンシャワー処理を用いてもよい。その後、
ゲート回りの導電膜４ａをエツチングし眉間絶縁膜５を
形成し、コンタクトを開け、さらにＡＱ等のメタルで引
き出し配線６を形成〔第２図（ｆ）〕する。
〔実施例〕 （第２図参照）
絶縁基板１上に活性層２となる多結晶シリコン（Ｐｏｌ
ｙ−５ｉ）を成膜し活性層とする、次にゲート絶縁膜３
を５００〜１０００人形成した後、ゲート４となるＰｏ
１ｙ−８ｉを再び成膜した。
ｙ−５ｉ）を成膜し活性層とする、次にゲート絶縁膜３
を５００〜１０００人形成した後、ゲート４となるＰｏ
１ｙ−８ｉを再び成膜した。
その後、ゲート形成の際、ゲート回りのＰＯｌｙ−５ｉ
膜を完全にエツチングせず４００人の範囲で残した〔第
２図（ｄ）の４ａ）。その後イオン注入を行ない、注入
後活性化を低温Ａｒガスプラズマを用いたプラズマＣＶ
Ｄ装置により活性化し５ついで２００〜４００℃でアニ
ールする。
膜を完全にエツチングせず４００人の範囲で残した〔第
２図（ｄ）の４ａ）。その後イオン注入を行ない、注入
後活性化を低温Ａｒガスプラズマを用いたプラズマＣＶ
Ｄ装置により活性化し５ついで２００〜４００℃でアニ
ールする。
続いて同一プラズマＣＶＤ装置にてゲート回りにＰｏ１
ｙ−Ｓｉ膜４ａをつけたまま基板温度を１５０〜３５０
℃に加熱した状態で１時間プラズマ水素処理を行なう。
ｙ−Ｓｉ膜４ａをつけたまま基板温度を１５０〜３５０
℃に加熱した状態で１時間プラズマ水素処理を行なう。
その後、ゲート回りのＰＯｌｙ−５ｉ膜４ａをエツチン
グし眉間絶縁膜５を形成し、コンタクトを開け、さらに
ＡＱ等のメタルで引き出し配線６を形成した。
グし眉間絶縁膜５を形成し、コンタクトを開け、さらに
ＡＱ等のメタルで引き出し配線６を形成した。
本発明の半導体装置の製造方法によれば、プラズマによ
る不良等が大巾に低減させることができ、とくにゲート
回りに約４００人のＰｏ１ｙ−８ｉ４ａを残した状態で
イオン注入及び水素プラズマ処理を行なったものは、さ
らに歩留りを向上させることができる。
る不良等が大巾に低減させることができ、とくにゲート
回りに約４００人のＰｏ１ｙ−８ｉ４ａを残した状態で
イオン注入及び水素プラズマ処理を行なったものは、さ
らに歩留りを向上させることができる。
生産効率を高めることができる。
第１〜２図は、半導体装置の製造方法を示すプロセスフ
ローを示すものであって、第１図は従来例の一例を示す
説明図、第２図は本発明の一例を示す説明図である。 １、ＩＯ・・・絶縁基板 ２．２０・・・活性層 ３．３０・・・ゲート絶縁膜 ４．４０・・・ゲート電極 ｂ） Ｃ） ｊ） 第 図 第 図
ローを示すものであって、第１図は従来例の一例を示す
説明図、第２図は本発明の一例を示す説明図である。 １、ＩＯ・・・絶縁基板 ２．２０・・・活性層 ３．３０・・・ゲート絶縁膜 ４．４０・・・ゲート電極 ｂ） Ｃ） ｊ） 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、透明絶縁基板上に成膜された多結晶シリコンを能動
領域として用いた薄膜半導体装置の製造方法において、
ゲート電極形成用導電膜をゲート電極に形成すると同時
にゲート電極以外の領域の導電膜の堆積厚を薄くし、し
かる後水素処理することを特徴とする半導体装置の製造
方法。 ２、透明絶縁基板上に成膜された多結晶シリコンを能動
領域として用いた薄膜半導体装置の製造方法において、
ゲート電極形成用導電膜をゲート電極に形成すると同時
にゲート電極以外の領域の導電膜の堆積厚を薄くし、し
かる後ソース領域及びドレイン領域に不純物をドーピン
グし、その後活性化処理することを特徴とする半導体装
置の製造方法。 ３、透明絶縁基板上に成膜された多結晶シリコンを能動
領域として用いた薄膜半導体装置の製造方法において、
ゲート電極形成用導電膜をゲート電極に形成すると同時
にゲート電極以外の領域の導電膜の堆積厚を薄くし、し
かる後活性化処理と水素処理を連続的に行なうことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27566190A JPH04150036A (ja) | 1990-10-15 | 1990-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27566190A JPH04150036A (ja) | 1990-10-15 | 1990-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150036A true JPH04150036A (ja) | 1992-05-22 |
Family
ID=17558583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27566190A Pending JPH04150036A (ja) | 1990-10-15 | 1990-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057182A (en) * | 1997-09-05 | 2000-05-02 | Sarnoff Corporation | Hydrogenation of polysilicon thin film transistors |
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
-
1990
- 1990-10-15 JP JP27566190A patent/JPH04150036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057182A (en) * | 1997-09-05 | 2000-05-02 | Sarnoff Corporation | Hydrogenation of polysilicon thin film transistors |
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
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