JPH11297988A - 金属シリサイドのスパイキング効果を防止するゲート電極製造方法 - Google Patents
金属シリサイドのスパイキング効果を防止するゲート電極製造方法Info
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- JPH11297988A JPH11297988A JP10420498A JP10420498A JPH11297988A JP H11297988 A JPH11297988 A JP H11297988A JP 10420498 A JP10420498 A JP 10420498A JP 10420498 A JP10420498 A JP 10420498A JP H11297988 A JPH11297988 A JP H11297988A
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Abstract
(57)【要約】
【課題】 金属シリサイドのスパイキング効果を防止す
るゲート電極製造方法の提供。 【解決手段】 ａ．集積回路のシリコン基板１１上にゲ
ート酸化層１２を形成するステップ、ｂ．上記ゲート酸
化層１２の表面にポリシリコン１３を形成するステッ
プ、ｃ．上記ポリシリコン１３の表面にアモルファスシ
リコン４１を形成するステップ、ｄ．アモルファスシリ
コン４１の表面に金属シリサイドを形成するステップ、
ｅ．金属シリサイド、アモルファスシリコン４１、ポリ
シリコン１３及びゲート酸化層１２をリソグラフィー技
術を用いてエッチングしてゲート電極の位置を定義する
ステップ、以上のａからｅの各ステップを包括すること
を特徴とする、金属シリサイドのスパイキング効果を防
止するゲート電極製造方法としている。
るゲート電極製造方法の提供。 【解決手段】 ａ．集積回路のシリコン基板１１上にゲ
ート酸化層１２を形成するステップ、ｂ．上記ゲート酸
化層１２の表面にポリシリコン１３を形成するステッ
プ、ｃ．上記ポリシリコン１３の表面にアモルファスシ
リコン４１を形成するステップ、ｄ．アモルファスシリ
コン４１の表面に金属シリサイドを形成するステップ、
ｅ．金属シリサイド、アモルファスシリコン４１、ポリ
シリコン１３及びゲート酸化層１２をリソグラフィー技
術を用いてエッチングしてゲート電極の位置を定義する
ステップ、以上のａからｅの各ステップを包括すること
を特徴とする、金属シリサイドのスパイキング効果を防
止するゲート電極製造方法としている。
Description
【０００１】
【発明の属する技術分野】本発明は一種の半導体のゲー
ト電極の製造方法に係り、特に一種の金属シリサイド
（金属けい化物）のスパイキング効果を防止するゲート
電極製造方法に関する。
ト電極の製造方法に係り、特に一種の金属シリサイド
（金属けい化物）のスパイキング効果を防止するゲート
電極製造方法に関する。
【０００２】
【従来の技術】ＵＬＳＩ（超々ＬＳＩ）の電界効果トラ
ンジスタのゲート電極にはポリシリコンがよく使用され
ている。しかし、高集積化に伴い、配線の幅（ｌｉｎｅ
ｗｉｄｔｈ）が小さくなり、多層化が進むにつれ、高
融点を有して後続の高温での工程に耐えうるゲート電極
材料が要求される。ポリサイドは、金属シリサイドとポ
リシリコンで組成された多層構造を有して上述の要求に
応えることができる。現在常用されている金属シリサイ
ドの多くは高融点金属のシリサイドとされ、その中でも
タングステンシリサイドが最も使用されており、タング
ステンシリサイドは電界効果トランジスタのゲート電極
のほかにも配線とダイオードのエミッタに使用される。
従来のゲート電極構造は図１に示されるようであり、ま
ず、シリコン基板１１上にチャネルストップ１０Ａ、フ
ィールド酸化層１０Ｂ及び一つのゲート酸化層１２を形
成し、ポリシリコン１３を続いてゲート酸化層上に堆積
し、最後に金属シリサイド１４を堆積し、リソグラフィ
ー工程の後、ゲート電極を形成していた。さらにゲート
極とドレイン極のライトドープを、スペーサ形成、及び
ソース極とドレイン極のヘビードープを進行し、ゲート
電極、ドレイン、ソースを包括する電界効果トランジス
タの主体を完成する。図１中、符号１０はライトドープ
領域、符号１６はスペーサ、符号１７はヘビードープ領
域を示す。
ンジスタのゲート電極にはポリシリコンがよく使用され
ている。しかし、高集積化に伴い、配線の幅（ｌｉｎｅ
ｗｉｄｔｈ）が小さくなり、多層化が進むにつれ、高
融点を有して後続の高温での工程に耐えうるゲート電極
材料が要求される。ポリサイドは、金属シリサイドとポ
リシリコンで組成された多層構造を有して上述の要求に
応えることができる。現在常用されている金属シリサイ
ドの多くは高融点金属のシリサイドとされ、その中でも
タングステンシリサイドが最も使用されており、タング
ステンシリサイドは電界効果トランジスタのゲート電極
のほかにも配線とダイオードのエミッタに使用される。
従来のゲート電極構造は図１に示されるようであり、ま
ず、シリコン基板１１上にチャネルストップ１０Ａ、フ
ィールド酸化層１０Ｂ及び一つのゲート酸化層１２を形
成し、ポリシリコン１３を続いてゲート酸化層上に堆積
し、最後に金属シリサイド１４を堆積し、リソグラフィ
ー工程の後、ゲート電極を形成していた。さらにゲート
極とドレイン極のライトドープを、スペーサ形成、及び
ソース極とドレイン極のヘビードープを進行し、ゲート
電極、ドレイン、ソースを包括する電界効果トランジス
タの主体を完成する。図１中、符号１０はライトドープ
領域、符号１６はスペーサ、符号１７はヘビードープ領
域を示す。
【０００３】ただし、ポリシリコンと金属シリサイド間
の反応がその界面の変化を形成する可能性があり、この
反応は通常、金属シリサイド形成時、或いは後続の高温
工程、例えばスペーサの形成、ソース及びドレインのド
ープ或いは層間絶縁層の平坦化などにおいて発生する。
図２に示されるように、金属シリサイドはポリシリコン
中の突起或いはスパイキング（ｓｐｉｋｉｎｇ）を発生
しやすく、そのためデバイスの電気的性質に厳重な影響
が生じた。Ｊ．Ｐ．Ｇａｍｂｉｎｏ等による論文（Ｊ．
Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３６，１９８９，
ｐ２０６３）において、金属シリサイドがポリシリコン
中の突起或いはスパイキングを発生する多種のメカニズ
ムの解明がなされている。その中、相当に重要なメカニ
ズムとして、ポリシリコンと金属シリサイド間に介在す
る原始酸化層が不連続の拡散障害層を形成することがあ
る。この不均一な原始酸化層中の厚さの非常に薄い所
は、ポリシリコンと金属シリサイドの相互拡散を発生さ
せやすく、金属原子或いはシリコンが結晶粒界面に沿っ
て移動するところでもある。また、後続の酸化工程で、
金属シリサイドが高温で酸化されて二酸化シリコンが金
属シリサイドの上に形成される。この時、シリコンの供
給が不足した場合にも、金属シリサイドがポリシリコン
中の突起或いはスパイキングを形成しやすい。シリコン
の供給は不足する可能性があり、それは、タングステン
シリサイドがアニール（熱処理）後に多シリコン状態
（ＷＳｉ2.6 ）から多タングステン状態（ＷＳｉ2.2 ）
に変化するために、シリコンがポリシリコンより結晶粒
界面に沿って拡散し、反応に必要なシリコン原子を提供
する。このとき不均一な酸化層は拡散の障害層となり、
界面のポリシリコンに局部的な空洞（ｖｏｉｄ）を形成
させ、タングステンシリサイドが充填されて図２に示さ
れるような突起或いはスパイキング２１が形成される。
このスパイキング効果は結晶粒界面の増加によりますま
す厳重となり、後続の多重の高温工程で、このタングス
テンシリサイドの突起或いはスパイキングがゲート酸化
層まで延伸されると、フラットバンド電圧（ｆｌａｔ
ｂａｎｄ ｖｏｌｔａｇｅ）が変化して阻止の電気的性
質と歩留りに厳重な影響を及ぼす恐れがある。
の反応がその界面の変化を形成する可能性があり、この
反応は通常、金属シリサイド形成時、或いは後続の高温
工程、例えばスペーサの形成、ソース及びドレインのド
ープ或いは層間絶縁層の平坦化などにおいて発生する。
図２に示されるように、金属シリサイドはポリシリコン
中の突起或いはスパイキング（ｓｐｉｋｉｎｇ）を発生
しやすく、そのためデバイスの電気的性質に厳重な影響
が生じた。Ｊ．Ｐ．Ｇａｍｂｉｎｏ等による論文（Ｊ．
Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３６，１９８９，
ｐ２０６３）において、金属シリサイドがポリシリコン
中の突起或いはスパイキングを発生する多種のメカニズ
ムの解明がなされている。その中、相当に重要なメカニ
ズムとして、ポリシリコンと金属シリサイド間に介在す
る原始酸化層が不連続の拡散障害層を形成することがあ
る。この不均一な原始酸化層中の厚さの非常に薄い所
は、ポリシリコンと金属シリサイドの相互拡散を発生さ
せやすく、金属原子或いはシリコンが結晶粒界面に沿っ
て移動するところでもある。また、後続の酸化工程で、
金属シリサイドが高温で酸化されて二酸化シリコンが金
属シリサイドの上に形成される。この時、シリコンの供
給が不足した場合にも、金属シリサイドがポリシリコン
中の突起或いはスパイキングを形成しやすい。シリコン
の供給は不足する可能性があり、それは、タングステン
シリサイドがアニール（熱処理）後に多シリコン状態
（ＷＳｉ2.6 ）から多タングステン状態（ＷＳｉ2.2 ）
に変化するために、シリコンがポリシリコンより結晶粒
界面に沿って拡散し、反応に必要なシリコン原子を提供
する。このとき不均一な酸化層は拡散の障害層となり、
界面のポリシリコンに局部的な空洞（ｖｏｉｄ）を形成
させ、タングステンシリサイドが充填されて図２に示さ
れるような突起或いはスパイキング２１が形成される。
このスパイキング効果は結晶粒界面の増加によりますま
す厳重となり、後続の多重の高温工程で、このタングス
テンシリサイドの突起或いはスパイキングがゲート酸化
層まで延伸されると、フラットバンド電圧（ｆｌａｔ
ｂａｎｄ ｖｏｌｔａｇｅ）が変化して阻止の電気的性
質と歩留りに厳重な影響を及ぼす恐れがある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、半導
体素子のゲート電極製造方法において、半導体素子のゲ
ート電極の電気的性質を改善する方法を提供することに
ある。
体素子のゲート電極製造方法において、半導体素子のゲ
ート電極の電気的性質を改善する方法を提供することに
ある。
【０００５】本発明の次の目的は、半導体素子のゲート
電極製造方法において、ポリシリコンのタングステンシ
リサイドへの拡散を防止する方法を提供することにあ
る。
電極製造方法において、ポリシリコンのタングステンシ
リサイドへの拡散を防止する方法を提供することにあ
る。
【０００６】本発明の第３の目的は、半導体素子のゲー
ト電極製造方法において、タングステンシリサイドのポ
リシリコンへの拡散を防止する方法を提供することにあ
る。
ト電極製造方法において、タングステンシリサイドのポ
リシリコンへの拡散を防止する方法を提供することにあ
る。
【０００７】本発明の第４の目的は、半導体素子のゲー
ト電極製造方法において、一つのバッファ層を提供する
ことで、後続の酸化工程中で必要なシリコン原子を提供
できる方法を提供することにある。
ト電極製造方法において、一つのバッファ層を提供する
ことで、後続の酸化工程中で必要なシリコン原子を提供
できる方法を提供することにある。
【０００８】本発明の第５の目的は、半導体素子のゲー
ト電極製造方法において、ゲート電極の低抵抗を維持す
る方法を提供することにある。
ト電極製造方法において、ゲート電極の低抵抗を維持す
る方法を提供することにある。
【０００９】
【課題を解決するための手段】請求項１の発明は、ａ．
集積回路のシリコン基板１１上にゲート酸化層１２を形
成するステップ ｂ．上記ゲート酸化層１２の表面にポリシリコン１３を
形成するステップ ｃ．上記ポリシリコン１３の表面にアモルファスシリコ
ン４１を形成するステップ ｄ．アモルファスシリコン４１の表面に金属シリサイド
を形成するステップ ｅ．金属シリサイド、アモルファスシリコン４１、ポリ
シリコン１３及びゲート酸化層１２をリソグラフィー技
術を用いてエッチングしてゲート電極の位置を定義する
ステップ 以上のａからｅの各ステップを包括することを特徴とす
る、金属シリサイドのスパイキング効果を防止するゲー
ト電極製造方法としている。
集積回路のシリコン基板１１上にゲート酸化層１２を形
成するステップ ｂ．上記ゲート酸化層１２の表面にポリシリコン１３を
形成するステップ ｃ．上記ポリシリコン１３の表面にアモルファスシリコ
ン４１を形成するステップ ｄ．アモルファスシリコン４１の表面に金属シリサイド
を形成するステップ ｅ．金属シリサイド、アモルファスシリコン４１、ポリ
シリコン１３及びゲート酸化層１２をリソグラフィー技
術を用いてエッチングしてゲート電極の位置を定義する
ステップ 以上のａからｅの各ステップを包括することを特徴とす
る、金属シリサイドのスパイキング効果を防止するゲー
ト電極製造方法としている。
【００１０】請求項２の発明は、前記ａのステップのゲ
ート酸化層１２を熱酸化法で堆積することを特徴とす
る、請求項１に記載の金属シリサイドのスパイキング効
果を防止するゲート電極製造方法としている。
ート酸化層１２を熱酸化法で堆積することを特徴とす
る、請求項１に記載の金属シリサイドのスパイキング効
果を防止するゲート電極製造方法としている。
【００１１】請求項３の発明は、前記ａのステップのゲ
ート酸化層１２の厚さを４０から４００オングストロー
ムの間となすことを特徴とする、請求項１に記載の金属
シリサイドのスパイキング効果を防止するゲート電極製
造方法としている。
ート酸化層１２の厚さを４０から４００オングストロー
ムの間となすことを特徴とする、請求項１に記載の金属
シリサイドのスパイキング効果を防止するゲート電極製
造方法としている。
【００１２】請求項４の発明は、前記ｂのステップのポ
リシリコン１３を減圧ＣＶＤで形成することを特徴とす
る、請求項１に記載の金属シリサイドのスパイキング効
果を防止するゲート電極製造方法としている。
リシリコン１３を減圧ＣＶＤで形成することを特徴とす
る、請求項１に記載の金属シリサイドのスパイキング効
果を防止するゲート電極製造方法としている。
【００１３】請求項５の発明は、前記減圧ＣＶＤを、圧
力０．３から０．６Ｔｏｒｒの間で進行することを特徴
とする、請求項４に記載の金属シリサイドのスパイキン
グ効果を防止するゲート電極製造方法としている。
力０．３から０．６Ｔｏｒｒの間で進行することを特徴
とする、請求項４に記載の金属シリサイドのスパイキン
グ効果を防止するゲート電極製造方法としている。
【００１４】請求項６の発明は、前記ｂのステップのポ
リシリコン１３の厚さを１３００から１７００オングス
トロームの間となすことを特徴とする、請求項１に記載
の金属シリサイドのスパイキング効果を防止するゲート
電極製造方法としている。
リシリコン１３の厚さを１３００から１７００オングス
トロームの間となすことを特徴とする、請求項１に記載
の金属シリサイドのスパイキング効果を防止するゲート
電極製造方法としている。
【００１５】請求項７の発明は、前記ｂのステップのポ
リシリコン１３にリンをドープすることを特徴とする、
請求項１に記載の金属シリサイドのスパイキング効果を
防止するゲート電極製造方法としている。
リシリコン１３にリンをドープすることを特徴とする、
請求項１に記載の金属シリサイドのスパイキング効果を
防止するゲート電極製造方法としている。
【００１６】請求項８の発明は、前記リンをドープする
濃度を、１．０×１０19／ｃｍ3 から１．０×１０22／
ｃｍ3 の間とすることを特徴とする、請求項７に記載の
金属シリサイドのスパイキング効果を防止するゲート電
極製造方法としている。
濃度を、１．０×１０19／ｃｍ3 から１．０×１０22／
ｃｍ3 の間とすることを特徴とする、請求項７に記載の
金属シリサイドのスパイキング効果を防止するゲート電
極製造方法としている。
【００１７】請求項９の発明は、前記ｃのステップのア
モルファスシリコン４１の形成の前に、プレクリーニン
グのステップを進行することを特徴とする、請求項１に
記載の金属シリサイドのスパイキング効果を防止するゲ
ート電極製造方法としている。
モルファスシリコン４１の形成の前に、プレクリーニン
グのステップを進行することを特徴とする、請求項１に
記載の金属シリサイドのスパイキング効果を防止するゲ
ート電極製造方法としている。
【００１８】請求項１０の発明は、前記プレクリーニン
グのステップをフッ化水素酸溶液を用いて進行すること
を特徴とする、請求項９に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法としてい
る。
グのステップをフッ化水素酸溶液を用いて進行すること
を特徴とする、請求項９に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法としてい
る。
【００１９】請求項１１の発明は、前記ｃのステップの
アモルファスシリコン４１をスパッタ法で形成すること
を特徴とする、請求項１に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法としてい
る。
アモルファスシリコン４１をスパッタ法で形成すること
を特徴とする、請求項１に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法としてい
る。
【００２０】請求項１２の発明は、前記ｃのステップの
アモルファスシリコン４１の厚さを１００から３００オ
ングストロームの間とすることを特徴とする、請求項１
に記載の金属シリサイドのスパイキング効果を防止する
ゲート電極製造方法としている。
アモルファスシリコン４１の厚さを１００から３００オ
ングストロームの間とすることを特徴とする、請求項１
に記載の金属シリサイドのスパイキング効果を防止する
ゲート電極製造方法としている。
【００２１】請求項１３の発明は、前記ｄのステップの
金属シリサイドを遷移金属のシリサイドとすることを特
徴とする、請求項１に記載の金属シリサイドのスパイキ
ング効果を防止するゲート電極製造方法としている。
金属シリサイドを遷移金属のシリサイドとすることを特
徴とする、請求項１に記載の金属シリサイドのスパイキ
ング効果を防止するゲート電極製造方法としている。
【００２２】請求項１４の発明は、前記ｄのステップの
金属シリサイドを同期生長法（ｉｎ−ｓｉｔｕ ｄｅｐ
ｏｓｉｔｉｏｎ）で堆積することを特徴とする、請求項
１に記載の金属シリサイドのスパイキング効果を防止す
るゲート電極製造方法としている。
金属シリサイドを同期生長法（ｉｎ−ｓｉｔｕ ｄｅｐ
ｏｓｉｔｉｏｎ）で堆積することを特徴とする、請求項
１に記載の金属シリサイドのスパイキング効果を防止す
るゲート電極製造方法としている。
【００２３】請求項１５の発明は、前記ｄのステップの
金属シリサイドの厚さを８００から１２００オングスト
ロームとすることを特徴とする、請求項１に記載の金属
シリサイドのスパイキング効果を防止するゲート電極製
造方法としている。
金属シリサイドの厚さを８００から１２００オングスト
ロームとすることを特徴とする、請求項１に記載の金属
シリサイドのスパイキング効果を防止するゲート電極製
造方法としている。
【００２４】請求項１６の発明は、前記ｅのステップの
リソグラフィー技術を用いたエッチングの後に、さらに
アニールのステップを包括してゲート電極の電気抵抗値
を低減することを特徴とする、請求項１に記載の金属シ
リサイドのスパイキング効果を防止するゲート電極製造
方法としている。
リソグラフィー技術を用いたエッチングの後に、さらに
アニールのステップを包括してゲート電極の電気抵抗値
を低減することを特徴とする、請求項１に記載の金属シ
リサイドのスパイキング効果を防止するゲート電極製造
方法としている。
【００２５】請求項１７の発明は、前記アニールのステ
ップを温度８００から１０００℃の間で進行することを
特徴とする、請求項１６に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法としてい
る。
ップを温度８００から１０００℃の間で進行することを
特徴とする、請求項１６に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法としてい
る。
【００２６】
【発明の実施の形態】以下に本発明の望ましい実施例を
提示するが、ただし本発明の金属シリサイドはタングス
テンシリサイドに限られず、遷移金属のシリサイドであ
ればよい。
提示するが、ただし本発明の金属シリサイドはタングス
テンシリサイドに限られず、遷移金属のシリサイドであ
ればよい。
【００２７】図３に示されるように、シリコン基板１１
は欠陥密度（ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低い結
晶面が＜１００＞のｐ型シリコン基板とし、ボロンをイ
オンソースとしてボロン原子の注入によりチャネルスト
ップ１０Ａを形成し、並びにＬＯＣＯＳで素子間分離工
程を進行してフィールド酸化層１０Ｂを形成する。続い
て熱酸化法によりゲート酸化層１２を動作領域のシリコ
ン基板１１上に生長させ、その反応は温度約９００℃で
進行し、ゲート酸化層１２の厚さは４０から４００オン
グストロームの間とする。
は欠陥密度（ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低い結
晶面が＜１００＞のｐ型シリコン基板とし、ボロンをイ
オンソースとしてボロン原子の注入によりチャネルスト
ップ１０Ａを形成し、並びにＬＯＣＯＳで素子間分離工
程を進行してフィールド酸化層１０Ｂを形成する。続い
て熱酸化法によりゲート酸化層１２を動作領域のシリコ
ン基板１１上に生長させ、その反応は温度約９００℃で
進行し、ゲート酸化層１２の厚さは４０から４００オン
グストロームの間とする。
【００２８】続いて、図３に示されるように、ポリシリ
コン１３を減圧ＣＶＤでゲート酸化層１２の上に堆積
し、この堆積は圧力０．３から０．６Ｔｏｒｒの間、温
度５７５から６５０℃の間で進行し、堆積するポリシリ
コン１３の厚さは１３００から１７００オングストロー
ムの間とする。続いてイオン注入法でリンをポリシリコ
ン１３中にドープし、その電気抵抗率を下げる。ドープ
後のポリシリコン１３中のリンの濃度は１．０×１０19
／ｃｍ3 から１．０×１０22／ｃｍ3 の間とする。
コン１３を減圧ＣＶＤでゲート酸化層１２の上に堆積
し、この堆積は圧力０．３から０．６Ｔｏｒｒの間、温
度５７５から６５０℃の間で進行し、堆積するポリシリ
コン１３の厚さは１３００から１７００オングストロー
ムの間とする。続いてイオン注入法でリンをポリシリコ
ン１３中にドープし、その電気抵抗率を下げる。ドープ
後のポリシリコン１３中のリンの濃度は１．０×１０19
／ｃｍ3 から１．０×１０22／ｃｍ3 の間とする。
【００２９】続いてプレクリーニングのステップを進行
する。即ち、チップ全体をフッ化水素の溶液中で短時間
浸漬（ｄｉｐ）して、チップ表面の原始酸化層を除去す
る。ただし、原始酸化層は完全には除去しにくくポリシ
リコン１３上に残留して不均一な酸化層となり、後続の
工程でタングステンシリサイド１４の突起或いはスパイ
キングを形成しやすい。この弊害を改善するため、本発
明では特にプレクリーニングのステップの後に、薄層の
アモルファスシリコン４１を堆積する。
する。即ち、チップ全体をフッ化水素の溶液中で短時間
浸漬（ｄｉｐ）して、チップ表面の原始酸化層を除去す
る。ただし、原始酸化層は完全には除去しにくくポリシ
リコン１３上に残留して不均一な酸化層となり、後続の
工程でタングステンシリサイド１４の突起或いはスパイ
キングを形成しやすい。この弊害を改善するため、本発
明では特にプレクリーニングのステップの後に、薄層の
アモルファスシリコン４１を堆積する。
【００３０】図４に示されるように、薄層のアモルファ
スシリコン４１はスパッタ法でポリシリコン上に形成
し、その厚さは約１００から３００オングストロームと
する。ここでスパッタ法を用いる利点はいくつもある
が、中でも、多くの異なる種類の金属或いは誘電体（絶
縁膜）を堆積可能であること、十分に忠実にターゲット
の成分を堆積した薄膜上に複製できること、さらに、ス
パッタ法が製造コストの比較的低い薄膜堆積法であるこ
とが挙げられる。
スシリコン４１はスパッタ法でポリシリコン上に形成
し、その厚さは約１００から３００オングストロームと
する。ここでスパッタ法を用いる利点はいくつもある
が、中でも、多くの異なる種類の金属或いは誘電体（絶
縁膜）を堆積可能であること、十分に忠実にターゲット
の成分を堆積した薄膜上に複製できること、さらに、ス
パッタ法が製造コストの比較的低い薄膜堆積法であるこ
とが挙げられる。
【００３１】続いて、タングステンシリサイド１４をア
モルファスシリコン４１の上に同期生長（ｉｎ−ｓｉｔ
ｕ ｄｅｐｏｓｉｔｉｏｎ）させる。この時使用するタ
ーゲットはタングステンシリサイド１４合金板とし、タ
ングステンシリサイド１４の生長厚さは約８００から１
２００オングストロームとする。アモルファスシリコン
４１とタングステンシリサイド１４は同期生長法で堆積
するため真空処理工程を簡素化でき、このため余分のバ
キュームブレーキング（ｖａｃｕｕｍ ｂｒｅａｋｉｎ
ｇ）ステップを必要としない。このほか、チップが空気
中に露出することがないため、原始酸化層がアモルファ
スシリコン４１とタングステンシリサイド１４の間に生
長するのが防止される。リソグラフィー工程の後、金属
シリサイド、アモルファスシリコン４１、ポリシリコン
１３及びゲート酸化層１２のエッチングを行い、定義を
終えたゲート電極構造は図５に示されるとおりである。
最後に高温でアニールのステップを進行し、一方でタン
グステンシリサイド１４を多シリコン（ｓｉｌｉｃｏｎ
ｒｉｃｈ）状態から多タングステン（ｔｕｎｇｓｔｅ
ｎ ｒｉｃｈ）状態へと変化させ、もう一方で、アモル
ファスシリコン４１をポリシリコンに変化させ、こうし
てゲート電極全体の抵抗値を低くし、電界効果トランジ
スタのスイッチ速度を上げる。上述のアニールは、８０
０℃から１０００℃で進行する。
モルファスシリコン４１の上に同期生長（ｉｎ−ｓｉｔ
ｕ ｄｅｐｏｓｉｔｉｏｎ）させる。この時使用するタ
ーゲットはタングステンシリサイド１４合金板とし、タ
ングステンシリサイド１４の生長厚さは約８００から１
２００オングストロームとする。アモルファスシリコン
４１とタングステンシリサイド１４は同期生長法で堆積
するため真空処理工程を簡素化でき、このため余分のバ
キュームブレーキング（ｖａｃｕｕｍ ｂｒｅａｋｉｎ
ｇ）ステップを必要としない。このほか、チップが空気
中に露出することがないため、原始酸化層がアモルファ
スシリコン４１とタングステンシリサイド１４の間に生
長するのが防止される。リソグラフィー工程の後、金属
シリサイド、アモルファスシリコン４１、ポリシリコン
１３及びゲート酸化層１２のエッチングを行い、定義を
終えたゲート電極構造は図５に示されるとおりである。
最後に高温でアニールのステップを進行し、一方でタン
グステンシリサイド１４を多シリコン（ｓｉｌｉｃｏｎ
ｒｉｃｈ）状態から多タングステン（ｔｕｎｇｓｔｅ
ｎ ｒｉｃｈ）状態へと変化させ、もう一方で、アモル
ファスシリコン４１をポリシリコンに変化させ、こうし
てゲート電極全体の抵抗値を低くし、電界効果トランジ
スタのスイッチ速度を上げる。上述のアニールは、８０
０℃から１０００℃で進行する。
【００３２】最後にソース及びドレインのライトドープ
領域１５、スペーサ１６及びソース及びドレインのヘビ
ードープ領域１７を形成して、ゲート電極、ソース及び
ドレインを有するトランジスタ（図６参照）を完成す
る。
領域１５、スペーサ１６及びソース及びドレインのヘビ
ードープ領域１７を形成して、ゲート電極、ソース及び
ドレインを有するトランジスタ（図６参照）を完成す
る。
【００３３】従来の技術では、タングステンシリサイド
１４がポリシリコン１３中で突起とスパイキングを形成
した。そのメカニズムは前述したとおりであり、即ち、
ポリシリコンとタングステンシリサイド１４間に存在す
る不均一な原始酸化層が通常は完全に除去しにくいため
であり、そのために数々の効果が発生した。この問題は
本発明において、結晶粒界面、即ちポリシリコン１３と
タングステンシリサイド１４の間にアモルファスシリコ
ン４１を形成することにより有効に改善されている。ア
モルファスシリコン４１は、本発明のゲート電極構造に
おいて極めて重要な役割を果たしている。即ち、１．シ
リコン原子のポリシリコン１３からアモルファスシリコ
ン４１への拡散の阻止層となる、２．タングステンシリ
サイド１４のポリシリコン１３の拡散の阻止層となる、
３．緩衝層とされて、後続の酸化工程で必要なシリコン
原子を供給する。そして、最後のアニール工程で、アモ
ルファスシリコン４１がポリシリコンに変化するため、
ゲート極全体の抵抗値を理想的な範囲に維持することが
できる。
１４がポリシリコン１３中で突起とスパイキングを形成
した。そのメカニズムは前述したとおりであり、即ち、
ポリシリコンとタングステンシリサイド１４間に存在す
る不均一な原始酸化層が通常は完全に除去しにくいため
であり、そのために数々の効果が発生した。この問題は
本発明において、結晶粒界面、即ちポリシリコン１３と
タングステンシリサイド１４の間にアモルファスシリコ
ン４１を形成することにより有効に改善されている。ア
モルファスシリコン４１は、本発明のゲート電極構造に
おいて極めて重要な役割を果たしている。即ち、１．シ
リコン原子のポリシリコン１３からアモルファスシリコ
ン４１への拡散の阻止層となる、２．タングステンシリ
サイド１４のポリシリコン１３の拡散の阻止層となる、
３．緩衝層とされて、後続の酸化工程で必要なシリコン
原子を供給する。そして、最後のアニール工程で、アモ
ルファスシリコン４１がポリシリコンに変化するため、
ゲート極全体の抵抗値を理想的な範囲に維持することが
できる。
【００３４】
【発明の効果】総合すると、本発明の最大の特徴は、薄
層のアモルファスシリコンをポリシリコンとタングステ
ンシリサイドの間に形成し、このアモルファスシリコン
をシリコン原子とタングステンシリサイドの相互拡散の
阻止層となすと共に、該アモルファスシリコンを後続の
酸化工程に必要なシリコン原子を提供する緩衝層となす
ことで、該酸化工程においてポリシリコンによりシリコ
ン原子を供給する必要をなくして、タングステンシリサ
イドの突起とスパイキングの形成を阻止し、トランジス
タの電気特性と歩留りを大幅に向上することにある。こ
のほか、アモルファスシリコンとタングステンシリサイ
ドを同期生長させることで真空処理のバキュームブレー
キングのステップを簡素化することができることも、本
発明の特徴と一つである。
層のアモルファスシリコンをポリシリコンとタングステ
ンシリサイドの間に形成し、このアモルファスシリコン
をシリコン原子とタングステンシリサイドの相互拡散の
阻止層となすと共に、該アモルファスシリコンを後続の
酸化工程に必要なシリコン原子を提供する緩衝層となす
ことで、該酸化工程においてポリシリコンによりシリコ
ン原子を供給する必要をなくして、タングステンシリサ
イドの突起とスパイキングの形成を阻止し、トランジス
タの電気特性と歩留りを大幅に向上することにある。こ
のほか、アモルファスシリコンとタングステンシリサイ
ドを同期生長させることで真空処理のバキュームブレー
キングのステップを簡素化することができることも、本
発明の特徴と一つである。
【図１】周知のゲート電極構造を示す断面図である。
【図２】周知のゲート電極構造中の金属シリサイドの突
起とスパイキング現象を示す断面図である。
起とスパイキング現象を示す断面図である。
【図３】本発明の、シリコン基板の、ゲート酸化層とポ
リシリコン形成後の断面図である。
リシリコン形成後の断面図である。
【図４】本発明の、シリコン基板に図３の工程に続いて
アモルファスシリコンとタングステンシリサイドを形成
した後の断面図である。
アモルファスシリコンとタングステンシリサイドを形成
した後の断面図である。
【図５】本発明の、図４の工程に続いてリソグラフィー
工程を進行した後の断面図である。
工程を進行した後の断面図である。
【図６】本発明の、図５の工程に続いてソースとドレイ
ンのドープとスペーサ形成を進行した後の断面図であ
る。
ンのドープとスペーサ形成を進行した後の断面図であ
る。
１０Ａ チャネルストップ １０Ｂ フィールド酸化層 １１ シリコン基板 １２ ゲート酸化層 １３ ポリシリコン １４ タングステンシリサイド １５ ライトドープ領域 １６ スペーサ １７ ヘビードープ領域 ２１ タングステンシリサイドの突起とスパイキング ４１ アモルファスシリコン
Claims (17)
- 【請求項１】 ａ．集積回路のシリコン基板１１上にゲ
ート酸化層１２を形成するステップ ｂ．上記ゲート酸化層１２の表面にポリシリコン１３を
形成するステップ ｃ．上記ポリシリコン１３の表面にアモルファスシリコ
ン４１を形成するステップ ｄ．アモルファスシリコン４１の表面に金属シリサイド
を形成するステップ ｅ．金属シリサイド、アモルファスシリコン４１、ポリ
シリコン１３及びゲート酸化層１２をリソグラフィー技
術を用いてエッチングしてゲート電極の位置を定義する
ステップ 以上のａからｅの各ステップを包括することを特徴とす
る、金属シリサイドのスパイキング効果を防止するゲー
ト電極製造方法。 - 【請求項２】 前記ａのステップのゲート酸化層１２を
熱酸化法で堆積することを特徴とする、請求項１に記載
の金属シリサイドのスパイキング効果を防止するゲート
電極製造方法。 - 【請求項３】 前記ａのステップのゲート酸化層１２の
厚さを４０から４００オングストロームの間となすこと
を特徴とする、請求項１に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法。 - 【請求項４】 前記ｂのステップのポリシリコン１３を
減圧ＣＶＤで形成することを特徴とする、請求項１に記
載の金属シリサイドのスパイキング効果を防止するゲー
ト電極製造方法。 - 【請求項５】 前記減圧ＣＶＤを、圧力０．３から０．
６Ｔｏｒｒの間で進行することを特徴とする、請求項４
に記載の金属シリサイドのスパイキング効果を防止する
ゲート電極製造方法。 - 【請求項６】 前記ｂのステップのポリシリコン１３の
厚さを１３００から１７００オングストロームの間とな
すことを特徴とする、請求項１に記載の金属シリサイド
のスパイキング効果を防止するゲート電極製造方法。 - 【請求項７】 前記ｂのステップのポリシリコン１３に
リンをドープすることを特徴とする、請求項１に記載の
金属シリサイドのスパイキング効果を防止するゲート電
極製造方法。 - 【請求項８】 前記リンをドープする濃度を、１．０×
１０19／ｃｍ3 から１．０×１０22／ｃｍ3 の間とする
ことを特徴とする、請求項７に記載の金属シリサイドの
スパイキング効果を防止するゲート電極製造方法。 - 【請求項９】 前記ｃのステップのアモルファスシリコ
ン４１の形成の前に、プレクリーニングのステップを進
行することを特徴とする、請求項１に記載の金属シリサ
イドのスパイキング効果を防止するゲート電極製造方
法。 - 【請求項１０】 前記プレクリーニングのステップをフ
ッ化水素酸溶液を用いて進行することを特徴とする、請
求項９に記載の金属シリサイドのスパイキング効果を防
止するゲート電極製造方法。 - 【請求項１１】 前記ｃのステップのアモルファスシリ
コン４１をスパッタ法で形成することを特徴とする、請
求項１に記載の金属シリサイドのスパイキング効果を防
止するゲート電極製造方法。 - 【請求項１２】 前記ｃのステップのアモルファスシリ
コン４１の厚さを１００から３００オングストロームの
間とすることを特徴とする、請求項１に記載の金属シリ
サイドのスパイキング効果を防止するゲート電極製造方
法。 - 【請求項１３】 前記ｄのステップの金属シリサイドを
遷移金属のシリサイドとすることを特徴とする、請求項
１に記載の金属シリサイドのスパイキング効果を防止す
るゲート電極製造方法。 - 【請求項１４】 前記ｄのステップの金属シリサイドを
同期生長法（ｉｎ−ｓｉｔｕ ｄｅｐｏｓｉｔｉｏｎ）
で堆積することを特徴とする、請求項１に記載の金属シ
リサイドのスパイキング効果を防止するゲート電極製造
方法。 - 【請求項１５】 前記ｄのステップの金属シリサイドの
厚さを８００から１２００オングストロームとすること
を特徴とする、請求項１に記載の金属シリサイドのスパ
イキング効果を防止するゲート電極製造方法。 - 【請求項１６】 前記ｅのステップのリソグラフィー技
術を用いたエッチングの後に、さらにアニールのステッ
プを包括してゲート電極の電気抵抗値を低減することを
特徴とする、請求項１に記載の金属シリサイドのスパイ
キング効果を防止するゲート電極製造方法。 - 【請求項１７】 前記アニールのステップを温度８００
から１０００℃の間で進行することを特徴とする、請求
項１６に記載の金属シリサイドのスパイキング効果を防
止するゲート電極製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10420498A JPH11297988A (ja) | 1998-04-01 | 1998-04-01 | 金属シリサイドのスパイキング効果を防止するゲート電極製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10420498A JPH11297988A (ja) | 1998-04-01 | 1998-04-01 | 金属シリサイドのスパイキング効果を防止するゲート電極製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297988A true JPH11297988A (ja) | 1999-10-29 |
Family
ID=14374453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10420498A Pending JPH11297988A (ja) | 1998-04-01 | 1998-04-01 | 金属シリサイドのスパイキング効果を防止するゲート電極製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297988A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379107B1 (ko) * | 2001-03-21 | 2003-04-07 | 삼성전자주식회사 | 반도체 장치에서 폴리사이드 구조물의 형성 방법 |
| JP2006287233A (ja) * | 2005-04-04 | 2006-10-19 | Samsung Electronics Co Ltd | 多層ゲート構造を備える半導体素子及びそれの製造方法 |
| KR100753546B1 (ko) | 2006-08-22 | 2007-08-30 | 삼성전자주식회사 | 트랜지스터의 게이트 및 그 형성 방법. |
| KR100872288B1 (ko) * | 2002-07-15 | 2008-12-05 | 매그나칩 반도체 유한회사 | 이미지센서의 게이트전극 형성방법 |
-
1998
- 1998-04-01 JP JP10420498A patent/JPH11297988A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379107B1 (ko) * | 2001-03-21 | 2003-04-07 | 삼성전자주식회사 | 반도체 장치에서 폴리사이드 구조물의 형성 방법 |
| KR100872288B1 (ko) * | 2002-07-15 | 2008-12-05 | 매그나칩 반도체 유한회사 | 이미지센서의 게이트전극 형성방법 |
| JP2006287233A (ja) * | 2005-04-04 | 2006-10-19 | Samsung Electronics Co Ltd | 多層ゲート構造を備える半導体素子及びそれの製造方法 |
| KR100753546B1 (ko) | 2006-08-22 | 2007-08-30 | 삼성전자주식회사 | 트랜지스터의 게이트 및 그 형성 방법. |
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| Date | Code | Title | Description |
|---|---|---|---|
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