JPH04233762A - 室温で生成しうる銅−半導体複合体及びその形成方法 - Google Patents

室温で生成しうる銅−半導体複合体及びその形成方法

Info

Publication number
JPH04233762A
JPH04233762A JP6338091A JP6338091A JPH04233762A JP H04233762 A JPH04233762 A JP H04233762A JP 6338091 A JP6338091 A JP 6338091A JP 6338091 A JP6338091 A JP 6338091A JP H04233762 A JPH04233762 A JP H04233762A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
substrate
deposited
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6338091A
Other languages
English (en)
Other versions
JPH088347B2 (ja
Inventor
Mohamed Osama Aboelfotoh
モハメド・オサマ・アボールフォトー
Lia Krusin-Elbaum
リア・クルシン−エルバウム
Yuan-Chen Sun
ユァン−チェン・サン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04233762A publication Critical patent/JPH04233762A/ja
Publication of JPH088347B2 publication Critical patent/JPH088347B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Composite Materials (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣｕ−半導体複合体を作
りかつ使用することに関し、特にシリコン（Ｓｉ）、ゲ
ルマニウム（Ｇｅ）およびＳｉｘＧｅ１−ｘ電子的デバ
イスのための相互接続用メタライゼーションとしてＶＬ
ＳＩ技術において銅を使用することに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】金属の
銅（Ｃｕ）は、極めて良好な導電性を有しており、その
ために、将来のＳｉ、Ｇｅ及びＳｉｘＧｅ１−ｘの電子
デバイスにおいて、その相互接続用のメタライゼーショ
ンとして、Ｃｕについて関心が集まるとともに、その開
発に努めているのが現状である。しかしながら、Ｃｕが
Ｓｉ中に拡散して、有効な再結合中心として作用するＳ
ｉのエネルギ・ギャップ内に深いエネルギ・レベルが生
成することにより、少数キャリアの寿命に影響があると
いうことが知られている。そして、この結果として、金
属−Ｓｉのショットキ・バリアやｐ−ｎジャンクション
のような、前述のようなデバイスの電気的特性が著しく
低下することになる。また、Ｇｅ内のＣｕのために、Ｇ
ｅのエネルギ・バンド・ギャップに幾つかのアクセプタ
・エネルギ・レベルが誘導されるということも知られて
いる。このようなエネルギ・レベルは、同様にして、再
結合中心またはトラップとしての作用をして過剰電流を
生じさせ、ｐ−ｎや金属−Ｇｅのショットキ・バリア・
ジャンクションのような、前述のようなデバイスの電気
的特性を著しく劣化させる。
【０００３】シリコンその他の単結晶半導体材料内には
Ｃｕが常に拡散するという先行技術における経験や考え
に続けて、先行技術には、このようなデバイスにおける
電流−電圧特性の劣化を回避しながら、ＶＬＳＩデバイ
ス内にＣｕ半導体界面を生成するという問題点があった
。この発明の方法及び装置によりこの問題の解決並びに
その他の有利な適用がなされる。
【０００４】
【発明の概要】この発明によれば、Ｃｕは室温でＣｕ−
半導体複合体を形成するために単結晶半導体と組み合せ
ることができることが判明しており、かつ好適ＶＬＳＩ
実施例においては、例えばＳｉのような単結晶半導体基
板上に室温においてＣｕを付着することで形成された接
続部が、それらを長時間にわたって室温に維持したり、
または、例えば３０分間にわたり２００℃で焼成を行う
ことで該プロセスの加速をしたりするような処理を受け
て、付着しただけのＣｕ／Ｓｉ界面を良好に反応したシ
リサイド（Ｃｕ３Ｓｉ）／Ｓｉ界面に変換するようにさ
れる。該付着しただけの状態においては、これらの接続
部は理想的とはほど遠い電流−電圧特性を呈する。即ち
、順方向バイアスまたは逆方向バイアスの状態において
過剰な電流が流れるようにされる。しかるに、例えば低
温での焼成のような簡単な処理の結果として、接続部に
は理想的な電流−電圧特性を呈することになる。深いレ
ベルの過渡的な分光学のような技術を用いてこれらの接
続部の特性を定めることで示されるのは、このような低
温での焼成により、深いエネルギ・レベルの消失がもた
らされることである。この深いエネルギ・レベルは、順
方向バイアスまたは逆方向バイアスの状態において大き
な過剰な電流が流れるように、有効な再結合中心として
作用するものと信じられている。更に、比較的低温であ
る２００℃で焼成された接続部によって呈示される理想
的な電流−電圧特性は、３０分間にわたり６００℃のよ
うな、より高温で該接続部を更に焼成することにより、
影響を受けないようにしておくことが発見されている。 これらの発見事項は、結果として得られるシリサイド界
面を媒介として、例えば、高温（６００−８００℃）で
安定なＳｉに対するオーミック／ショットキ・コンタク
トとして、または、Ｃｕ拡散障壁として、将来のＶＬＳ
Ｉデバイスにおいて、「電気的に」安定な相互接続用メ
タライゼーションとしての銅を用いることができるとい
う点で、極めて重要なことである。
【０００５】同様にして、Ｓｉ上でのＣｕの場合のよう
に、ＣｕｘＧｅ１−ｘなる複合体を形成するために、１
５０℃ないし２００℃の低温において、Ｇｅ上にＣｕを
付着することで形成された焼成接続部は、理想的な電流
−電圧特性を呈する接続部として得られる。また、この
ような低温で焼成された接続部で呈示される理想的な電
流−電圧特性は、該接続部を６００℃までの温度で更に
焼成することにより、影響を受けないようにしておくこ
とが発見されている。将来のＧｅ及びＧｅｘＳｉ１−ｘ
デバイスにおける電気的に安定なコンタクト及び相互接
続用メタライゼーションとして、ＣｕｘＧｅ１−ｘが容
易に用いられることが、これによって示される。
【０００６】付加的な実施例に含ませることが可能なも
のは、Ｓｉ基板上におけるＧｅ層上のＣｕ層、Ｓｉ基板
上におけるＳｉｘＧｅ１−ｘ層上のＣｕ層、及び、タン
グステン（Ｗ）のような耐火性金属を中間層として用い
ることである。以下詳細に説明するようにＦＥＴ，ＣＭ
ＯＳ，ＮＭＯＳ等素子の製造において種々の実施例を有
利な態様で適用できる。
【０００７】その結果として発見されたことは、Ｃｕを
半導体材料と容易に組み合せることができること、およ
び単結晶半導体基板上にＣｕの膜を室温において付着す
ることにより、また、理想的な電流−電圧特性を有する
Ｃｕ半導体の複合体界面を形成するために該Ｃｕが被覆
された基板の処理をすることにより、集積回路のための
Ｃｕによる相互接続用メタライゼーションを形成するこ
とができるということである。
【０００８】
【実施例】この発明に含まれているものは、Ｃｕ−半導
体複合体を形成し、かつ室温に維持されている例えばＳ
ｉのような単結晶半導体層即ち基板上にＣｕの膜が付着
しており、また、該Ｃｕで被覆された基板が処理されて
、Ｃｕ−半導体複合体の界面接続部を形成するようにし
た、集積回路のための相互接続用メタライゼーションの
形成のためＣｕ−半導体複合体を有利に適用する装置及
び方法である。上記の処理は、該Ｃｕで被覆された基板
を、例えば少なくとも約２時間というような伸長した期
間にわたって室温に維持するだけでよいが、典型的には
、該Ｃｕ膜の厚みに依存して、数時間及び場合によって
は数週間にわたってもよい。しかしながら、ＶＬＳＩデ
バイスを製造するためにこのプロセスに従うときに、該
界面接続部の形成は、該Ｃｕで被覆された基板を、少な
くとも約２０分間にわたって少なくとも約１５０℃の温
度に加熱することで加速される。また、より好適には、
Ｃｕ半導体複合体の界面を形成するために、３０分間に
わたって２００℃の温度にされる。
【０００９】図１を参照しながら、この発明の一実施例
について説明する。ここに、Ｓｉ上にはＣｕが付着され
て、ＶＬＳＩデバイスにおける安定な相互接続用メタラ
イゼーションを形成するようにされている。図１に示さ
れているように、Ｓｉ層１０はその厚みが典型的には約
３００−５００Åのものであって、始めに耐火性の金属
例えばタングステン（Ｗ）の層１２の項部上に付着され
る。この耐火性の金属Ｗは、バイポーラ技術におけるｐ
−ｎ接続部のコンタクトのために現用されている。これ
に続けて、Ｓｉの層１０の頂部上には、その厚みが典型
的には約３０００−５０００ÅのＣｕの層１４が付着さ
れる。この構造のもの（ここでの例においては、Ｓｉ酸
化物（ＳｉＯ２）層１６、及び、ｐ−タイプのＳｉ基板
１８に形成されたｎ＋拡散領域１７も含まれている）は
、これに次いで、３０分間にわたって２００℃まで加熱
されて、図２に示されているような銅シリサイド（Ｃｕ
３Ｓｉ）層２０を形成するようにされる。
【００１０】図３の別の実施例においては、始めに、Ｓ
ｉ層２２（約３００−５００Å）が全体的なＳｉ基板（
即ち、Ｓｉ酸化物層１６、及び、Ｓｉ基板１８の露出部
分）の上に付着される。そして、これに次いで、Ｃｕの
層２４（約５００−１５００Å）が図示のようにＳｉ層
の頂部上に付着される。これに続けて、該構成のものが
３０分間にわたり２００℃まで加熱され、図４に示され
ているような銅シリサイド（Ｃｕ３Ｓｉ）２６を形成す
るようにされる。次に、Ｗの層２８が付着され、これに
続けて、図５に示されているように、Ｃｕの第２の層３
０（約３００−５００Å）が該Ｗ層の頂部上に付着され
る。この構成のものは、３０分間にわたり６００℃まで
は、電気的に安定であることが発見されている。
【００１１】層１６のためのＳｉ酸化物に代わるものと
して、ポリイミドの絶縁層が用いられるときには、形成
されたシリサイドとポリイミドとの間には優れた接着性
が達成されることが発見されている。
【００１２】ＦＥＴデバイスにおいては、ゲート領域、
ソース領域及びドレイン領域とのコンタクトのために、
銅シリサイド（Ｃｕ３Ｓｉ）を使用することができる。 図６に示されている例においては、まず、銅の層３２（
約５００−１５００Å）が、基板１８の露出部分におい
て、ソース領域１７ａとドレイン領域１７ｂとをコンタ
クトさせている全体的なＳｉ基板上に付着される。この
構成のものは、これに次いで、３０分間にわたり２００
℃まで加熱されて、銅シリサイド（Ｃｕ３Ｓｉ）３４を
形成するようにされる。また、余剰の銅シリサイドは化
学的に除去され、この結果としての構成は図７に示され
ている。ここで、先行技術に対する実質上の利点は次の
通りである。即ち、６００ないし７００℃というレベル
の温度を要する現用の技術に比べて、ソース領域とドレ
イン領域とのオーミック・コンタクトの達成が、約１５
０−２００℃という極めて低い温度をもって可能になる
ということである。
【００１３】ＧｅをＳｉに代えることにより同様の形態
を達成することができ、事実銅ゲルマナイド（Ｃｕ３Ｇ
ｅ）は安定した複合体において最低の室温抵抗率を示す
ためコンタクトおよびゲート材料での使用に特に適して
いることが判明している。図２３は、銅ゲルマナイド（
Ｃｕ３Ｇｅ）に対して行った抵抗率対温度の測定結果を
示す。Ｃｕ３Ｇｅは、温度あるいは典型的には２００℃
以下の温度でＧｅとＣｕを反応させることにより形成さ
れる。それは、ＧｅあるいはＳｉ基板の双方の上に形成
できる。Ｇｅ基板に形成された（Ｃｕ３Ｇｅ）に対して
、室温（３００°Ｋ）抵抗率は、２０００Åの膜に対し
て５．５−７μΩ−ｃｍの範囲であることが判明してい
る。４．２°Ｋでは、抵抗率は、１．７μΩ−ｃｍであ
る。Ｓｉ基板上に形成された膜に対しては、３００°Ｋ
および４．２°Ｋでの抵抗率の値は、それぞれ１４およ
び５μΩ−ｃｍである。Ｓｉ基板に対する抵抗率の約２
の増加ファクタは主として、焼鈍中に（Ｃｕ３Ｇｅ）に
Ｓｉを組み入れたためである。この増加はＣｕとＧｅの
相対厚さを調整することにより低減できる。比較すれば
、室温における多結晶ＴｉＳｉ２およびＣｏＳｉ２の抵
抗率はそれぞれ１５および２５μΩ−ｃｍである。ここ
でも、ＴｉＳｉ２およびＣｏＳｉ２は６００から７００
℃の温度で通常形成されるが、低抵抗性（Ｃｕ３Ｇｅ）
は２００℃で容易に形成されることに注目することが重
要である。
【００１４】Ｓｉに対するＧｅの代替について説明を戻
せば、例えばＧｅをまず付着させ、次にＣｕを付着させ
ることができる。それらの厚さはゲルマナイドの形成の
間にＳｉ組入れを最小とするよう調整され、即ちＣｕ３
ＧｅはＳｉＯ２あるいはポリシリコンの直接上のゲート
金属として使用できる。後者の場合、Ｃｕ３Ｇｅは６０
０〜７００℃まではＳｉＯ２上で熱的に安定しているこ
とが判明している。
【００１５】図８ないし図１２には、将来のデバイスに
おいて、安定なコンタクト及び相互接続用メタライゼー
ションとしてのＣｕｘＧｅ１−ｘの使用の仕方が例示さ
れている。図８に示されているように、まず、ｐ−タイ
プのＧｅ基板４０内に形成されたｎ＋拡散領域４５の露
出表面上、及び、酸化物層４２の上に、Ｃｕ層４４が約
２０００ないし３０００Åの厚みまで付着される。この
構成のものは、これに次いで２００℃まで加熱されて、
図９に示されているように、ＣｕｘＧｅ１−ｘ層４６を
形成するようにされる。これに続けて、余剰の未反応の
Ｃｕの除去が次のような技術を用いてなされる。即ち、
ＩＢＭ　　ＴＤＢ，Ｖｏｌ．２８，Ｎｏ．８，１９８６
において、ジェイ・エイチ・ブラノン（Ｊ．Ｈ．Ｂｒａ
ｎｎｏｎ）によって開示されているような、２４８ｎｍ
におけるＫｒＦまたは１９３ｎｍにおけるＡｒＦのよう
なエキシマ・レーザ（ｅｘｃｉｍｅｒ　　ｌａｓｅｒ）
、または、ＣＦ２Ｂｒ２のような選択されたフレオン・
ガスを用いた技術によって所期の除去がなされる。この
ようなプロセスにおいては、エッチングがなされるのは
レーザ光が基板４０上に衝突するエリアだけであって、
システムを形成するための簡単なライト・パターン（ｌ
ｉｇｈｔ−ｐａｔｔｅｒｎ）の使用が許容される。図１
０には、この結果としての構成が示されている。
【００１６】ＧｅｘＳｉ１−ｘ／Ｓｉ接続部の製造にお
いては、図１１に示されているように、まず、Ｓｉまた
はＧｅの層４７が、約７５ないし５００Åの厚みにまで
、酸化物層５０内に形成されたウインドウを通して、Ｇ
ｅｘＳｉ１−ｘ層４９の露出表面上に付着される。そし
て、これに続けて、Ｃｕの層４８が、約１２５ないし３
０００Åの厚みにまで付着される。次に、例えばＳｉか
らなる基板５２上に配設されたこの構成は、２００℃ま
で加熱されて、図１２に示されているように、ＣｕｘＳ
ｉ１−ｘまたはＣｕｘＧｅ１−ｘのコンタクト・メタラ
イゼーション５１を形成するようにされる。
【００１７】ここでも、先行技術に対して、本発明によ
って得られる実質的な利点として、Ｇｅデバイス及びＧ
ｅｘＳｉ１−ｘデバイスにおける電気的に安定なコンタ
クト・メタライゼーションが、低温で形成されることが
ある。
【００１８】Ｃｕ３Ｇｅの別の適用例としては、耐エレ
クトロマイグレーション（ｅｌｅｃｔｒｏｍｉｇｒａｔ
ｉｏｎ）としての低抵抗配線およびマルチレベル相互接
続および構造を介する経路（ｖｉａ）がある。特に図１
３は、Ｔｉ／ＡｌＣｕ／Ｔｉ上側レベル部６０、経路６
１におけるＷスタッドおよび将来マルチレベル相互接続
メタライゼーションとして広く使用されるであろうと考
えられる形態でのＴｉ／ＡｌＣｕ／Ｔｉ下側レベル部６
２とからなる２レベルの相互接続構造を示している。し
かしながら図１３の６３で示すように丁度Ｗスタッドの
上方で、エレクトロマイグレーションが原因の空洞欠陥
が上側レベル部のＴｉ／ＣｕＡｌ／Ｔｉで観測された。 図１４は、本発明による、エレクトロマイグレーション
に対する耐性が顕著に向上した改良２レベル相互接続構
造を示している。この構造においては、経路６１はＣｕ
３Ｇｅで充てんされ、上側及び下側レベル部６０，６２
は、図１４から判るようにＣｕ３Ｇｅ／Ｃｕ／Ｃｕ３Ｇ
ｅの三層である。ＣｕとＧｅの双方は化学蒸着法（ＣＶ
Ｄ）を用いて付着できる。約３０分間２００℃での低温
焼鈍に続いてＣｕ３Ｇｅが形成されるようにＣｕとＧｅ
の厚さを調整することができる。前述のように、Ｃｕ３
Ｇｅは複合体において最低の室温抵抗率を示し、さらに
、Ｃｕ３ＧｅはポリイミドＳｉＯ２およびＳｉ３Ｎ４に
極めてよく付着することが判明している。経路充てん時
、ＣＶＤでＧｅがまず付着され、続いてＣＶＤでＣｕが
付着されるか、あるいは代替的にＧｅとＣｕの層がＣＶ
Ｄで交互に付着される。次いで２００℃で３０分の焼鈍
が行われＣｕ３Ｇｅを作る。この方法は先行技術と比較
して、極めて低い抵抗率とコンタクト抵抗であってエレ
クトロマイグレーションに対する耐性の高い構造という
利点を提供する。さらに、製作が簡単で、Ｓｉデバイス
に対する有害作用の可能性を排除する。
【００１９】ＣｕおよびＣｕ３Ｇｅの間の極めて高い選
択性を提供するために、本発明により選択エッチング法
を用いることができる。図１５のＡからＧまでを参照す
れば、約１２５Åから約１０００Åまでの範囲の厚さを
有するＧｅ層７０が、露出されたシリコンの面上に選択
的に付着されることが判るが、シリコン層は、図１５の
Ａに示すようにＳｉＯ２７１とｐ−タイプＳｉ基板７３
に形成されたｎ＋拡散領域７２とを含む。これに続いて
図１５のＢに示すようにシリコンウェフア全体に（約５
０から１００Åの）薄いＳｉ層７４が付着される。次い
で、標準的なリソグラフィック技術を用いてＳｉＯ２上
のＳｉが除去され図１５のＣに示す構造を提供する。約
１２５から約２０００Åの範囲の厚さのＣｕ層７５が図
１５のＤに示すようにシリコンウェフア全体に付着され
る。次いで図１５のＤに示す構造は、２００℃の温度で
３０分間加熱され、図１５のＥに示すようにＣｕ３Ｇｅ
（７７）の頂部に薄いＣｕ３Ｓｉ（７６）を形成する。 次いで層７５の余分のＣｕが、化学的にＣｕ３Ｓｉを侵
触させない１０：１のＨＮＯ３：Ｈ２Ｏの溶液中でエッ
チングすることにより選択的に除去される。この結果図
１５のＦに示す構造が得られる。次いで、Ｃｕ３Ｓｉ層
７６は５０：１の稀釈ＨＦで５秒間浸漬されることによ
り化学的に除去され図１５のＧに示す構造を提供する。
【００２０】代替的に、リソグラフィのステップを回避
するためにＧｅ層７０上に図１５のＢに示す薄いＳｉ層
７４を選択的に付着させることが可能である。
【００２１】本発明はまた、高度のバイポーラ、ＣＭＯ
ＳおよびＢｉＣＭＯＳデバイスのための低抵抗の自己整
合されたＣｕ３Ｇｅを作る自己整合化Ｃｕ３Ｇｅ法も計
画している。特に図１６のＡからＤまでを参照すれば、
以下の順序で自己整合された銅ゲルマナイドを形成する
ことができる。
【００２２】１．図１５のＡに示す形態の露出シリコン
（図２２のＡ）の上に薄いＧｅの膜７８（例えば７０ｎ
ｍ）を選択的に付着する。この付着はＵＨＶ／ＣＶＤあ
るいはかなり低温（＜７００℃）でのその他の選択的エ
ピタキシ法により可能である。
【００２３】２．図１６のＢに示すようにＣｕの層７９
（例えば１４０ｎｍ）をスパッタリングするかあるいは
蒸発させる。
【００２４】３．次いで図１６のＢに示す構造を約１５
０−２００℃の範囲の温度まで加熱して図１６のＣに示
すＣｕ３Ｇｅ（８０）を形成する。
【００２５】４．次いで選択性が１５：１で例えば１０
：１のＨＮＯ３：Ｈ２Ｏ溶液を用いて選択的湿式化学エ
ッチングを用いて図１６のＤに示すようにＣｕ３Ｇｅを
そのままの状態に残しながら未反応のＣｕの層７９を除
去する。
【００２６】基板がＧｅであるとすれば、ステップ１は
必要でない。代替的に、Ｓｉの基板を用いれば、Ｓｉ／
Ｇｅ付着あるいはＧｅのイオン注入を実施し、次い熱酸
化および酸化物エッチングを行って表面にＧｅを堆積さ
せることができる。
【００２７】このようにゲート、ソースおよびドレイン
上に自己整合された銅ゲルマナイドを備えたＣＭＯＳデ
バイスを、Ｃｕ３Ｓｉに対して図７に示すものと類似の
図１７に示す形態で構成することができる。同様に、エ
ミッタ、ベースおよびコレクタ上に自己整合されたＣｕ
３Ｇｅを備えたバイポーラデバイスの例が図１８と図１
９とに示されている。
【００２８】ＣＭＯＳデバイスに適用するためのＭＯＳ
構造を本発明により極めて低温で製作するための改良技
術が図２０のＡからＤまでに示されている。図２０のＡ
に示すように、Ｃｕ層８１が室温でＳｉ基板８２上に５
０Åから５００Åの厚さまでまず付着される。次いで、
図２０のＡに示された構造は約１０−７トルの圧力の中
で１０から３０分間２００℃の温度で加熱され、図２０
のＢに示すようなＣｕ３Ｓｉ層８３を形成する。次いで
、図２０のＢに示す構造は室温まで冷却される。これに
続いて、３０から４５分の範囲の時間１０−６から１０
−７トルの範囲の圧力でＣｕ３Ｓｉ層８３を酸素に露出
させる。次いで、Ｇｅ層８４を図２０のＣに示すように
Ｃｕ３Ｓｉ層８３の頂部に３００Åから５００Åの厚さ
まで直ちに付着される。層８３に導入された酸素はＳｉ
に結合し、ＳｉＯｘ（ｘは約２）の層８５を形成し、Ｃ
ｕを解放する。ＣｕはＧｅと驚異的に反応しＣｕ３Ｇｅ
の層８６を形成し、図２０のＤに示す構造を提供する。 全ての先行技術に対するこの簡単な技術の利点はＭＯＳ
構造が極めて低温で形成されることである。
【００２９】本発明はまた、Ｃｕ３Ｇｅを中間ギャップ
・ゲート金属として用いることによりＦＥＴ技術にも適
用できる。特に、ＦＥＴのスレッショルド電圧を中間ギ
ャップに対して調整するためにチャネル注入を除去する
か著しく低減させることにより相互コンダクタンスを改
良することができる。
【００３０】ＦＥＴ技術における性能向上並びにデバイ
ス密度の増大は、デバイスの寸法をスケールダウンする
ことを要する。しかしながら、適当な材料を選択するこ
とのみによって修正が可能な若干の非スケールパラメー
タがある。そのようなパラメータの１つは、相互接続お
よびゲート金属の抵抗率である。その他のパラメータは
、シリコンに対するゲート金属の仕事関数である。 ０．５μｍあるいはそれ以下のライン幅までポリシリコ
ンゲートＦＥＴを伸張させることには限度があることが
明らかである。ＦＥＴゲートに対する現在考えられてい
るホリサイド（ｐｏｌｙｃｉｄｅ）の方法は、２桁の大
きさで抵抗率を低減させる。この方法は、薄いゲートＳ
ｉＯ２の上にポリＳｉの下層を備えたＷＳｉ２あるいは
ＴｉＳｉ２のような低抵抗率のケイ化物を形成すること
から構成される。このポリシリコン層は、酸化に対して
必要とされゲートの一貫性を保存する。
【００３１】しかしながら、所与のスレッショルド電圧
ＶＴに対するチャネル内でのキャリヤの移動度を設定す
るのは依然としてｎ＋ポリ−Ｓｉの仕事関数（φｍ＝４
．０５ｅＶ）であるので、適正な仕事関数の問題が残っ
ている。移動度を最大にするためには、スレッショルド
調整に対するチャネル注入を低減させるか、あるいは排
除する必要がある。０．５μｍ　　ＮＭＯＳ技術に対し
て、このことは仕事関数がφｍｎ＝約４．６ｅＶであり
、ｎ＋およびｐ＋−ポリシリコンの間のゲート金属をも
たらす。ＣＭＯＳ技術においては、そのことは０．５μ
ｍ以下のライン幅においてさえも最小で対称的なチャネ
ル注入を必要とするので前記選択が望ましい。
【００３２】本発明によれば、４．６ｅＶの仕事関数を
有するＣｕ３Ｇｅが、ＳｉＯ２の直接上で使用される中
間ギャップ・ゲート金属として使用される。この材料の
安定性は極めて大きく、かつ酸化に対して極めて耐性が
ある。さらにそれは、室温抵抗率が５．５μΩ−ｃｍと
低く、かつ７７°Ｋにおいて１μΩ−ｃｍ以下まで低減
する優れた導体である。温度を降下させることにより相
互接続におけるＲｃ損失を低減させる。０．５μｍ以下
の微細なライン寸法を備えたＳｉベースのＦＥＴが、液
体窒素温度で作動するように設計されており、７７°Ｋ
での作動に対するＣＭＯＳプロセスは既に試験ずみであ
る。ＳｉＯ２上のＣｕ３Ｇｅの安定性は実証ずみである
。 それは、酸素雰囲気での優れた挙動と、銅メタライゼー
ションに対する互換性を提供する。
【００３３】ＣＭＯＳデバイスに適用するための構造を
本発明により極めて低温で製作する改良技術が、図２１
のＡからＥまでに示されている。図２１のＡから判るよ
うに、Ｇｅ層９０を、図６、図７および図１７に示す形
態のＳｉ基板上に付着することができる。特に、ゲート
絶縁パターンを形成した後、薄いＧｅの膜９０（例えば
７０ｎｍ）を、図２１のＢに示すように基板上のソース
とドレイン並びにゲート酸化物すなわち絶縁層上の領域
で選択的に付着することができる。
【００３４】前記の付着は、ＵＨＶ／ＣＶＤあるいはそ
の他の選択的なエピタキシ法を用いてかなり低い温度（
＜７００℃）で可能である。Ｃｕ層９１は次いで、例え
ば蒸発あるいはスパッタリングのような適当な技術によ
り図２１のＢに示す構造の上に例えば１４０ｎｍの厚さ
まで付着され図２１のＣに示す構造を作る。図２１のＣ
に示す構造は、次いで１５０−２００℃の範囲の温度ま
で加熱され、ゲート絶縁体、ソースおよびドレインの上
方の領域におけるＧｅをＣｕ層９１と反応させ、図２１
のＤに示すようにＣｕ３Ｇｅ（９２）を形成する。選択
性が１５：１で例えば１０：１のＨＮＯ３：Ｈ２Ｏ溶液
を用いた選択的湿式化学エッチングを次に用いて、図２
１のＥに示すようにＣｕ３Ｇｅをそのまま残しながら未
反応のＣｕ層９１を除去する。
【００３５】代替的な技術を図２２のＡからＣまでに示
す。任意の絶縁体キャップ１０１を備えた約２００ｎｍ
のＣｕ３Ｇｅ層１００を図２２のＡに示すように薄いＳ
ｉＯ２層１０３のゲート絶縁体１０２上にパターン化で
きる。イオン注入および従来の自己整合化の領域により
ｎ＋ソースおよびドレイン領域１０４，１０５を形成す
ることができる。次いで、図２２のＢに示すようにＳｉ
Ｏ２あるいはＳｉ３Ｎ４の絶縁体スペーサ１０６がＣｕ
３Ｇｅゲート電極スタック（１００，１０１）の側壁に
形成される。次いで薄いＳｉＯ２層１０３がｎ＋ソース
およびドレイン領域１０４，１０５上でエッチングされ
、Ｇｅ（１０７）が露出されたソースおよびドレイン層
上に選択的に付着される。ｎ＋ソースおよびドレイン領
域上の自己整合化されたＣｕ３Ｇｅの形成は図２１のＣ
からＥまでに関して説明したものと同様である。最終的
な構造は図２２のＣに示す形態である。
【００３６】
【発明の効果】従って、ここに開示された装置及び方法
によれば、銅を用いてなる簡単かつ電気的に安定な相互
接続用のメタライゼーションが提供される。これは比較
的低温の焼成によって達成されるものである。
【００３７】本発明のＣｕ半導体現象はＶＬＳＩ相互接
続メタライゼーションでの使用に限定されるのでなく、
本発明の教示に照らせば当該技術分野の専門家には明ら
かであるその他の有利な金属学的適用も提供することが
企図される。例えばＧｅ、はパイプ上にＧｅをＣＶＤ付
着することによりＣｕ３Ｇｅの表面層を形成することに
よりＣｕ配管の腐触を遅らせるために使用することがで
きる。
【図面の簡単な説明】 【図１】この発明の一実施例に従ってＳｉ層上に付着さ
れた上部Ｃｕ層を有するＶＬＳＩデバイスの断面図であ
り、ここに、Ｗ層の頂部上に始めに付着されいるＳｉ層
は、バイポーラ技術におけるｐ−ｎ接続部のコンタクト
用に現用されているものである。 【図２】この発明に関連して、その加熱後に銅シリサイ
ド（Ｃｕ３Ｓｉ）層を形成している、図１のデバイスの
例示図である。 【図３】この発明の別の実施例によるデバイスを示す断
面図であり、ここに、Ｓｉ層が始めに全体的なＳｉ基板
（またはポリイミドの層）上に付着され、これに次いで
、Ｃｕ層がＳｉ層の頂部上に付着されている。 【図４】この発明に関連して、その加熱後に銅シリサイ
ド（Ｃｕ３Ｓｉ）層を形成している、図３のデバイスの
例示図である。 【図５】図４において、銅シリサイドの形成に次いでＷ
層の付着がなされ、これに続けてＣｕの第２の層が該Ｗ
層の頂部上に付着されたものの例示図である。 【図６】銅シリサイド（Ｃｕ３Ｓｉ）層を用いてソース
領域とドレイン領域とのコンタクトをするための、この
発明の更に別の実施例によるＦＥＴデバイスを示す断面
図であり、ここに、Ｃｕの層が始めに全体的なＳｉ基板
の上に付着されている。 【図７】この発明に関連して、その加熱後に銅シリサイ
ド（Ｃｕ３Ｓｉ）層を形成している、図６のデバイスの
例示図であり、余剰のＣｕＳｉは化学的に除去されてい
る。 【図８】この発明の別の実施例によるデバイスを示す断
面図であり、ここに、ＣｕｘＧｅ１−ｘは安定なコンタ
クト及び相互接続用のメタライゼーションとして用いら
れており、また、始めに、Ｃｕの層が、ｐ−タイプのＧ
ｅ基板内に形成されたｎ＋拡散領域の露出された面上及
び、酸化物層上に付着されている。 【図９】この発明に関連して、その加熱後にＣｕｘＧｅ
１−ｘの層を形成している、図８のデバイスの例示図で
ある。 【図１０】基板上でレーザ光が衝突しているエリアだけ
をエッチングするためのエキシマ・レーザを用いて、余
剰の未反応Ｃｕが除去された後の、図９のデバイスの例
示図である。 【図１１】この発明の更に別の実施例によるＧｅｘＳｉ
１−ｘ／Ｓｉ接続部を示す断面図であり、ここで、始め
に、ＳｉまたはＧｅの層が、酸化物層内に形成されたウ
インドウを通して、ＧｅｘＳｉ１−ｘ層の露出表面上に
付着され、これに続けてＣｕ層の付着がなされる。 【図１２】その加熱後にＣｕｘＳｉ１−ｘまたはＣｕｘ
Ｇｅ１−ｘのコンタクト・メタライゼーションを形成し
ている、図１１のデバイスの例示図である。 【図１３】マルチレベル相互接続用メタライゼーション
に用いるものと考えられる形態の二レベル相互接続構造
で接続スタッドの丁度上方での上方ラインにおいて空洞
欠陥を含んでいる構造を示す概略断面図である。 【図１４】空洞欠陥を未然に防ぐ本発明に則した要素を
示す図１３と同様の図である。 【図１５】ＡからＧまでは、ＣｕとＣｕ３Ｇｅとの間の
極めて高い選択性を提供するように本発明に従って使用
される選択的エッチング法のステップを概略図示する。 　 【図１６】ＡからＤまでは、高度のバイポーラＣＭＯＳ
およびＢｉＣＭＯＳデバイスのための低抵抗率の自己整
合されたＣｕ３Ｇｅを生成するための本発明による自己
整合されたＣｕ３Ｇｅプロセスの順序を概略的に図示す
る。 【図１７】ゲート、ソース、ドレイン上の自己整合され
た銅ゲルマナイドを備えたＣＭＯＳデバイスと、エミッ
タ、ベースおよびコレクタ上に自己整合されたＣｕ３Ｇ
ｅを備えたバイポーラデバイスの一例を示す。 【図１８】ゲート、ソースおよびドレイン上の自己整合
された銅ゲルマナイドを備えたＣＭＯＳデバイスと、エ
ミッタ、ベースおよびコレクタ上に自己整合されたＣｕ
３Ｇｅを備えたバイポーラデバイスの別の例を示す。 【図１９】ゲート、ソースおよびドレイン上の自己整合
された銅ゲルマナイドを備えたＣＭＯＳデバイスと、エ
ミッタ、ベースおよびコレクタ上に自己整合されたＣｕ
３Ｇｅを備えたバイポーラデバイスのさらに別の例を示
す。 【図２０】ＡからＤは、本発明によりＣＭＯＳデバイス
において適用するために極めて低温でＭＯＳ構造を製作
する改良技術を概略図示する。 【図２１】ＡからＥまでは、本発明によりＣＭＯＳデバ
イスにおいて適用するよう極めて低温で直接ＳｉＯ２上
で用いられる中間ギャップ・ゲート金属として４．６ｅ
Ｖの仕事関数を有するＣｕ３Ｇｅを製作するための改良
技術を概略図示する。 【図２２】ＡからＣまでは、図２１のＡからＥまでに示
すものに対する代替技術を概略図示する。 【図２３】Ｃｕ３Ｇｅの抵抗率の温度に対する依存性を
示す図である。 【符号の説明】 １０，７４：Ｓｉ層、１２：Ｗ層、 １４，２０，３２，４４，４８，７５，７９，８１，９
１：Ｃｕ層 １６，２６，４２，７２，１０３：ＳｉＯ２層、１７，
４５，７２：ｎ＋拡散領域、１８：ｐＳｉ層、２８：Ｗ
層、 ３４：銅シリサイド、４０：Ｇｅ基板、４６：ＣｕｘＧ
ｅ１−ｘ層、 ４７，７０，８４：Ｇｅ層、４９：ＧｅｘＳｉ１−ｘ層
、５２，７３，８２：Ｓｉ基板、５１：コンタクト・メ
タライゼーション、 ６０：上側レベル部、６１：経路、６２：下側レベル部
、６３：空洞欠陥、 ７６，８３：Ｃｕ３Ｓｉ、７７，８０，８６，９２，１
００：Ｃｕ３Ｇｅ、 ７８，９０：Ｇｅの膜、８５：ＳｉＯｘ層。

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】　　室温においてＣｕの面と単結晶半導体
    の面との界面を作り、Ｃｕ半導体複合体を形成するため
    前記界面を処理するステップを含むＣｕ半導体複合体を
    形成する方法。
  2. 【請求項２】　　前記処理するステップが、前記Ｃｕ半
    導体複合体を形成するめにＣｕ半導体境面を室温で保つ
    ことを含む請求項１に記載の方法。
  3. 【請求項３】　　前記処理するステップが、前記Ｃｕ半
    導体複合体を形成するためにＣｕ半導体の界面を加熱す
    ることを含む請求項１に記載の方法。
  4. 【請求項４】　　前記処理するステップが、少なくとも
    約２０分間少なくとも約１５０℃の温度までＣｕ半導体
    界面を加熱することを含む請求項１に記載の方法。
  5. 【請求項５】　　前記半導体がシリコンを含み、前記複
    合体がＣｕｘＳｉ１−ｘを含む請求項１に記載の方法。
  6. 【請求項６】　　前記半導体がゲルマニウムを含み、前
    記複合体がＣｕｘＧｅ１−ｘを含む請求項１に記載の方
    法。
  7. 【請求項７】　　請求項１に記載の方法により作られた
    Ｃｕ半導体複合体。
  8. 【請求項８】　　室温に保持された単結晶半導体の層上
    にＣｕの膜を付着させ、Ｃｕ半導体複合体を形成するた
    めＣｕを付着した半導体層を処理するステップを含む、
    集積回路用の相互接続用メタライゼーションを形成する
    方法。
  9. 【請求項９】　　前記処理するステップが、少なくとも
    ２時間室温にＣｕを付着した半導体層を保つことを含む
    請求項８に記載の方法。
  10. 【請求項１０】　　前記処理するステップが、少なくと
    も２０分間少なくとも約１５０℃の温度までＣｕを付着
    した半導体層を加熱することを含む請求項８に記載の方
    法。
  11. 【請求項１１】　　前記処理するステップが、約３０分
    間約２００℃の温度までＣｕを付着した半導体層を加熱
    することを含む請求項８に記載の方法。
  12. 【請求項１２】　　前記半導体層がＷ層の上に形成され
    る請求項８に記載の方法。
  13. 【請求項１３】　　前記半導体層がポリイミド層の上に
    形成される請求項８に記載の方法。
  14. 【請求項１４】　　前記半導体層がＦＥＴのソースとド
    レインとを構成する領域を含み、前記Ｃｕの膜がその間
    のコンタクトを形成するために前記領域に付着される請
    求項８に記載の方法。
  15. 【請求項１５】　　ゲート金属として前記Ｃｕ半導体複
    合体を低温でＳｉＯ２上に直接付与する別のステップを
    含む請求項８に記載の方法。
  16. 【請求項１６】　　ゲート金属として前記Ｃｕ半導体複
    合体を低温でポリシリコン上に直接付与する別のステッ
    プを含む請求項８に記載の方法。
  17. 【請求項１７】　　請求項８に記載の方法により作られ
    る集積回路用の相互接続用メタライゼーション。
  18. 【請求項１８】　　化学蒸着（ＣＶＤ）を用いてＧｅ層
    とＣｕ層を付着して少なくとも２つの三層構造を各々作
    り、相対的な厚さを調整してＣｕ３Ｇｅ／Ｃｕ／Ｃｕ３
    Ｇｅを三層として形成し、前記三層構造の１つを上側レ
    ベル部として、また他の１つを下側レベル部として用い
    、化学蒸着（ＣＶＤ）を用いてＧｅ層とＣｕ層とを付着
    することにより前記上側及び下側レベル部の間の経路を
    作るステップを含む集積回路用のマルチレベルの相互接
    続用メタライゼーションを形成する方法。
  19. 【請求項１９】　　請求項１８に記載の方法によって作
    られる集積回路用の相互接続用メタライゼーション構造
    。
  20. 【請求項２０】　　ｎ＋拡散領域を中に形成しているｐ
    −タイプＧｅ基板を提供し、前記拡散領域の面上にＣｕ
    層を付着し、前記基板と前記Ｃｕ層を約２００℃の温度
    まで加熱して前記領域上にＣｕｘＧｅ１−ｘの層を形成
    するステップを含む集積回路用の相互接続用メタライゼ
    ーションを形成する方法。
  21. 【請求項２１】　　エキシマレーザとＣＦ２Ｂｒ２ガス
    とを用いて余分の未処理のＣｕを除去する別のステップ
    を含む請求項２０に記載の方法。
  22. 【請求項２２】　　前記Ｃｕ層が約２０００から３００
    ０Åの厚さまで付着される請求項２０に記載の方法。
  23. 【請求項２３】　　請求項２０に記載の方法により作ら
    れる集積回路用の相互接続用メタライゼーション。
  24. 【請求項２４】　　半導体基板上にＧｅｘＳｉ１−ｘの
    層を付着し、ウィンドウを有する酸化物層を前記Ｇｅｘ
    Ｓｉ１−ｘ層上に付着し、前記酸化物層の前記ウィンド
    ウ中の前記ＧｅｘＳｉ１−ｘの露出面上に単結晶半導体
    層を付着し、Ｃｕ層を前記半導体層上に付着し、前記層
    を約２００℃の温度まで加熱しＣｕｘ半導体１−ｘコン
    タクトメタライゼーションを形成するステップを含む集
    積回路用の相互接続用メタライゼーションを形成する方
    法。
  25. 【請求項２５】　　前記単結晶半導体層が約７５から５
    ００Åの範囲の厚さまで付着される請求項２４に記載の
    方法。
  26. 【請求項２６】　　前記Ｃｕ層が約７５から３０００Å
    の範囲の厚さまで付着される請求項２４に記載の方法。
  27. 【請求項２７】　　前記基板がＳｉである請求項２４に
    記載の方法。
  28. 【請求項２８】　　前記基板がＧｅである請求項２４に
    記載の方法。
  29. 【請求項２９】　　請求項２４に記載の方法によって作
    られる集積回路用の相互接続用メタライゼーション。
  30. 【請求項３０】　　ｎ＋拡散領域を中に形成したｐ−タ
    イプＳｉ基板を提供し、前記拡散領域において基板面へ
    の開口を備えたＳｉＯ２の層を前記基板に付着し、基板
    面上の露出された拡散領域上にＧｅ層を選択的に付着し
    、前記Ｇｅ層の上にＳｉ層を付着し、前記Ｓｉ層上にＣ
    ｕ層を付着し、前記層を加熱してＣｕ３Ｇｅ層の頂部に
    Ｃｕ３Ｓｉ層を形成し、１０：１のＨＮＯ３：Ｈ２Ｏの
    溶液中で選択的にエッチングすることにより加熱後残っ
    ている前記Ｃｕ層のＣｕを除去し、５０：１稀釈ＨＦ中
    に約５秒間浸漬することにより前記Ｃｕ３Ｓｉ層を除去
    するステップを含む、選択的エッチング法を用いてＣｕ
    とＣｕ３Ｇｅの間の高い選択性を提供するＶＬＳＩ法。
  31. 【請求項３１】　　前記Ｇｅ層が約７５から１０００Å
    の範囲の厚さまで付着される請求項３１に記載の方法。
  32. 【請求項３２】　　前記Ｓｉ層が約５０から１００Åの
    範囲の厚さまで付着される請求項３０に記載の方法。
  33. 【請求項３３】　　前記Ｃｕ層が約１５００から２００
    ０Åの範囲の厚さまで付着される請求項３０に記載の方
    法。
  34. 【請求項３４】　　ｎ＋拡散領域を中に形成しているｐ
    −タイプＧｅ基板を提供し、前記拡散領域において基板
    の面に対する開口を備えたＳｉＯ２層を前記基板に付着
    し、基板の面の露出した拡散領域上にＣｕ層を選択的に
    付着し、前記層を加熱してＣｕ３Ｇｅ層を形成するステ
    ップを含む高度のバイポーラ、ＣＭＯＳおよびＢｉＣＭ
    ＯＳデバイス用の低抵抗の自己整合されたＣｕ３Ｇｅを
    作るＶＬＳＩ法。
  35. 【請求項３５】　　選択性が１５：１の１０：１のＨＮ
    Ｏ３：Ｈ２Ｏ溶液中で選択的にエッチングすることによ
    り加熱後残っている前記Ｃｕ層の余分の未反応のＣｕを
    除去する別のステップを含む請求項３４に記載の方法。
  36. 【請求項３６】　　ｎ＋拡散領域を中に形成したｐ−タ
    イプのＳｉ基板を提供し、前記拡散領域において基板の
    面に対する開口を備えたＳｉＯ２層を前記基板上に付着
    し、基板面上の露出された拡散領域にＧｅ層を選択的に
    付着し、前記Ｇｅ層上にＣｕ層を付着し、前記層を加熱
    してＣｕ３Ｇｅの層を形成し、選択的な湿式化学的エッ
    チングにより加熱後残っている前記Ｃｕ層のＣｕを除去
    するステップを含む、高度のバイポーラ、ＣＭＯＳおよ
    びＢｉＣＭＯＳデバイス用の低抵抗の自己整合されたＣ
    ｕ３Ｇｅを作るＶＬＳＩ法。
  37. 【請求項３７】　　前記Ｃｕを除去するステップが、選
    択性が１５：１の１０：１のＨＮＯ３：Ｈ２Ｏの溶液中
    で選択的にエッチングすることにより加熱後残っている
    前記Ｃｕ層のＣｕを除去することを含む請求項３６に記
    載の方法。
  38. 【請求項３８】　　Ｓｉ基板を提供し、５０Åから５０
    ０Åの範囲の厚さまで室温でＣｕ層を前記基板上に付着
    し、約１０−７トルの圧力で１０から３０分間約２００
    ℃の温度まで前記Ｃｕ層を加熱してＣｕ３Ｓｉ層を形成
    し、前記Ｃｕ３Ｓｉ層を室温まで冷却し、３０分から４
    ０分の時間１０−６から１０−７トルの圧力で前記Ｃｕ
    ３Ｓｉ層を酸素に対して露出し、Ｇｅ層を３００Åから
    ５００Åの厚さまでＣｕ３Ｓｉ層の頂部に直ちに付着し
    ＳｉＯｘ（ｘは約２）の層とＣｕ３Ｇｅ層とを形成する
    ステップを含む、ＣＭＯＳデバイスに適用するためのＭ
    ＯＳ構造を極めて低温で製作するＶＬＳＩ法。
  39. 【請求項３９】　　請求項３８に記載の方法により作ら
    れるＭＯＳ構造。
  40. 【請求項４０】　　単結晶半導体と、前記単結晶半導体
    を室温で保持する手段と、Ｃｕの供給源と、室温に保持
    された前記単結晶半導体上に膜として前記Ｃｕを付着さ
    せる手段と、Ｃｕ半導体複合体の界面接続部を形成する
    ため、Ｃｕを付着した半導体を処理する手段とを含む、
    集積回路用の相互接続用メタライゼーションを形成する
    装置。
  41. 【請求項４１】　　前記処理する手段が、Ｃｕを付着し
    た半導体を少なくとも約２時間室温に保持する手段を含
    む請求項４０に記載の装置。
  42. 【請求項４２】　　前記処理する手段が、前記Ｃｕ半導
    体複合体の界面接続部を形成するため、Ｃｕを付着した
    半導体を加熱する手段を含む請求項４０に記載の装置。
  43. 【請求項４３】　　前記加熱する手段が、少なくとも約
    ２０分間少なくとも約１５０℃の温度までＣｕを付着し
    た半導体を加熱し前記のＣｕを付着した半導体複合体の
    界面接続部を形成する手段を含む請求項４２に記載の装
    置。
JP3063380A 1990-08-01 1991-03-27 室温で生成しうる銅−半導体複合体及びその形成方法 Expired - Fee Related JPH088347B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US56104590A 1990-08-01 1990-08-01
US561045 1990-08-01

Publications (2)

Publication Number Publication Date
JPH04233762A true JPH04233762A (ja) 1992-08-21
JPH088347B2 JPH088347B2 (ja) 1996-01-29

Family

ID=24240425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3063380A Expired - Fee Related JPH088347B2 (ja) 1990-08-01 1991-03-27 室温で生成しうる銅−半導体複合体及びその形成方法

Country Status (3)

Country Link
EP (2) EP0769808B1 (ja)
JP (1) JPH088347B2 (ja)
DE (2) DE69132842T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318132A (ja) * 2006-05-24 2007-12-06 Internatl Business Mach Corp <Ibm> シリサイド・コンタクトとその上のメタライゼーションとの間の接触抵抗を低減する方法及び構造体

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2089791C (en) * 1992-04-24 1998-11-24 Michael J. Brady Electronic devices having metallurgies containing copper-semiconductor compounds
JP2534434B2 (ja) * 1992-04-30 1996-09-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 耐酸化性化合物およびその製造方法
US5288456A (en) * 1993-02-23 1994-02-22 International Business Machines Corporation Compound with room temperature electrical resistivity comparable to that of elemental copper
US5571744A (en) * 1993-08-27 1996-11-05 National Semiconductor Corporation Defect free CMOS process
US6271595B1 (en) * 1999-01-14 2001-08-07 International Business Machines Corporation Method for improving adhesion to copper
TW478101B (en) * 2000-03-23 2002-03-01 Ibm Structure for protecting copper interconnects in low dielectric constant materials from oxidation
JP2003045960A (ja) * 2001-08-01 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
RU2458429C1 (ru) * 2011-03-10 2012-08-10 Закрытое акционерное общество "Научно-производственная фирма "Микран" Способ получения тонкопленочного медно-германиевого соединения
US9988713B2 (en) 2013-03-12 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Thin film devices and methods for preparing thin film devices
US9147605B2 (en) 2013-06-14 2015-09-29 Arizona Board Of Regents On Behalf Of Arizona State University Thin film devices and low temperature process to make thin film devices
US9559249B2 (en) 2014-07-22 2017-01-31 Arizona Board Of Regents Microwave-annealed indium gallium zinc oxide films and methods of making the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58139422A (ja) * 1982-02-15 1983-08-18 Univ Tohoku Ｃｕ−Ｓｉ合金半導体とその製造法
JPS639926A (ja) * 1986-07-01 1988-01-16 Seiko Instr & Electronics Ltd 半導体装置の製造方法
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JPS63213372A (ja) * 1987-02-27 1988-09-06 Sharp Corp 電界効果型半導体装置
JPH01124238A (ja) * 1987-11-09 1989-05-17 Fujitsu Ltd 半導体集積回路用配線およびその形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1806980A1 (de) * 1967-11-15 1969-06-19 Fairchild Camera Instr Co Halbleiter-Bauelement
JPS5787127A (en) * 1980-11-20 1982-05-31 Seiko Epson Corp Manufacture of semiconductor device
JPS6481251A (en) * 1987-09-22 1989-03-27 Fujitsu Ltd Prevention of oxidation of copper electrode wiring in lsi and its apparatus
JPH02119140A (ja) * 1988-10-28 1990-05-07 Seiko Epson Corp 集積回路装置
EP0419763A1 (en) * 1989-09-29 1991-04-03 International Business Machines Corporation A stable interconnection metallization for VLSI devices including copper

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58139422A (ja) * 1982-02-15 1983-08-18 Univ Tohoku Ｃｕ−Ｓｉ合金半導体とその製造法
JPS639926A (ja) * 1986-07-01 1988-01-16 Seiko Instr & Electronics Ltd 半導体装置の製造方法
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JPS63213372A (ja) * 1987-02-27 1988-09-06 Sharp Corp 電界効果型半導体装置
JPH01124238A (ja) * 1987-11-09 1989-05-17 Fujitsu Ltd 半導体集積回路用配線およびその形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318132A (ja) * 2006-05-24 2007-12-06 Internatl Business Mach Corp <Ibm> シリサイド・コンタクトとその上のメタライゼーションとの間の接触抵抗を低減する方法及び構造体

Also Published As

Publication number Publication date
EP0769808A2 (en) 1997-04-23
DE69132842T2 (de) 2002-08-01
EP0472804A3 (en) 1992-06-24
EP0472804B1 (en) 1997-07-30
DE69127037T2 (de) 1998-02-12
EP0472804A2 (en) 1992-03-04
JPH088347B2 (ja) 1996-01-29
EP0769808A3 (en) 1998-01-07
EP0769808B1 (en) 2001-11-28
DE69127037D1 (de) 1997-09-04
DE69132842D1 (de) 2002-01-10

Similar Documents

Publication Publication Date Title
US5801444A (en) Multilevel electronic structures containing copper layer and copper-semiconductor layers
US4180596A (en) Method for providing a metal silicide layer on a substrate
EP0126424B1 (en) Process for making polycide structures
US4920073A (en) Selective silicidation process using a titanium nitride protective layer
JP2978748B2 (ja) 半導体装置の製造方法
US20050130380A1 (en) Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level
JPH0367334B2 (ja)
JPS6072272A (ja) 半導体装置の製造方法
JPH04226026A (ja) 半導体装置の製造方法
JPH0480532B2 (ja)
JPH0750276A (ja) 異なる導電型の領域の間の接合に低抵抗コンタクトを製造する方法
JPH04233762A (ja) 室温で生成しうる銅−半導体複合体及びその形成方法
US6228728B1 (en) Method of fabricating semiconductor device
TW200525751A (en) Silicide/semiconductor structure and method of fabrication
JP3313432B2 (ja) 半導体装置及びその製造方法
US6635938B1 (en) Semiconductor device and manufacturing method thereof
JPH0661177A (ja) 半導体集積回路装置およびその製造方法
JP3156001B2 (ja) 半導体装置の製造方法
JPH0831931A (ja) 半導体装置およびその製造方法
JPS5974668A (ja) 集積回路接点構造体
JP3185235B2 (ja) 半導体装置の製造方法
JPH09102469A (ja) 半導体装置の製造方法
JP3205150B2 (ja) 半導体装置の製造方法
EP0419763A1 (en) A stable interconnection metallization for VLSI devices including copper
JP2586816B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees