JPH0661177A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0661177A JPH0661177A JP12515792A JP12515792A JPH0661177A JP H0661177 A JPH0661177 A JP H0661177A JP 12515792 A JP12515792 A JP 12515792A JP 12515792 A JP12515792 A JP 12515792A JP H0661177 A JPH0661177 A JP H0661177A
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- semiconductor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【目的】 半導体集積回路装置を構成する配線の下地金
属膜と半導体基板との接触抵抗を低減する。 【構成】 半導体集積回路装置を構成する配線１０の下
地金属膜１０ａと、半導体基板１上の半導体層５との接
触部に、下地金属膜１０ａと半導体基板１との各々の構
成原子が化合されてなり、かつ、半導体基板１に対して
エピタキシャルとなるシリサイド層１２を設けた。
属膜と半導体基板との接触抵抗を低減する。 【構成】 半導体集積回路装置を構成する配線１０の下
地金属膜１０ａと、半導体基板１上の半導体層５との接
触部に、下地金属膜１０ａと半導体基板１との各々の構
成原子が化合されてなり、かつ、半導体基板１に対して
エピタキシャルとなるシリサイド層１２を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、半導体集積回路装置を
構成する配線と、半導体基板との接続技術に関するもの
である。
よびその製造技術に関し、特に、半導体集積回路装置を
構成する配線と、半導体基板との接続技術に関するもの
である。
【０００２】
【従来の技術】半導体集積回路装置の配線材料には、ア
ルミニウム（Ａｌ）またはその合金が使用されている。
Ａｌは、抵抗率が低い、シリコン（Ｓｉ）に形成された
ｐ+ 形またはｎ+ 形の半導体層との接触抵抗が低い、成
膜・加工が容易である等、半導体集積回路装置の配線材
料として用いるのに優れた性質を有するからである。
ルミニウム（Ａｌ）またはその合金が使用されている。
Ａｌは、抵抗率が低い、シリコン（Ｓｉ）に形成された
ｐ+ 形またはｎ+ 形の半導体層との接触抵抗が低い、成
膜・加工が容易である等、半導体集積回路装置の配線材
料として用いるのに優れた性質を有するからである。
【０００３】しかし、単層Ａｌ配線では、半導体集積回
路装置における配線や接続孔等の微細化に伴い、エレク
トロマイグレーション・ストレスマイグレーションに起
因する配線断線不良やＡｌ配線側にＳｉが析出すること
に起因するＡｌ配線と半導体基板との接触抵抗の増大
等、配線の信頼性上の問題が顕著となってきた。
路装置における配線や接続孔等の微細化に伴い、エレク
トロマイグレーション・ストレスマイグレーションに起
因する配線断線不良やＡｌ配線側にＳｉが析出すること
に起因するＡｌ配線と半導体基板との接触抵抗の増大
等、配線の信頼性上の問題が顕著となってきた。
【０００４】そこで、近年は、Ａｌ配線の下層に、例え
ばチタンタングステン（ＴｉＷ）、窒化チタン（Ｔｉ
Ｎ）、タングステン（Ｗ）またはモリブデン（Ｍｏ）等
からなる下地金属膜を設けることにより、配線断線不良
やＳｉの析出等を防ぎ、配線の信頼性を確保する傾向に
ある。
ばチタンタングステン（ＴｉＷ）、窒化チタン（Ｔｉ
Ｎ）、タングステン（Ｗ）またはモリブデン（Ｍｏ）等
からなる下地金属膜を設けることにより、配線断線不良
やＳｉの析出等を防ぎ、配線の信頼性を確保する傾向に
ある。
【０００５】ところが、下地金属膜を、Ｓｉ基板と直接
接触させると、接触抵抗、特に、ｐチャネルＭＯＳ・Ｆ
ＥＴ（以下、単にｐＭＯＳという）等のソース・ドレイ
ン領域を形成するｐ形半導体層に直接接触させた場合の
接触部における接触抵抗が高くなるという問題がある。
接触させると、接触抵抗、特に、ｐチャネルＭＯＳ・Ｆ
ＥＴ（以下、単にｐＭＯＳという）等のソース・ドレイ
ン領域を形成するｐ形半導体層に直接接触させた場合の
接触部における接触抵抗が高くなるという問題がある。
【０００６】その解決方法として、接触面積を増大させ
ることが考えられるが、その場合、半導体集積回路装置
の微細化傾向に反する。また、ｐ形半導体層の不純物濃
度を高めに設定することも考えられるが、その場合、短
チャネル効果等、ｐＭＯＳの特性を劣化させる問題が生
じ、ｐＭＯＳの微細化を阻害する。
ることが考えられるが、その場合、半導体集積回路装置
の微細化傾向に反する。また、ｐ形半導体層の不純物濃
度を高めに設定することも考えられるが、その場合、短
チャネル効果等、ｐＭＯＳの特性を劣化させる問題が生
じ、ｐＭＯＳの微細化を阻害する。
【０００７】そこで、そのような問題を招くことなく、
下地金属膜とｐ形半導体層との接触抵抗を低くする方法
として、下地金属膜と、ｐ形半導体層との間に、例えば
プラチナシリサイド（ＰｔＳｉ）層等のような低抵抗の
シリサイド層を介在させる方法が提案されている。この
方法は、例えば次のようにする。
下地金属膜とｐ形半導体層との接触抵抗を低くする方法
として、下地金属膜と、ｐ形半導体層との間に、例えば
プラチナシリサイド（ＰｔＳｉ）層等のような低抵抗の
シリサイド層を介在させる方法が提案されている。この
方法は、例えば次のようにする。
【０００８】まず、Ｓｉ基板主面上の絶縁膜に、ｐ形半
導体層の露出する接続孔を形成した後、Ｓｉ基板上にＰ
ｔ膜を堆積する。続いて、Ｓｉ基板に対して熱処理を施
し、Ｐｔ膜とｐ形半導体層との接触部において、Ｐｔと
Ｓｉとを反応させて、その接触部にＰｔＳｉ層を形成し
た後、Ｐｔ膜を王水によって除去する。この時、接続孔
内のｐ形半導体層上にはＰｔＳｉ層が残存する。その
後、Ｓｉ基板上に、下地金属膜およびＡｌ合金膜を順に
堆積した後、それらの積層膜をフォトリソグラフィ技術
によってパターンニングして二層構造の配線を形成す
る。
導体層の露出する接続孔を形成した後、Ｓｉ基板上にＰ
ｔ膜を堆積する。続いて、Ｓｉ基板に対して熱処理を施
し、Ｐｔ膜とｐ形半導体層との接触部において、Ｐｔと
Ｓｉとを反応させて、その接触部にＰｔＳｉ層を形成し
た後、Ｐｔ膜を王水によって除去する。この時、接続孔
内のｐ形半導体層上にはＰｔＳｉ層が残存する。その
後、Ｓｉ基板上に、下地金属膜およびＡｌ合金膜を順に
堆積した後、それらの積層膜をフォトリソグラフィ技術
によってパターンニングして二層構造の配線を形成す
る。
【０００９】なお、Ａｌ配線の下層に下地金属膜を設け
る従来技術については、例えば日刊工業新聞社、昭和６
２年９月２９日発行、「ＣＭＯＳデバイスハンドブッ
ク」Ｐ３３２〜Ｐ３３３に記載があり、Ａｌ配線の下層
にバリヤメタルを設ける必要性等について説明されてい
る。
る従来技術については、例えば日刊工業新聞社、昭和６
２年９月２９日発行、「ＣＭＯＳデバイスハンドブッ
ク」Ｐ３３２〜Ｐ３３３に記載があり、Ａｌ配線の下層
にバリヤメタルを設ける必要性等について説明されてい
る。
【００１０】
【発明が解決しようとする課題】ところで、配線を構成
する下地金属膜と、半導体基板のｐ形半導体層との接触
部に、ＰｔＳｉ層等のような低抵抗のシリサイド層を設
ける上記従来の技術は、半導体集積回路装置の微細化に
反しないし、また、半導体層の不純物濃度を高くしなく
とも良いので、短チャネル効果等も発生せず、素子の微
細化を促進させることが可能であるが、Ｐｔ膜を堆積す
る工程やＰｔ膜を除去する工程が必要となるので、半導
体集積回路装置の製造工程数が増大する上、その工程が
複雑となる問題があることを本発明者は見い出した。
する下地金属膜と、半導体基板のｐ形半導体層との接触
部に、ＰｔＳｉ層等のような低抵抗のシリサイド層を設
ける上記従来の技術は、半導体集積回路装置の微細化に
反しないし、また、半導体層の不純物濃度を高くしなく
とも良いので、短チャネル効果等も発生せず、素子の微
細化を促進させることが可能であるが、Ｐｔ膜を堆積す
る工程やＰｔ膜を除去する工程が必要となるので、半導
体集積回路装置の製造工程数が増大する上、その工程が
複雑となる問題があることを本発明者は見い出した。
【００１１】本発明は上記課題に着目してなされたもの
であり、その目的は、半導体集積回路装置の製造工程の
増大や複雑化を招くことなく、配線を構成する下地金属
膜と、半導体基板との接触抵抗を低くすることのできる
技術を提供することにある。
であり、その目的は、半導体集積回路装置の製造工程の
増大や複雑化を招くことなく、配線を構成する下地金属
膜と、半導体基板との接触抵抗を低くすることのできる
技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、請求項１記載の発明は、半導体
基板上の絶縁膜上に下地金属膜と導体膜とを下層から順
に積層してなる配線を設けるとともに、前記下地金属膜
と前記半導体基板との接触部に、下地金属膜および半導
体基板の各々の構成原子が化合されてなり、かつ、前記
半導体基板に対してエピタキシャルである化合物層を設
けた半導体集積回路装置構造とするものである。
基板上の絶縁膜上に下地金属膜と導体膜とを下層から順
に積層してなる配線を設けるとともに、前記下地金属膜
と前記半導体基板との接触部に、下地金属膜および半導
体基板の各々の構成原子が化合されてなり、かつ、前記
半導体基板に対してエピタキシャルである化合物層を設
けた半導体集積回路装置構造とするものである。
【００１５】請求項４記載の発明は、半導体基板上の絶
縁膜に半導体基板に達する接続孔を形成する工程と、前
記接続孔の形成された絶縁膜上に配線形成用の下地金属
膜を堆積する工程と、前記半導体基板に対してアニール
を施し、前記下地金属膜と前記半導体基板との接触部に
おいて、下地金属膜と半導体基板との各々の構成原子を
化合させ、半導体基板に対してエピタキシャルとなる化
合物層を形成し、前記下地金属膜と半導体基板とを電気
的に接続する工程とを有する半導体集積回路装置の製造
方法とするものである。
縁膜に半導体基板に達する接続孔を形成する工程と、前
記接続孔の形成された絶縁膜上に配線形成用の下地金属
膜を堆積する工程と、前記半導体基板に対してアニール
を施し、前記下地金属膜と前記半導体基板との接触部に
おいて、下地金属膜と半導体基板との各々の構成原子を
化合させ、半導体基板に対してエピタキシャルとなる化
合物層を形成し、前記下地金属膜と半導体基板とを電気
的に接続する工程とを有する半導体集積回路装置の製造
方法とするものである。
【００１６】
【作用】上記した請求項１記載の発明によれば、例えば
配線を構成する下地金属膜と、半導体基板の半導体層と
の仕事関数差を小さくすることができるので、配線とｐ
形半導体層との接触抵抗を低くすることが可能となる。
配線を構成する下地金属膜と、半導体基板の半導体層と
の仕事関数差を小さくすることができるので、配線とｐ
形半導体層との接触抵抗を低くすることが可能となる。
【００１７】このため、例えばｐＭＯＳのソース・ドレ
イン領域を構成するｐ形半導体層の不純物濃度を従来よ
りも低くすることができるので、ｐＭＯＳの短チャネル
効果を抑制でき、ｐＭＯＳの微細化を促進させることが
可能となる。
イン領域を構成するｐ形半導体層の不純物濃度を従来よ
りも低くすることができるので、ｐＭＯＳの短チャネル
効果を抑制でき、ｐＭＯＳの微細化を促進させることが
可能となる。
【００１８】上記した請求項４記載の発明によれば、例
えば前記したＰｔ膜を堆積する工程やＰｔ膜を除去する
工程等が必要なくなるので、半導体集積回路装置の製造
工程数を低減できる上、その工程の簡略化が可能とな
る。
えば前記したＰｔ膜を堆積する工程やＰｔ膜を除去する
工程等が必要なくなるので、半導体集積回路装置の製造
工程数を低減できる上、その工程の簡略化が可能とな
る。
【００１９】
【実施例１】図１は本発明の一実施例である半導体集積
回路装置の要部断面図、図２〜図４は図１の半導体集積
回路装置の製造工程中における要部断面図、図５は配線
−半導体基板間の接触抵抗とアニール温度との関係を示
すグラフ図である。
回路装置の要部断面図、図２〜図４は図１の半導体集積
回路装置の製造工程中における要部断面図、図５は配線
−半導体基板間の接触抵抗とアニール温度との関係を示
すグラフ図である。
【００２０】本実施例１の半導体集積回路装置は、例え
ばＣＭＯＳ（Complimentary MOS)回路によって構成され
ている。本実施例１の半導体集積回路装置のｐＭＯＳ部
分を図１に示す。
ばＣＭＯＳ（Complimentary MOS)回路によって構成され
ている。本実施例１の半導体集積回路装置のｐＭＯＳ部
分を図１に示す。
【００２１】半導体基板１は、例えばｎ- 形Ｓｉ単結晶
からなり、その主面上の非活性領域には、例えばＳｉＯ
2 からなるフィールド絶縁膜２が形成されている。な
お、フィールド絶縁膜２の下層には、チャネルストッパ
層３が形成されている。チャネルストッパ層３には、例
えばｎ形不純物であるリンが導入されている。
からなり、その主面上の非活性領域には、例えばＳｉＯ
2 からなるフィールド絶縁膜２が形成されている。な
お、フィールド絶縁膜２の下層には、チャネルストッパ
層３が形成されている。チャネルストッパ層３には、例
えばｎ形不純物であるリンが導入されている。
【００２２】半導体基板１の主面において、フィールド
絶縁膜２に囲まれた活性領域には、例えばｐＭＯＳ４が
形成されている。すなわち、ｐＭＯＳ４は、その周囲
が、フィールド絶縁膜２によって規定されている。
絶縁膜２に囲まれた活性領域には、例えばｐＭＯＳ４が
形成されている。すなわち、ｐＭＯＳ４は、その周囲
が、フィールド絶縁膜２によって規定されている。
【００２３】ｐＭＯＳ４は、半導体基板１の上部に形成
された半導体層５，５と、半導体層５，５間の上方に形
成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成さ
れたゲート電極７とを有している。
された半導体層５，５と、半導体層５，５間の上方に形
成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成さ
れたゲート電極７とを有している。
【００２４】半導体層５は、例えばｐ形不純物であるホ
ウ素等が導入されてなり、例えばｐ形半導体層５ａとｐ
+ 形半導体層５ｂとから構成されている。すなわち、本
実施例１においては、ｐＭＯＳ４は、ＬＤＤ（Lightly
Doped Drain)構造を有している。
ウ素等が導入されてなり、例えばｐ形半導体層５ａとｐ
+ 形半導体層５ｂとから構成されている。すなわち、本
実施例１においては、ｐＭＯＳ４は、ＬＤＤ（Lightly
Doped Drain)構造を有している。
【００２５】ゲート絶縁膜６は、例えばＳｉＯ2 からな
る。ゲート電極７は、例えば二層の導体膜７ａ，７ｂが
下層から順に積層されて構成されている。導体膜７ａ
は、例えばドープトポリシリコンからなる。また、導体
膜７ｂは、例えばタングステンシリサイド（ＷＳｉ2)か
らなる。
る。ゲート電極７は、例えば二層の導体膜７ａ，７ｂが
下層から順に積層されて構成されている。導体膜７ａ
は、例えばドープトポリシリコンからなる。また、導体
膜７ｂは、例えばタングステンシリサイド（ＷＳｉ2)か
らなる。
【００２６】なお、ゲート電極７の側壁には、スペーサ
８が形成されている。スペーサ８は、上記ＬＤＤ構造を
形成するための絶縁膜であり、例えばＳｉＯ2 からな
る。
８が形成されている。スペーサ８は、上記ＬＤＤ構造を
形成するための絶縁膜であり、例えばＳｉＯ2 からな
る。
【００２７】半導体基板１上には、層間絶縁膜９が堆積
されている。層間絶縁膜９は、例えばＳｉＯ2 からな
り、その上には、配線１０が形成されている。
されている。層間絶縁膜９は、例えばＳｉＯ2 からな
り、その上には、配線１０が形成されている。
【００２８】配線１０は、下地金属膜１０ａと、導体膜
１０ｂとが下層から順に積層されてなり、その下地金属
膜１０ａの一部が層間絶縁膜９に穿孔された接続孔１１
を通じて半導体層５と電気的に接続されている。
１０ｂとが下層から順に積層されてなり、その下地金属
膜１０ａの一部が層間絶縁膜９に穿孔された接続孔１１
を通じて半導体層５と電気的に接続されている。
【００２９】そして、本実施例１においては、下地金属
膜１０ａと、半導体層５との接触部に、下地金属膜１０
ａと半導体層５との各々の構成原子が化合されてなり、
かつ、半導体基板１に対してエピタキシャルとなるシリ
サイド層（化合物層）１２が形成されている。
膜１０ａと、半導体層５との接触部に、下地金属膜１０
ａと半導体層５との各々の構成原子が化合されてなり、
かつ、半導体基板１に対してエピタキシャルとなるシリ
サイド層（化合物層）１２が形成されている。
【００３０】すなわち、本実施例１の半導体集積回路装
置においては、下地金属膜１０ａと半導体層５との接触
部に、シリサイド層１２を設けたことにより、下地金属
膜１０ａと半導体層５との仕事関数差を小さくすること
ができるので、下地金属膜１０ａと半導体層５との接触
抵抗を低くすることが可能な構造になっている。
置においては、下地金属膜１０ａと半導体層５との接触
部に、シリサイド層１２を設けたことにより、下地金属
膜１０ａと半導体層５との仕事関数差を小さくすること
ができるので、下地金属膜１０ａと半導体層５との接触
抵抗を低くすることが可能な構造になっている。
【００３１】下地金属膜１０ａは、例えば３０ａｔｍ％
程度のチタン（Ｔｉ）を含むＴｉＷからなり、その厚さ
は、例えば１５０ｎｍ程度である。
程度のチタン（Ｔｉ）を含むＴｉＷからなり、その厚さ
は、例えば１５０ｎｍ程度である。
【００３２】ただし、下地金属膜１０ａのＴｉの量は、
３０ａｔｍ％に限定されるものではなく種々変更可能で
あり、例えば１５ａｔｍ％以上、６０ａｔｍ％以下の範
囲が好ましい。これは、次のような発明者の研究結果に
よる。
３０ａｔｍ％に限定されるものではなく種々変更可能で
あり、例えば１５ａｔｍ％以上、６０ａｔｍ％以下の範
囲が好ましい。これは、次のような発明者の研究結果に
よる。
【００３３】すなわち、例えば下地金属膜１０ａに含ま
れるＴｉの量を１５ａｔｍ％以下とした場合、下地金属
膜１０ａと半導体層５との接触部にはエピタキシャルな
シリサイド層が充分形成されず、下地金属膜１０ａと半
導体層５との接触抵抗も余り低くならなかった。
れるＴｉの量を１５ａｔｍ％以下とした場合、下地金属
膜１０ａと半導体層５との接触部にはエピタキシャルな
シリサイド層が充分形成されず、下地金属膜１０ａと半
導体層５との接触抵抗も余り低くならなかった。
【００３４】一方、下地金属膜１０ａと半導体層５との
接触抵抗が充分低下した場合において、下地金属膜１０
ａを除去し、シリサイド層１２をエックス線マイクロア
ナライザーで分析したところ、ＴｉとＷとのモル比は、
約６対４であった。
接触抵抗が充分低下した場合において、下地金属膜１０
ａを除去し、シリサイド層１２をエックス線マイクロア
ナライザーで分析したところ、ＴｉとＷとのモル比は、
約６対４であった。
【００３５】ＴｉとＷとの組成比は、同一のスパッタタ
ーゲットを用いてもスパッタリング装置の違い等により
若干異なるが、上記の分析結果から６０ａｔｍ％程度以
下のＴｉを含むＴｉＷならばシリサイド層１２を半導体
基板１に対してエピタキシャルとすることができると判
明した。
ーゲットを用いてもスパッタリング装置の違い等により
若干異なるが、上記の分析結果から６０ａｔｍ％程度以
下のＴｉを含むＴｉＷならばシリサイド層１２を半導体
基板１に対してエピタキシャルとすることができると判
明した。
【００３６】ただし、下地金属膜１０ａは、ＴｉＷに限
定されるものではなく種々変更可能であり、例えばＴａ
Ｗ、ＴｉＴａ等でも良い。
定されるものではなく種々変更可能であり、例えばＴａ
Ｗ、ＴｉＴａ等でも良い。
【００３７】導体膜１０ｂは、例えばＡｌまたはＡｌ−
Ｓｉ−銅（Ｃｕ）合金からなり、その厚さは、例えば４
００ｎｍ程度である。
Ｓｉ−銅（Ｃｕ）合金からなり、その厚さは、例えば４
００ｎｍ程度である。
【００３８】シリサイド層１２は、例えばＴｉ、Ｗおよ
びＳｉの化合物からなり、その厚さは、例えば３ｎｍ程
度である。
びＳｉの化合物からなり、その厚さは、例えば３ｎｍ程
度である。
【００３９】なお、図示はしないが、配線１０および層
間絶縁膜９上には、表面保護膜が堆積されている。表面
保護膜は、例えばプラズマＣＶＤ法によって堆積された
ＳｉＯ2 からなる絶縁膜と、同じくプラズマＣＶＤ法等
によって堆積された窒化ケイ素（Ｓｉ3 Ｎ4)からなる絶
縁膜とが下層から順に積層されて構成されている。
間絶縁膜９上には、表面保護膜が堆積されている。表面
保護膜は、例えばプラズマＣＶＤ法によって堆積された
ＳｉＯ2 からなる絶縁膜と、同じくプラズマＣＶＤ法等
によって堆積された窒化ケイ素（Ｓｉ3 Ｎ4)からなる絶
縁膜とが下層から順に積層されて構成されている。
【００４０】次に、本実施例１の半導体集積回路装置の
製造方法を図２〜図５により説明する。なお、本実施例
１においては、説明を簡単にするため、ｎチャネルＭＯ
Ｓの製造工程部分は説明を省略する。
製造方法を図２〜図５により説明する。なお、本実施例
１においては、説明を簡単にするため、ｎチャネルＭＯ
Ｓの製造工程部分は説明を省略する。
【００４１】まず、図２に示すように、例えばｎ- 形Ｓ
ｉ単結晶からなる半導体基板１の主面における非活性領
域を選択的に酸化し、その領域にフィールド絶縁膜２を
形成する。この際、同時に、フィールド絶縁膜２の下層
にｎ形のチャネルストッパ層３を形成する。
ｉ単結晶からなる半導体基板１の主面における非活性領
域を選択的に酸化し、その領域にフィールド絶縁膜２を
形成する。この際、同時に、フィールド絶縁膜２の下層
にｎ形のチャネルストッパ層３を形成する。
【００４２】続いて、半導体基板１の主面において、フ
ィールド絶縁膜２により周囲を規定された活性領域を酸
化し、その領域にゲート絶縁膜６を形成する。
ィールド絶縁膜２により周囲を規定された活性領域を酸
化し、その領域にゲート絶縁膜６を形成する。
【００４３】その後、半導体基板１上にドープトポリシ
リコンからなる導体膜およびＷＳｉ2 からなる導体膜を
堆積した後、それらの導体膜をフォトリソグラフィ技術
によってパターンニングしてゲート電極７を形成する。
リコンからなる導体膜およびＷＳｉ2 からなる導体膜を
堆積した後、それらの導体膜をフォトリソグラフィ技術
によってパターンニングしてゲート電極７を形成する。
【００４４】次いで、ゲート電極７をマスクとして、半
導体基板１に、例えばｐ形不純物であるホウ素等を軽く
イオン打ち込みして、ｐ形半導体層５ａを形成する。
導体基板１に、例えばｐ形不純物であるホウ素等を軽く
イオン打ち込みして、ｐ形半導体層５ａを形成する。
【００４５】続いて、半導体基板１上に図示しない絶縁
膜を堆積した後、その絶縁膜をエッチバックして、ゲー
ト電極７の側壁にスペーサ８を形成する。
膜を堆積した後、その絶縁膜をエッチバックして、ゲー
ト電極７の側壁にスペーサ８を形成する。
【００４６】その後、半導体基板１の全面に薄い酸化膜
を形成した後、ゲート電極７およびスペーサ８をマスク
として、半導体基板１に、例えばｐ形不純物であるホウ
素等をイオン打ち込みして、ｐ+ 形半導体層５ｂを形成
する。このようにして、半導体基板１上にｐＭＯＳ４を
形成する。
を形成した後、ゲート電極７およびスペーサ８をマスク
として、半導体基板１に、例えばｐ形不純物であるホウ
素等をイオン打ち込みして、ｐ+ 形半導体層５ｂを形成
する。このようにして、半導体基板１上にｐＭＯＳ４を
形成する。
【００４７】次いで、図３に示すように、半導体基板１
上に、例えばＳｉＯ2 からなる層間絶縁膜９をＣＶＤ法
等によって堆積した後、フォトリソグラフィ技術によっ
て層間絶縁膜９に、半導体層５に達する接続孔１１を穿
孔する。
上に、例えばＳｉＯ2 からなる層間絶縁膜９をＣＶＤ法
等によって堆積した後、フォトリソグラフィ技術によっ
て層間絶縁膜９に、半導体層５に達する接続孔１１を穿
孔する。
【００４８】続いて、半導体基板１上に、例えば下地金
属膜１０ａ（図１参照）を形成するためのＴｉＷからな
る金属膜１０ａ1 をスパッタリング法等によって堆積す
る。
属膜１０ａ（図１参照）を形成するためのＴｉＷからな
る金属膜１０ａ1 をスパッタリング法等によって堆積す
る。
【００４９】この時の金属膜１０ａ1 のＴｉの量は、上
記した理由により、例えば３０ａｔｍ％程度である。ま
た、金属膜１０ａ1 の厚さは、例えば１５０ｎｍ程度で
ある。
記した理由により、例えば３０ａｔｍ％程度である。ま
た、金属膜１０ａ1 の厚さは、例えば１５０ｎｍ程度で
ある。
【００５０】その後、半導体基板１を通常の炉体（図示
せず）内に収容して、例えば窒素雰囲気で６５０℃のア
ニールを３０分間施し、金属膜１０ａ1 のＴｉＷと、半
導体層５のＳｉとを化合させて、図４に示すように、金
属膜１０ａ1 と半導体層５との接触部にシリサイド層１
２を形成する。
せず）内に収容して、例えば窒素雰囲気で６５０℃のア
ニールを３０分間施し、金属膜１０ａ1 のＴｉＷと、半
導体層５のＳｉとを化合させて、図４に示すように、金
属膜１０ａ1 と半導体層５との接触部にシリサイド層１
２を形成する。
【００５１】すなわち、本実施例１においては、下地金
属膜１０ａと半導体層５との接触部にＰｔＳｉ膜を形成
する従来技術のようなＰｔ膜を堆積する工程やＰｔ膜を
除去する工程が不要となるので、半導体集積回路装置の
製造工程を低減できる上、その工程の簡略化が可能とな
る。
属膜１０ａと半導体層５との接触部にＰｔＳｉ膜を形成
する従来技術のようなＰｔ膜を堆積する工程やＰｔ膜を
除去する工程が不要となるので、半導体集積回路装置の
製造工程を低減できる上、その工程の簡略化が可能とな
る。
【００５２】また、アニールによって形成されたシリサ
イド層１２は、半導体基板１に対してエピタキシャルで
あり、かつ、厚さ３ｎｍ程度の薄い層であった。このた
め、シリサイド層１２を形成する際の化学反応等に伴う
体積変化による半導体基板１や半導体層５への応力が小
さくてすみ、その応力に起因する接合リークの増加等も
観測されず、ｐＭＯＳ４において良好な電気的特性が示
された。
イド層１２は、半導体基板１に対してエピタキシャルで
あり、かつ、厚さ３ｎｍ程度の薄い層であった。このた
め、シリサイド層１２を形成する際の化学反応等に伴う
体積変化による半導体基板１や半導体層５への応力が小
さくてすみ、その応力に起因する接合リークの増加等も
観測されず、ｐＭＯＳ４において良好な電気的特性が示
された。
【００５３】さらに、アニールしたことにより、アニー
ルを行わなかった場合に比べて導体膜１０ｂ（図１参
照）の抵抗が低くなり、配線１０の抵抗を低くすること
ができた。これは、アニールをしたことにより、金属膜
１０ａ1 の表面に反応性の低いＴｉの酸化物等が偏析さ
れたため、この後、金属膜１０ａ1 上に堆積するＡｌか
らなる導体膜１０ｂと金属膜１０ａ1 の反応が抑制され
た結果、Ａｌからなる導体膜１０ｂ本来の導電率が確保
されたためと想定される。
ルを行わなかった場合に比べて導体膜１０ｂ（図１参
照）の抵抗が低くなり、配線１０の抵抗を低くすること
ができた。これは、アニールをしたことにより、金属膜
１０ａ1 の表面に反応性の低いＴｉの酸化物等が偏析さ
れたため、この後、金属膜１０ａ1 上に堆積するＡｌか
らなる導体膜１０ｂと金属膜１０ａ1 の反応が抑制され
た結果、Ａｌからなる導体膜１０ｂ本来の導電率が確保
されたためと想定される。
【００５４】ただし、アニール温度は、６５０℃に限定
されるものではなく種々変更可能であり、例えば５５０
℃〜７５０℃、理想的には、例えば６００℃以上、７０
０℃以下の範囲が好ましい。
されるものではなく種々変更可能であり、例えば５５０
℃〜７５０℃、理想的には、例えば６００℃以上、７０
０℃以下の範囲が好ましい。
【００５５】下地金属膜１０ａおよび半導体層５の接触
部の接触抵抗と、アニール温度との関係を図５に示す。
図５に示すように、下地金属膜１０ａと半導体層５との
接触抵抗が大幅に低下するのは、ほぼ６００℃以上であ
ることが判る。
部の接触抵抗と、アニール温度との関係を図５に示す。
図５に示すように、下地金属膜１０ａと半導体層５との
接触抵抗が大幅に低下するのは、ほぼ６００℃以上であ
ることが判る。
【００５６】しかし、本発明者の研究によれば、アニー
ル温度を７５０℃以上とすると、シリサイド層１２に直
径数十ｎｍ程度の不均一な結晶粒が観測された。この場
合の試料の断面を透過電子顕微鏡等によって観測した結
果、接続孔１１の周辺のｐ+形半導体層５ｂに強い歪が
観測され、それが原因でｐ+ 半導体層５と半導体基板１
との接合部が破壊されることが判明した。
ル温度を７５０℃以上とすると、シリサイド層１２に直
径数十ｎｍ程度の不均一な結晶粒が観測された。この場
合の試料の断面を透過電子顕微鏡等によって観測した結
果、接続孔１１の周辺のｐ+形半導体層５ｂに強い歪が
観測され、それが原因でｐ+ 半導体層５と半導体基板１
との接合部が破壊されることが判明した。
【００５７】さらに、本発明者の研究によれば、アニー
ル温度が６００℃の場合と７００℃の場合との各々の試
料のシリサイド層を、各々のアニール処理後に下地金属
膜を除去して、光電子分光法等によって調査したとこ
ろ、そられの場合のシリサイド層は、上述のアニール温
度が６５０℃の場合の良好なシリサイド層１２とほぼ同
一の表面状態となることが判明した。
ル温度が６００℃の場合と７００℃の場合との各々の試
料のシリサイド層を、各々のアニール処理後に下地金属
膜を除去して、光電子分光法等によって調査したとこ
ろ、そられの場合のシリサイド層は、上述のアニール温
度が６５０℃の場合の良好なシリサイド層１２とほぼ同
一の表面状態となることが判明した。
【００５８】したがって、アニールの方法等によっても
変わると想定されるので、一概には規定できないが、少
なくともアニール温度が、例えば６００℃〜７００℃程
度の範囲であれば、半導体基板１に対してエピタキシャ
ルとなる良好なシリサイド層１２が形成される。
変わると想定されるので、一概には規定できないが、少
なくともアニール温度が、例えば６００℃〜７００℃程
度の範囲であれば、半導体基板１に対してエピタキシャ
ルとなる良好なシリサイド層１２が形成される。
【００５９】アニール処理によってシリサイド層１２を
形成した後、金属膜１０ａ1 上に、例えばＡｌ−Ｓｉ−
Ｃｕ合金からなる導体膜（図示せず）を堆積した後、そ
の導体膜および金属膜１０ａ1 をフォトリソグラフィ技
術によってパターンニングして図１に示した配線１０を
形成する。
形成した後、金属膜１０ａ1 上に、例えばＡｌ−Ｓｉ−
Ｃｕ合金からなる導体膜（図示せず）を堆積した後、そ
の導体膜および金属膜１０ａ1 をフォトリソグラフィ技
術によってパターンニングして図１に示した配線１０を
形成する。
【００６０】その後、図示はしないが、配線１０および
層間絶縁膜９上に、例えばプラズマＣＶＤ法等によって
ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜を堆積し、半導体基板１
上に表面保護膜を形成する。
層間絶縁膜９上に、例えばプラズマＣＶＤ法等によって
ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜を堆積し、半導体基板１
上に表面保護膜を形成する。
【００６１】このように本実施例１によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００６２】(1).配線１０を構成する下地金属膜１０ａ
と、ｐＭＯＳ４を構成する半導体層５との接触部に、半
導体基板１に対してエピタキシャルとなるシリサイド層
１２を設けたことにより、下地金属膜１０ａと半導体層
５との仕事関数差を小さくすることができるので、下地
金属膜１０ａと半導体層５との接触抵抗を低くすること
が可能となる。
と、ｐＭＯＳ４を構成する半導体層５との接触部に、半
導体基板１に対してエピタキシャルとなるシリサイド層
１２を設けたことにより、下地金属膜１０ａと半導体層
５との仕事関数差を小さくすることができるので、下地
金属膜１０ａと半導体層５との接触抵抗を低くすること
が可能となる。
【００６３】(2).上記(1) により、ｐ+ 形半導体層５ｂ
の不純物濃度を従来よりも低くすることができるので、
ｐＭＯＳ４の短チャネル効果を抑制することができ、ｐ
ＭＯＳ４の微細化を促進させることが可能となる。した
がって、半導体集積回路装置の素子集積度の向上を図る
ことが可能となる。
の不純物濃度を従来よりも低くすることができるので、
ｐＭＯＳ４の短チャネル効果を抑制することができ、ｐ
ＭＯＳ４の微細化を促進させることが可能となる。した
がって、半導体集積回路装置の素子集積度の向上を図る
ことが可能となる。
【００６４】(3).シリサイド層１２をアニールによって
形成することにより、下地金属膜１０ａと半導体層５と
の接触部にＰｔＳｉ膜を形成する従来技術の場合のよう
なＰｔ膜を堆積する工程やＰｔ膜を除去する工程が不要
となるので、その従来技術の場合よりも半導体集積回路
装置の製造工程を低減できる上、その工程の簡素化が可
能となる。
形成することにより、下地金属膜１０ａと半導体層５と
の接触部にＰｔＳｉ膜を形成する従来技術の場合のよう
なＰｔ膜を堆積する工程やＰｔ膜を除去する工程が不要
となるので、その従来技術の場合よりも半導体集積回路
装置の製造工程を低減できる上、その工程の簡素化が可
能となる。
【００６５】(4).下地金属膜１０ａを、例えば１５ａｔ
ｍ％以上、６０ａｔｍ％以下、理想的には、３０ａｔｍ
％のＴｉを含むＴｉＷによって構成するとともに、アニ
ール温度を、例えば５５０℃〜７５０℃、理想的には６
００℃以上、７００℃以下の範囲としてアニールするこ
とにより、例えば３ｎｍ程度の非常に薄く、かつ、半導
体基板１に対してエピタキシャルとなるシリサイド層１
２を形成することが可能となる。
ｍ％以上、６０ａｔｍ％以下、理想的には、３０ａｔｍ
％のＴｉを含むＴｉＷによって構成するとともに、アニ
ール温度を、例えば５５０℃〜７５０℃、理想的には６
００℃以上、７００℃以下の範囲としてアニールするこ
とにより、例えば３ｎｍ程度の非常に薄く、かつ、半導
体基板１に対してエピタキシャルとなるシリサイド層１
２を形成することが可能となる。
【００６６】(5).上記(4) により、シリサイド層１２を
形成する際の化学反応等に伴う体積変化による半導体基
板１や半導体層５への応力が小さくてすみ、その応力に
起因する接合リークの増加等も観測されず、ｐＭＯＳ４
において良好な電気的特性を得ることが可能となる。
形成する際の化学反応等に伴う体積変化による半導体基
板１や半導体層５への応力が小さくてすみ、その応力に
起因する接合リークの増加等も観測されず、ｐＭＯＳ４
において良好な電気的特性を得ることが可能となる。
【００６７】
【実施例２】図６〜図１０は本発明の他の実施例である
半導体集積回路装置の製造工程中における半導体基板の
要部断面図、図１１は半導体集積回路装置の製造工程の
要部の工程図、図１２は接続孔における配線とｐ+ 形半
導体層とのコンタクト抵抗のアニール温度依存性を示す
グラフ図、図１３は接合リーク電流のアニール温度依存
性を示すグラフ図、図１４（ａ）はショットキバリヤダ
イオードの順方向の電流電圧特性を示すグラフ図、図１
４（ｂ）はショットキバリヤダイオードの逆方向の電流
電圧特性を示すグラフ図、図１５はＳＥＭによって観測
されたポストアニール後のシリサイド層の断面図、図１
６はＴＥＭによって観測されたアニール後の下地金属膜
と半導体基板との界面の断面図、図１７はシリサイド層
のＸ線回折スペクトルを示すグラフ図、図１８（ａ）〜
（ｃ）はシリサイド層のＥＳＣＡスペクトルを示すグラ
フ図、図１９は下地金属膜のシリサイデーションのモデ
ルを示す説明図である。
半導体集積回路装置の製造工程中における半導体基板の
要部断面図、図１１は半導体集積回路装置の製造工程の
要部の工程図、図１２は接続孔における配線とｐ+ 形半
導体層とのコンタクト抵抗のアニール温度依存性を示す
グラフ図、図１３は接合リーク電流のアニール温度依存
性を示すグラフ図、図１４（ａ）はショットキバリヤダ
イオードの順方向の電流電圧特性を示すグラフ図、図１
４（ｂ）はショットキバリヤダイオードの逆方向の電流
電圧特性を示すグラフ図、図１５はＳＥＭによって観測
されたポストアニール後のシリサイド層の断面図、図１
６はＴＥＭによって観測されたアニール後の下地金属膜
と半導体基板との界面の断面図、図１７はシリサイド層
のＸ線回折スペクトルを示すグラフ図、図１８（ａ）〜
（ｃ）はシリサイド層のＥＳＣＡスペクトルを示すグラ
フ図、図１９は下地金属膜のシリサイデーションのモデ
ルを示す説明図である。
【００６８】本実施例２の半導体集積回路装置の製造方
法は、例えば同一の半導体基板上にＣＭＯＳ回路および
ショットキバリヤダイオード（Shyottoky Barrier Diod
e ：以下、ＳＢＤと略す）を有する半導体集積回路装置
の製造方法である。以下、本実施例２の半導体集積回路
装置の製造方法を図６〜図１１によって説明する。
法は、例えば同一の半導体基板上にＣＭＯＳ回路および
ショットキバリヤダイオード（Shyottoky Barrier Diod
e ：以下、ＳＢＤと略す）を有する半導体集積回路装置
の製造方法である。以下、本実施例２の半導体集積回路
装置の製造方法を図６〜図１１によって説明する。
【００６９】図６に示す半導体基板１は、例えばｐ形の
Ｓｉ単結晶からなる抵抗率１０Ω・ｃｍの（１００）基
板である。
Ｓｉ単結晶からなる抵抗率１０Ω・ｃｍの（１００）基
板である。
【００７０】まず、このような半導体基板１に対して、
ＬＯＣＯＳ法等によりフィールド絶縁膜２を形成した
後、ｐＭＯＳ形成領域ＰおよびＳＢＤ形成領域Ｓに、例
えばｎ形不純物であるリン（Ｐ）をイオン注入してｎウ
ェル１３ｎを形成する。なお、図６のＮは、ｎＭＯＳ形
成領域を示している。
ＬＯＣＯＳ法等によりフィールド絶縁膜２を形成した
後、ｐＭＯＳ形成領域ＰおよびＳＢＤ形成領域Ｓに、例
えばｎ形不純物であるリン（Ｐ）をイオン注入してｎウ
ェル１３ｎを形成する。なお、図６のＮは、ｎＭＯＳ形
成領域を示している。
【００７１】続いて、図７に示すように、ｎＭＯＳ形成
領域Ｎに、例えばｐ形不純物であるボロン（Ｂ）をイオ
ン注入してｐウェル１３ｐを形成する。
領域Ｎに、例えばｐ形不純物であるボロン（Ｂ）をイオ
ン注入してｐウェル１３ｐを形成する。
【００７２】その後、図８に示すように、ゲート電極７
を形成した後、ｐＭＯＳ形成領域Ｐには、例えばボロン
を、ｎＭＯＳ形成領域Ｎには、例えばリンをイオン注入
し、ソース、ドレインを構成するｐ+ 形半導体層５ｃ，
５ｃおよびｎ+ 形半導体層５ｄ，５ｄを形成する。
を形成した後、ｐＭＯＳ形成領域Ｐには、例えばボロン
を、ｎＭＯＳ形成領域Ｎには、例えばリンをイオン注入
し、ソース、ドレインを構成するｐ+ 形半導体層５ｃ，
５ｃおよびｎ+ 形半導体層５ｄ，５ｄを形成する。
【００７３】次いで、図９に示すように、半導体基板１
上に絶縁膜１４を形成した後、その絶縁膜１４にｐ+ 半
導体層５ｃ、ｎ+ 半導体層５ｄおよびＳＢＤ形成領域Ｓ
におけるｎウエル１３ｎに達するそれぞれ接続孔１１ａ
〜１１ｃを開孔する。
上に絶縁膜１４を形成した後、その絶縁膜１４にｐ+ 半
導体層５ｃ、ｎ+ 半導体層５ｄおよびＳＢＤ形成領域Ｓ
におけるｎウエル１３ｎに達するそれぞれ接続孔１１ａ
〜１１ｃを開孔する。
【００７４】続いて、半導体基板１上に、例えばＴｉＷ
からなる下地金属膜１０ａをデポした後、シリサイデー
ションする。これにより、前記実施例１と同様に、下地
金属膜１０ａと、ｐ+ 形半導体層、ｎ+ 形半導体層およ
びｎウエル１３ｎとの間に、図９には図示しないシリサ
イド層（化合物層）が形成される。シリサイデーション
については後述する。
からなる下地金属膜１０ａをデポした後、シリサイデー
ションする。これにより、前記実施例１と同様に、下地
金属膜１０ａと、ｐ+ 形半導体層、ｎ+ 形半導体層およ
びｎウエル１３ｎとの間に、図９には図示しないシリサ
イド層（化合物層）が形成される。シリサイデーション
については後述する。
【００７５】その後、図１０に示すように、例えばＡｌ
ＣｕＳｉ、ＴｉＷを順にデポし、例えばＴｉＷ／ＡｌＣ
ｕＳｉ／ＴｉＷからなる配線１０を形成する。これによ
り、ｎＭＯＳ形成領域ＮにｎチャネルＭＯＳ・ＦＥＴ１
５を形成し、ｐＭＯＳ形成領域ＰにｐＭＯＳ４を形成
し、ショットキバリヤダイオード（ＳＢＤ）形成領域Ｓ
にショットキバリヤダイオード（ＳＢＤ）１６を形成す
る。
ＣｕＳｉ、ＴｉＷを順にデポし、例えばＴｉＷ／ＡｌＣ
ｕＳｉ／ＴｉＷからなる配線１０を形成する。これによ
り、ｎＭＯＳ形成領域ＮにｎチャネルＭＯＳ・ＦＥＴ１
５を形成し、ｐＭＯＳ形成領域ＰにｐＭＯＳ４を形成
し、ショットキバリヤダイオード（ＳＢＤ）形成領域Ｓ
にショットキバリヤダイオード（ＳＢＤ）１６を形成す
る。
【００７６】図１１に、例えば本実施例２のＴｉＷシリ
サイデーションのプロセスフローを示す。
サイデーションのプロセスフローを示す。
【００７７】接続孔１１（図９，図１０参照）をドライ
エッチング法等によって形成した後（工程１０１）、ウ
エットの前処理を行ない（工程１０２）、その後、例え
ばＴｉＷをスパッタリング法により半導体基板１上に形
成する（工程１０３）。
エッチング法等によって形成した後（工程１０１）、ウ
エットの前処理を行ない（工程１０２）、その後、例え
ばＴｉＷをスパッタリング法により半導体基板１上に形
成する（工程１０３）。
【００７８】スパッタは、例えば通常のＤＣスパッタ装
置（図示せず）を用い、ターゲットには、例えば１０ｗ
ｔ％Ｔｉ−Ｗターゲットを用いた。その後、一般的な横
型炉体（図示せず）を用い、例えばＮ2 雰囲気で、５０
０〜８００℃で３０分間アニールした（工程１０４）。
置（図示せず）を用い、ターゲットには、例えば１０ｗ
ｔ％Ｔｉ−Ｗターゲットを用いた。その後、一般的な横
型炉体（図示せず）を用い、例えばＮ2 雰囲気で、５０
０〜８００℃で３０分間アニールした（工程１０４）。
【００７９】最後に、例えばＡｌＣｕＳｉ、ＴｉＷを、
例えばスパッタリング法で順に形成し、配線１０を形成
した（工程１０５，１０６）。
例えばスパッタリング法で順に形成し、配線１０を形成
した（工程１０５，１０６）。
【００８０】次に、このようにして形成された半導体集
積回路装置の評価項目と評価方法について説明する。
積回路装置の評価項目と評価方法について説明する。
【００８１】電気特性は、コンタクト抵抗、接合リーク
電流およびＳＢＤ特性を測定した。
電流およびＳＢＤ特性を測定した。
【００８２】コンタクト抵抗は、例えばケルビン法を用
いて0.６μｍ×0.６μｍ程度のコンタクトホールを測定
した。接合リーク電流は、例えば３５, ０００μｍ2 の
大面積ｐ／ｎ接合を用い、逆方向電流を測定した。ＳＢ
Ｄ特性は、例えば面積６００μｍ2 のＳＢＤを作製し、
順方向特性と逆方向特性を測定した。
いて0.６μｍ×0.６μｍ程度のコンタクトホールを測定
した。接合リーク電流は、例えば３５, ０００μｍ2 の
大面積ｐ／ｎ接合を用い、逆方向電流を測定した。ＳＢ
Ｄ特性は、例えば面積６００μｍ2 のＳＢＤを作製し、
順方向特性と逆方向特性を測定した。
【００８３】シリサイデーションの物理的現象を明らか
にするため、シリサイド層の断面を走査型電子顕微鏡
（ＳＥＭ）、透過型電子顕微鏡（ＴＥＭ）によって観察
した。
にするため、シリサイド層の断面を走査型電子顕微鏡
（ＳＥＭ）、透過型電子顕微鏡（ＴＥＭ）によって観察
した。
【００８４】また、ＴｉＷ／Ｓｉ界面に関しては、Ｘ線
光電子分光法（ＥＳＣＡ）、Ｘ線回折（ＸＲＤ）による
分析を行った。
光電子分光法（ＥＳＣＡ）、Ｘ線回折（ＸＲＤ）による
分析を行った。
【００８５】次に、その評価による半導体集積回路装置
の電気的特性について説明する。
の電気的特性について説明する。
【００８６】コンタクト抵抗のアニール温度依存性を図
１２に示す。ｐ+ 形半導体層（ｐ+Ｓｉ）に対するコン
タクト抵抗は、アニール無しでは約６００Ωと高いのに
対し、アニール温度を高くするにつれて抵抗は低くな
り、例えば６５０℃以上では１００Ω以下の値が得られ
る。なお、ｎ+ 形半導体層（ｎ+ Ｓｉ）に対するコンタ
クト抵抗はアニール無しでも約５０Ωと十分低く、アニ
ールしてもほとんど変化は見られない。
１２に示す。ｐ+ 形半導体層（ｐ+Ｓｉ）に対するコン
タクト抵抗は、アニール無しでは約６００Ωと高いのに
対し、アニール温度を高くするにつれて抵抗は低くな
り、例えば６５０℃以上では１００Ω以下の値が得られ
る。なお、ｎ+ 形半導体層（ｎ+ Ｓｉ）に対するコンタ
クト抵抗はアニール無しでも約５０Ωと十分低く、アニ
ールしてもほとんど変化は見られない。
【００８７】接合リーク電流のアニール温度依存性を図
１３に示す。リーク電流は、ｎ+ ／ｐ接合、ｐ+ ／ｎ接
合のいずれの場合にも、７００℃程度まではアニール無
しの場合と同等で小さいが、７５０℃以上のアニールで
急激な増加が見られる。
１３に示す。リーク電流は、ｎ+ ／ｐ接合、ｐ+ ／ｎ接
合のいずれの場合にも、７００℃程度まではアニール無
しの場合と同等で小さいが、７５０℃以上のアニールで
急激な増加が見られる。
【００８８】以上の結果より、コンタクト抵抗が十分低
く、かつ、接合リーク電流が増加しない６５０℃程度の
アニールを標準条件とし、以下この条件で作製したサン
プルに対し、測定を行った。
く、かつ、接合リーク電流が増加しない６５０℃程度の
アニールを標準条件とし、以下この条件で作製したサン
プルに対し、測定を行った。
【００８９】その場合のＳＢＤ特性の測定結果の例を図
１４（ａ），（ｂ）に示す。図１４（ａ）には順方向特
性、図１４（ｂ）には逆方向特性の結果を示す。ＳＢＤ
の順方向電流は、熱電子放出理論によれば、次式のよう
に表される（Ｓ. Ｍ. Ｓze,Ｐhysics of Ｓemiconducto
r Ｄevices, 2nd ed. （Ｗiley, Ｎew Ｙork,１９８
１））。
１４（ａ），（ｂ）に示す。図１４（ａ）には順方向特
性、図１４（ｂ）には逆方向特性の結果を示す。ＳＢＤ
の順方向電流は、熱電子放出理論によれば、次式のよう
に表される（Ｓ. Ｍ. Ｓze,Ｐhysics of Ｓemiconducto
r Ｄevices, 2nd ed. （Ｗiley, Ｎew Ｙork,１９８
１））。
【００９０】 Ｊ＝Ｊｓ［ｅｘｐ（ｑＶ／ｎｋＴ）−１］ Ｊｓ＝Ａ* Ｔ2 ｅｘｐ（−ｑφＢ／ｋＴ） ここで、ｑは素電荷、ｋはボルツマン（Ｂoltzmann）定
数、Ｔは絶対温度、Ａ* は有効リチャードソン（Ｒicha
rdson)定数、φＢはバリアハイトである。ｎは理想値か
らの補正係数であり、理想的にはｎ＝１である。
数、Ｔは絶対温度、Ａ* は有効リチャードソン（Ｒicha
rdson)定数、φＢはバリアハイトである。ｎは理想値か
らの補正係数であり、理想的にはｎ＝１である。
【００９１】図１４（ａ）より、例えばφＢ＝0.６１ｅ
Ｖ、ｎ＝1.０３が得られた。φＢ＝0.６１ｅＶは、Ｔｉ
Ｓｉ2 のφＢ＝0.６０ｅＶとＷＳｉ2 のφＢ＝0.６５e
Ｖの間の値である（Ｓ. Ｍ. Ｓze, Ｐhysics of Ｓemic
onductor Ｄevices, 2nd ed.(Ｗiley, Ｎew Ｙork,１
９８１））。また、ｎ＝1.０３は理想値に近く、良好な
ＳＢＤ特性であることが判る。
Ｖ、ｎ＝1.０３が得られた。φＢ＝0.６１ｅＶは、Ｔｉ
Ｓｉ2 のφＢ＝0.６０ｅＶとＷＳｉ2 のφＢ＝0.６５e
Ｖの間の値である（Ｓ. Ｍ. Ｓze, Ｐhysics of Ｓemic
onductor Ｄevices, 2nd ed.(Ｗiley, Ｎew Ｙork,１
９８１））。また、ｎ＝1.０３は理想値に近く、良好な
ＳＢＤ特性であることが判る。
【００９２】次に、例えば７００〜８００℃でアニール
した接続孔部の断面ＳＥＭ写真を図１５に示す。半導体
基板の断面を研磨した後、例えばＨＦ：ＨＮＯ3 ：ＣＨ
3 ＣＯＯＨ混合液に浸漬して拡散層（ｎ+ 半導体層）を
エッチングし、観察した。
した接続孔部の断面ＳＥＭ写真を図１５に示す。半導体
基板の断面を研磨した後、例えばＨＦ：ＨＮＯ3 ：ＣＨ
3 ＣＯＯＨ混合液に浸漬して拡散層（ｎ+ 半導体層）を
エッチングし、観察した。
【００９３】例えば８００℃ではシリサイド層が、拡散
層の厚さ以上に成長し、そのため接合リーク電流が増加
したことが判る。一方、例えば７５０℃以下では、明確
なシリサイド層の形成は観察されない。
層の厚さ以上に成長し、そのため接合リーク電流が増加
したことが判る。一方、例えば７５０℃以下では、明確
なシリサイド層の形成は観察されない。
【００９４】また、例えば６５０℃、３０分のアニール
を施した時のＴｉＷ／Ｓｉ界面の断面ＴＥＭ写真を図１
６に示す。半導体基板１とＴｉＷからなる下地金属膜１
０ａとの間に厚さ約４〜５ｎｍのシリサイド層１２がエ
ピタキシャルに形成されており、その格子面間隔は約0.
３９ｎｍである。
を施した時のＴｉＷ／Ｓｉ界面の断面ＴＥＭ写真を図１
６に示す。半導体基板１とＴｉＷからなる下地金属膜１
０ａとの間に厚さ約４〜５ｎｍのシリサイド層１２がエ
ピタキシャルに形成されており、その格子面間隔は約0.
３９ｎｍである。
【００９５】これは、ＷＳｉ2 （００２）の0.３９１ｎ
ｍ（Ｆ. ｄ' Ｈeurle,et al., Ｊ.Ａppl.Ｐhys., Ｖol.
５１, ｐ. ５９７６（１９８０）、Ｓ.Murarka,et a
l.,Ｊ. Ａppl.Ｐhys., Ｖol. ５２, ｐ. ７４５０（１
９８１））もしくはＴｉ3 Ｗ2Ｓｉ10（１００）の0.３
９９ｎｍ（Ｆ. Ｎova,et al., Ｊ. Ａppl.Ｐhys., Ｖo
l.54,ｐ. ２４３４（１９８３）、Ｊ. Ｍ. Ｈarris,et
al., Ｊ. Ｅlectrochem.Ｓoc.,Ｖol. １２３, ｐ. １２
０（１９７６））に近い。
ｍ（Ｆ. ｄ' Ｈeurle,et al., Ｊ.Ａppl.Ｐhys., Ｖol.
５１, ｐ. ５９７６（１９８０）、Ｓ.Murarka,et a
l.,Ｊ. Ａppl.Ｐhys., Ｖol. ５２, ｐ. ７４５０（１
９８１））もしくはＴｉ3 Ｗ2Ｓｉ10（１００）の0.３
９９ｎｍ（Ｆ. Ｎova,et al., Ｊ. Ａppl.Ｐhys., Ｖo
l.54,ｐ. ２４３４（１９８３）、Ｊ. Ｍ. Ｈarris,et
al., Ｊ. Ｅlectrochem.Ｓoc.,Ｖol. １２３, ｐ. １２
０（１９７６））に近い。
【００９６】次に、シリサイド層のＸＲＤスペクトルを
図１７に示す。例えばＴｉＷシリサイデーション後、例
えばＨ2 Ｏ2 で表面のＴｉＷを除去し、Ｃｕ ｋαを用
いて測定した。
図１７に示す。例えばＴｉＷシリサイデーション後、例
えばＨ2 Ｏ2 で表面のＴｉＷを除去し、Ｃｕ ｋαを用
いて測定した。
【００９７】例えば６５０℃ではシリサイデーションに
起因する明確なピークは観察されないが、例えば７００
℃で２θ＝２２°に（Ｔｉ1-X ＷX ) Ｓｉ2 の僅かなピ
ークが観察される。さらに、例えば７５０℃以上では
（Ｔｉ1-X ＷX ）Ｓｉ2 、ＷＳｉ2 の強いピークが観察
され、厚い（Ｔｉ1-X ＷX ）Ｓｉ2 とＷＳｉ2 の混晶が
形成されていることが判る。
起因する明確なピークは観察されないが、例えば７００
℃で２θ＝２２°に（Ｔｉ1-X ＷX ) Ｓｉ2 の僅かなピ
ークが観察される。さらに、例えば７５０℃以上では
（Ｔｉ1-X ＷX ）Ｓｉ2 、ＷＳｉ2 の強いピークが観察
され、厚い（Ｔｉ1-X ＷX ）Ｓｉ2 とＷＳｉ2 の混晶が
形成されていることが判る。
【００９８】次に、例えばＨ2 Ｏ2 でＴｉＷを除去した
後の半導体基板表面のＥＳＣＡスペクトルを図１８
（ａ）〜（ｃ）に示す。例えば５００℃〜７５０℃まで
のアニール温度に対して、例えばＳｉ（２ｐ）、Ｔｉ
（２ｐ）、Ｗ（４ｆ）のスペクトルの変化を示してい
る。
後の半導体基板表面のＥＳＣＡスペクトルを図１８
（ａ）〜（ｃ）に示す。例えば５００℃〜７５０℃まで
のアニール温度に対して、例えばＳｉ（２ｐ）、Ｔｉ
（２ｐ）、Ｗ（４ｆ）のスペクトルの変化を示してい
る。
【００９９】まず、図１８（ａ）のＳｉ（２ｐ）のスペ
クトルに注目すると、Ｓｉ（ｍｅｔａｌ）ピークとＳｉ
（ｏｘｉｄｅ）ピークとの結合エネルギー差（化学シフ
ト）が、例えば５５０℃以下では４. ４０ｅＶであるの
に対し、例えば６００℃以上では4.２４ｅＶと、0.１６
ｅＶ小さくなっている。この結果は、例えば６００℃以
上でシリサイドが生じたことを示している。
クトルに注目すると、Ｓｉ（ｍｅｔａｌ）ピークとＳｉ
（ｏｘｉｄｅ）ピークとの結合エネルギー差（化学シフ
ト）が、例えば５５０℃以下では４. ４０ｅＶであるの
に対し、例えば６００℃以上では4.２４ｅＶと、0.１６
ｅＶ小さくなっている。この結果は、例えば６００℃以
上でシリサイドが生じたことを示している。
【０１００】また、図１８（ｂ), (ｃ）のＴｉ（２ｐ）
とＷ（４ｆ）のスペクトルについては、例えば５５０℃
まではいずれもｏｘｉｄｅのピークだけが観察されるの
に対し、例えば６００℃以上ではｍｅｔａｌとｏｘｉｄ
ｅのピークが観察される。これは、例えば６００℃以上
でＴｉとＷのシリサイド層ができていることを示唆して
いる。なお、ｏｘｉｄｅのピークが観察されたのは、空
気中での酸化の他に、Ｈ2 Ｏ2 でＴｉＷを除去したため
に酸化されたためである。
とＷ（４ｆ）のスペクトルについては、例えば５５０℃
まではいずれもｏｘｉｄｅのピークだけが観察されるの
に対し、例えば６００℃以上ではｍｅｔａｌとｏｘｉｄ
ｅのピークが観察される。これは、例えば６００℃以上
でＴｉとＷのシリサイド層ができていることを示唆して
いる。なお、ｏｘｉｄｅのピークが観察されたのは、空
気中での酸化の他に、Ｈ2 Ｏ2 でＴｉＷを除去したため
に酸化されたためである。
【０１０１】次に、例えばＴｉＷシリサイデーションの
モデルを図１９に示す。半導体基板１にＴｉＷからなる
下地金属膜１０ａを形成した後、例えば６００℃以上の
温度でアニールすることにより、下地金属膜１０ａと半
導体基板１との間にシリサイド層１２が形成される。
モデルを図１９に示す。半導体基板１にＴｉＷからなる
下地金属膜１０ａを形成した後、例えば６００℃以上の
温度でアニールすることにより、下地金属膜１０ａと半
導体基板１との間にシリサイド層１２が形成される。
【０１０２】ＴＥＭ、ＥＳＣＡの結果より、例えば６０
０〜７００℃の範囲ではＴｉ、Ｗ、Ｓｉの３元合金（Ｔ
ｉ1-X ＷX ）Ｓｉ2 がエピタキシャルに形成されている
ことが判った。このシリサイド層１２の形成により、コ
ンタクト抵抗は低減される。
０〜７００℃の範囲ではＴｉ、Ｗ、Ｓｉの３元合金（Ｔ
ｉ1-X ＷX ）Ｓｉ2 がエピタキシャルに形成されている
ことが判った。このシリサイド層１２の形成により、コ
ンタクト抵抗は低減される。
【０１０３】Ｓ. Ｅ. Ｂabcockらは、５００〜９００℃
のアニールでは、ＴｉリッチのＴｉＷの場合にはＴｉＷ
／Ｓｉ界面に２５ｎｍのＴｉＳｉ2 が形成されるが、Ｗ
リッチのＴｉＷの場合には７５０℃以上で厚い（Ｔｉ
1-X ＷX ）Ｓｉ2 またはＷＳｉ2 のみが形成されること
を報告している（Ｓ. Ｅ. Ｂabcock,et al.,Ｊ. Ａppl.
Ｐhys., Ｖol. ５３, ｐ. ６８９８（１９８２）、Ｓ.
Ｅ. Ｂabcock,et al.,Ｊ. Ａppl.Ｐhys., Ｖol. ５９,
ｐ. １５９９（１９８６））。
のアニールでは、ＴｉリッチのＴｉＷの場合にはＴｉＷ
／Ｓｉ界面に２５ｎｍのＴｉＳｉ2 が形成されるが、Ｗ
リッチのＴｉＷの場合には７５０℃以上で厚い（Ｔｉ
1-X ＷX ）Ｓｉ2 またはＷＳｉ2 のみが形成されること
を報告している（Ｓ. Ｅ. Ｂabcock,et al.,Ｊ. Ａppl.
Ｐhys., Ｖol. ５３, ｐ. ６８９８（１９８２）、Ｓ.
Ｅ. Ｂabcock,et al.,Ｊ. Ａppl.Ｐhys., Ｖol. ５９,
ｐ. １５９９（１９８６））。
【０１０４】これは、彼らの分析手段がＸＲＤとＲＢＳ
であったため、４ｎｍ程度の非常に薄い（Ｔｉ
1-X ＷX ）Ｓｉ2 シリサイド層を観察できなかったため
と考える。なお、大西らは、ＴｉＷのランプアニール
（ＲＴＡ）により、ＴｉＷ／Ｓｉ界面にＴｉＳｉ2 が形
成されることを報告している（大西茂夫，他，ＥＣＳ日
本支部第２回シンポジウム《ＵＬＳＩにおけるＡｌ配線
技術に関する諸問題》ｐ. ５０（１９８９））。
であったため、４ｎｍ程度の非常に薄い（Ｔｉ
1-X ＷX ）Ｓｉ2 シリサイド層を観察できなかったため
と考える。なお、大西らは、ＴｉＷのランプアニール
（ＲＴＡ）により、ＴｉＷ／Ｓｉ界面にＴｉＳｉ2 が形
成されることを報告している（大西茂夫，他，ＥＣＳ日
本支部第２回シンポジウム《ＵＬＳＩにおけるＡｌ配線
技術に関する諸問題》ｐ. ５０（１９８９））。
【０１０５】さらに、７５０℃以上のアニールでは、シ
リサイド層は多結晶の（Ｔｉ1-X Ｗx ) Ｓｉ2 とＷＳｉ
2 の混晶となり、急激に厚膜化する。そして、この厚い
シリサイド層１７が拡散層を突き抜けて、接合リーク電
流の増加を生じる。
リサイド層は多結晶の（Ｔｉ1-X Ｗx ) Ｓｉ2 とＷＳｉ
2 の混晶となり、急激に厚膜化する。そして、この厚い
シリサイド層１７が拡散層を突き抜けて、接合リーク電
流の増加を生じる。
【０１０６】ＴｉＷ／ＳｉとＷ／Ｓｉとのアニールによ
るシリサイデーションの差異を既に報告している（Ｍ．
Ｓuzuki,et al., １９９１ ＳＳＤＭ ｐ. ２１３（１
９９１））が、上述したように、ＴｉＷ／Ｓｉにおいて
は（Ｔｉ1-x Ｗx ）Ｓｉ2 のエピタキシャル層が形成さ
れるの対し、Ｗ／Ｓｉではエピ成長せず、多結晶ＷＳｉ
2 が形成されるため、低い温度で接合リークが発生し、
プロセスウインドウが狭くなる。すなわち、ＴｉＷシリ
サイデーションは、Ｗに比べて、微細なＵＬＳＩに適し
たプロセスである。
るシリサイデーションの差異を既に報告している（Ｍ．
Ｓuzuki,et al., １９９１ ＳＳＤＭ ｐ. ２１３（１
９９１））が、上述したように、ＴｉＷ／Ｓｉにおいて
は（Ｔｉ1-x Ｗx ）Ｓｉ2 のエピタキシャル層が形成さ
れるの対し、Ｗ／Ｓｉではエピ成長せず、多結晶ＷＳｉ
2 が形成されるため、低い温度で接合リークが発生し、
プロセスウインドウが狭くなる。すなわち、ＴｉＷシリ
サイデーションは、Ｗに比べて、微細なＵＬＳＩに適し
たプロセスである。
【０１０７】このように本実施例２によれば、半導体基
板１上に堆積されたＴｉＷのシリサイデーションによ
り、低いコンタクト抵抗と良好なＳＢＤ特性を同時に得
ることが可能となる。
板１上に堆積されたＴｉＷのシリサイデーションによ
り、低いコンタクト抵抗と良好なＳＢＤ特性を同時に得
ることが可能となる。
【０１０８】この結果、例えば0.６μｍの接続孔１１ｂ
において、ｐ+ 形半導体層５ｃに対しても、例えば１０
０Ω以下の低いコンタクト抵抗とすることが可能とな
る。また、例えばバリアハイトφＢ＝0.６１ｅＶのＳＢ
Ｄを得ることが可能となる。
において、ｐ+ 形半導体層５ｃに対しても、例えば１０
０Ω以下の低いコンタクト抵抗とすることが可能とな
る。また、例えばバリアハイトφＢ＝0.６１ｅＶのＳＢ
Ｄを得ることが可能となる。
【０１０９】特に、ＴｉＷのシリサイデーションの際
に、例えば６００〜７００℃のアニールによりＴｉＷ／
Ｓｉ界面に３元合金（Ｔｉ1-X ＷX ）Ｓｉ2 がエピタキ
シャルに形成され、これにより、コンタクト抵抗を低減
することができ、かつ、良好なＳＢＤ特性を得ることが
可能となる。
に、例えば６００〜７００℃のアニールによりＴｉＷ／
Ｓｉ界面に３元合金（Ｔｉ1-X ＷX ）Ｓｉ2 がエピタキ
シャルに形成され、これにより、コンタクト抵抗を低減
することができ、かつ、良好なＳＢＤ特性を得ることが
可能となる。
【０１１０】また、シリサイド層１２をアニールによっ
て形成することにより、前記実施例１と同様、下地金属
膜１０ａと半導体層との接触部にＰｔＳｉ膜を形成する
従来技術の場合のようなＰｔ膜を堆積する工程やＰｔ膜
を除去する工程が不要となるので、その従来技術の場合
よりも半導体集積回路装置の製造工程を低減できる上、
その工程の簡素化が可能となる。
て形成することにより、前記実施例１と同様、下地金属
膜１０ａと半導体層との接触部にＰｔＳｉ膜を形成する
従来技術の場合のようなＰｔ膜を堆積する工程やＰｔ膜
を除去する工程が不要となるので、その従来技術の場合
よりも半導体集積回路装置の製造工程を低減できる上、
その工程の簡素化が可能となる。
【０１１１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１１２】例えば前記実施例１，２においては、配線
を、ＴｉＷからなる下地金属膜上にＡｌ等からなる導体
膜を積層して構成した場合について説明したが、これに
限定されるものではなく、例えば下地金属膜としてＴｉ
Ｍｏ，ＴｉＴａ，ＺｒＷ，ＺｒＭｏ，ＺｒＴａ，Ｈｆ
Ｗ，ＨｆＭｏ，ＨｆＴａを用いてもよい。これは、ＩＶ
ａ族のＴｉ，Ｚｒ，Ｈｆは金属／Ｓｉ界面のＳｉＯ2 を
還元できるので界面反応を均一に起こす働きをし、Ｔ
ａ，Ｗ，ＭｏはＩＶａ族金属に比べシリサイド化のの速
度が遅く、薄いシリサイド層しか形成しない。そして、
シリサイド層は薄いため格子歪が大きくてもＳｉ上に安
定に存在できるためである。
を、ＴｉＷからなる下地金属膜上にＡｌ等からなる導体
膜を積層して構成した場合について説明したが、これに
限定されるものではなく、例えば下地金属膜としてＴｉ
Ｍｏ，ＴｉＴａ，ＺｒＷ，ＺｒＭｏ，ＺｒＴａ，Ｈｆ
Ｗ，ＨｆＭｏ，ＨｆＴａを用いてもよい。これは、ＩＶ
ａ族のＴｉ，Ｚｒ，Ｈｆは金属／Ｓｉ界面のＳｉＯ2 を
還元できるので界面反応を均一に起こす働きをし、Ｔ
ａ，Ｗ，ＭｏはＩＶａ族金属に比べシリサイド化のの速
度が遅く、薄いシリサイド層しか形成しない。そして、
シリサイド層は薄いため格子歪が大きくてもＳｉ上に安
定に存在できるためである。
【０１１３】また、例えば配線を、下地金属膜上にＷ膜
を積層して構成しても良い。これらの場合は、配線をパ
ターンニングした後に、シリサイド層を形成するための
アニールを行うようにしても良い。
を積層して構成しても良い。これらの場合は、配線をパ
ターンニングした後に、シリサイド層を形成するための
アニールを行うようにしても良い。
【０１１４】また、前記実施例１，２においては、シリ
サイド層を形成するためのアニールを炉体内で行う場合
について説明したが、これに限定されるものでなく、例
えばランプラニール法を用いても良い。ランプアニール
に際しては、処理室内の雰囲気を、例えば窒素雰囲気ま
たはアンモニア雰囲気とする。
サイド層を形成するためのアニールを炉体内で行う場合
について説明したが、これに限定されるものでなく、例
えばランプラニール法を用いても良い。ランプアニール
に際しては、処理室内の雰囲気を、例えば窒素雰囲気ま
たはアンモニア雰囲気とする。
【０１１５】ランプアニールを用いた場合、アニール処
理時間を１分間程度に短縮することが可能となる。ま
た、この場合は、例えば７５０℃でアニールしても薄い
シリサイド層が形成され、接合リークの増加は観測され
なかった。
理時間を１分間程度に短縮することが可能となる。ま
た、この場合は、例えば７５０℃でアニールしても薄い
シリサイド層が形成され、接合リークの増加は観測され
なかった。
【０１１６】ランプアニールに際して、窒素雰囲気とし
た場合は、ＴｉＷ等からなる下地金属膜の表面に酸化Ｔ
ｉが析出するため、アニールを行わなかった場合に比べ
て配線抵抗を低減することができた。
た場合は、ＴｉＷ等からなる下地金属膜の表面に酸化Ｔ
ｉが析出するため、アニールを行わなかった場合に比べ
て配線抵抗を低減することができた。
【０１１７】また、ランプアニールに際して、アンモニ
ア雰囲気とした場合は、ＴｉＷ等からなる下地金属膜の
表面にＴｉＮや窒化タングステン等が形成され、窒素雰
囲気中でアニールした場合よりもＡｌからなる導体膜と
の反応性を低くすることができ、配線抵抗を低減でき
た。
ア雰囲気とした場合は、ＴｉＷ等からなる下地金属膜の
表面にＴｉＮや窒化タングステン等が形成され、窒素雰
囲気中でアニールした場合よりもＡｌからなる導体膜と
の反応性を低くすることができ、配線抵抗を低減でき
た。
【０１１８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路によって構成された半導体集積回路装置に適用し
た場合について説明したが、これに限定されず種々適用
可能であり、例えばバイポーラトランジスタによって構
成された半導体集積回路装置やＢｉＣ−ＭＯＳ（Bipola
r CMOS）によって構成された半導体集積回路装置等、他
の半導体集積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路によって構成された半導体集積回路装置に適用し
た場合について説明したが、これに限定されず種々適用
可能であり、例えばバイポーラトランジスタによって構
成された半導体集積回路装置やＢｉＣ−ＭＯＳ（Bipola
r CMOS）によって構成された半導体集積回路装置等、他
の半導体集積回路装置に適用することも可能である。
【０１１９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１２０】(1).すなわち、請求項１記載の発明によれ
ば、例えば配線を構成する下地金属膜と、半導体基板の
ｐ形半導体層との仕事関数差を小さくすることができる
ので、配線とｐ形半導体層との接触抵抗を低くすること
が可能となる。このため、例えばｐＭＯＳのソース・ド
レイン領域を構成するｐ形半導体層の不純物濃度を低く
することができるので、ｐＭＯＳの短チャネル効果を抑
制でき、ｐＭＯＳの微細化を促進させることが可能とな
る。したがって、半導体集積回路装置の素子集積度を向
上させることが可能となる。
ば、例えば配線を構成する下地金属膜と、半導体基板の
ｐ形半導体層との仕事関数差を小さくすることができる
ので、配線とｐ形半導体層との接触抵抗を低くすること
が可能となる。このため、例えばｐＭＯＳのソース・ド
レイン領域を構成するｐ形半導体層の不純物濃度を低く
することができるので、ｐＭＯＳの短チャネル効果を抑
制でき、ｐＭＯＳの微細化を促進させることが可能とな
る。したがって、半導体集積回路装置の素子集積度を向
上させることが可能となる。
【０１２１】(2).請求項４記載の発明によれば、例えば
前記したＰｔ膜を堆積する工程やＰｔ膜を除去する工程
等が必要なくなるので、半導体集積回路装置の製造工程
数を低減できる上、その工程の簡略化が可能となる。す
なわち、半導体集積回路装置の製造工程の増大や複雑化
を招くことなく、配線と半導体基板との接触抵抗を低く
することが可能となる。
前記したＰｔ膜を堆積する工程やＰｔ膜を除去する工程
等が必要なくなるので、半導体集積回路装置の製造工程
数を低減できる上、その工程の簡略化が可能となる。す
なわち、半導体集積回路装置の製造工程の増大や複雑化
を招くことなく、配線と半導体基板との接触抵抗を低く
することが可能となる。
【図１】図１は本発明の一実施例である半導体集積回路
装置の要部断面図である。
装置の要部断面図である。
【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５】配線−半導体基板間の接触抵抗とアニール温度
との関係を示すグラフ図である。
との関係を示すグラフ図である。
【図６】本発明の他の実施例である半導体集積回路装置
の製造工程中における半導体基板の要部断面図である。
の製造工程中における半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
おける半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
おける半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
おける半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中
における半導体基板の要部断面図である。
における半導体基板の要部断面図である。
【図１１】半導体集積回路装置の製造工程の要部の工程
図である。
図である。
【図１２】接続孔における配線とｐ+ 形半導体層とのコ
ンタクト抵抗のアニール温度依存性を示すグラフ図であ
る。
ンタクト抵抗のアニール温度依存性を示すグラフ図であ
る。
【図１３】接合リーク電流のアニール温度依存性を示す
グラフ図である。
グラフ図である。
【図１４】（ａ）は、ショットキバリヤダイオードの順
方向の電流電圧特性を示すグラフ図、（ｂ）はショット
キバリヤダイオードの逆方向の電流電圧特性を示すグラ
フ図である。
方向の電流電圧特性を示すグラフ図、（ｂ）はショット
キバリヤダイオードの逆方向の電流電圧特性を示すグラ
フ図である。
【図１５】ＳＥＭによって観測されたアニール後のシリ
サイド層の断面図である。
サイド層の断面図である。
【図１６】ＴＥＭによって観測されたアニール後の下地
金属膜と半導体基板との界面の断面図である。
金属膜と半導体基板との界面の断面図である。
【図１７】シリサイド層のＸ線回折スペクトルを示すグ
ラフ図である。
ラフ図である。
【図１８】（ａ）〜（ｃ）は、シリサイド層のＥＳＣＡ
スペクトルを示すグラフ図である。
スペクトルを示すグラフ図である。
【図１９】下地金属膜のシリサイデーションのモデルを
示す説明図である。
示す説明図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ チャネルストッパ層 ４ ｐチャネルＭＯＳ・ＦＥＴ ５ 半導体層 ５ａ ｐ形半導体層 ５ｂ ｐ+ 形半導体層 ５ｃ ｐ+ 形半導体層 ５ｄ ｎ+ 形半導体層 ６ ゲート絶縁膜 ７ ゲート電極 ７ａ 導体膜 ７ｂ 導体膜 ８ スペーサ ９ 層間絶縁膜 １０ 配線 １０ａ 下地金属膜 １０ａ1 金属膜 １０ｂ 導体膜 １１ 接続孔 １１ａ 接続孔 １１ｂ 接続孔 １１ｃ 接続孔 １２ シリサイド層（化合物層） １３ｎ ｎウエル １３ｐ ｐウエル １４ 絶縁膜 １５ ｎチャネルＭＯＳ・ＦＥＴ １６ ショットキバリヤダイオード １７ シリサイド層 Ｐ ｐＭＯＳ形成領域 Ｎ ｎＭＯＳ形成領域 Ｓ ショットキバリヤダイオード形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ｒ 9055−4Ｍ 21/336 29/784 (72)発明者 岡 保志 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 春田 亮 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (5)
- 【請求項１】 半導体基板上の絶縁膜上に下地金属膜と
導体膜とを下層から順に積層してなる配線を設けるとと
もに、前記下地金属膜と前記半導体基板との接触部に、
下地金属膜および半導体基板の各々の構成原子が化合さ
れてなり、かつ、前記半導体基板に対してエピタキシャ
ルである化合物層を設けたことを特徴とする半導体集積
回路装置。 - 【請求項２】 前記下地金属膜が、チタンタングステン
であることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 前記接触部を、ＭＩＳ・ＦＥＴのソース
・ドレイン形成用の半導体層またはショットキバリヤダ
イオードのショットキ接触形成用の半導体層に形成した
ことを特徴とする請求項１または２記載の半導体集積回
路装置。 - 【請求項４】 半導体基板上の絶縁膜に半導体基板に達
する接続孔を形成する工程と、前記接続孔の形成された
絶縁膜上に配線形成用の下地金属膜を堆積する工程と、
前記半導体基板に対してアニールを施し、前記下地金属
膜と前記半導体基板との接触部において下地金属膜と半
導体基板との各々の構成原子を化合させ、半導体基板に
対してエピタキシャルとなる化合物層を形成し、前記下
地金属膜と半導体基板とを電気的に接続する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 前記下地金属膜と半導体基板との接続と
同時に、前記化合物層と半導体基板との接触部にショッ
トキ接触部を形成することを特徴とする請求項４記載の
半導体集積回路装置の製造方法。
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