JP2001298193A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001298193A JP2000112222A JP2000112222A JP2001298193A JP 2001298193 A JP2001298193 A JP 2001298193A JP 2000112222 A JP2000112222 A JP 2000112222A JP 2000112222 A JP2000112222 A JP 2000112222A JP 2001298193 A JP2001298193 A JP 2001298193A
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忠弘 大見
Hiroyuki Shimada
浩行 島田
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Abstract

(57)【要約】 【課題】 高い電流駆動能力を備え、かつ歩留まりが高
い半導体装置およびその製造方法を提供する。 【解決手段】 半導体装置１０００は、ＮＭＯＳＦＥＴ
１００Ａと、ＰＭＯＳＦＥＴ１００Ｂとを有する。各Ｍ
ＯＳＦＥＴは、ＳＯＩ基板１のシリコン層１ａに形成さ
れた、ソース領域およびドレイン領域を構成する第１お
よび第２の不純物拡散層８ａ，８ｂと、第１および第２
の不純物拡散層８ａ，８ｂの間に形成されたチャネル領
域７と、少なくともチャネル領域７上に形成されたゲー
ト絶縁層２と、ゲート絶縁層２上に形成されたゲート電
極３と、を有する。ゲート電極３は、少なくともゲート
絶縁層２に接する領域に窒化タンタル層４と、窒化タン
タル層４上に形成されたタンタル層５とを有する。タン
タル層５は、体心立方格子相からなる結晶構造を有す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にゲート電極に特徴を有する絶
縁ゲート電界効果トランジスタおよびその製造方法に関
する。
【０００２】
【背景技術】現在の半導体集積回路に用いられる絶縁ゲ
ート電界効果トランジスタ（ＭＩＳＦＥＴ）では、その
ゲート電極として、低抵抗化のために不純物を高濃度で
ドープした多結晶シリコン層が用いられることが多い。
具体的なＣＭＯＳ回路（Complimentary MOSFET回路）に
用いられる半導体プロセスにおいて、特性バランスをと
るために、ゲート電極材料としては、ＮチャネルＭＯＳ
ＦＥＴ（ＮＭＯＳＦＥＴ）にはＮ型多結晶シリコンが、
ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）にはＰ型多
結晶シリコンが採用されている。また、ゲート電極は、
さらなる低抵抗化を目的として、前記ゲート電極の上層
に高融点金属シリサイド層を有する構造を採るのが一般
的である。
【０００３】しかしながら、ゲート電極を構成するポリ
シリコン層は不純物を高濃度でドープしているにもかか
わらず、空乏化を起こしてしまうことが知られている。
空乏化が発生してしまうと、ゲート電極と直列に容量が
挿入されていることと等価になり、チャネルにかかる実
効的な電界が低下してしまう。その結果、ＭＯＳＦＥＴ
の電流駆動能力が低下する。また、ゲート電極全体の抵
抗値は、多結晶シリコン層上にシリサイド層を重ねた場
合でさえ５Ω／□以下にすることは難しい。そして、デ
バイスを０．１ミクロン世代まで微細化すると、ゲート
電極の膜厚を薄くする必要があるため、ゲート電極は比
抵抗率で３０μΩ・ｃｍ程度以下にすることが求められ
ている。
【０００４】一方、直接ゲート絶縁層に接するＮ型多結
晶シリコン層の仕事関数は４．１５ｅＶ、Ｐ型多結晶シ
リコン層の仕事関数は５．２５ｅＶであり、これらの仕
事関数は、シリコンの真性ミッドギャップエネルギー
４．６１ｅＶから大きくずれた値となっている。この大
きな差は、金属−絶縁層−半導体で作られるＭＯＳキャ
パシタにおける、フラットバンド電圧ＶFBの絶対値の増
大をもたらす（符号はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ
で異なる）。そのため、このようなＭＯＳＦＥＴでは、
しきい値ＶTHの制御を目的として、チャネル内の不純物
濃度の最適値を高濃度側にシフトさせる必要がある。そ
して、高濃度のチャネル内では、不純物によるキャリア
の散乱が無視できない影響を及ぼし、その結果、チャネ
ル内のキャリア移動度の低下を招くことになる。このこ
とは、ＭＯＳＦＥＴの電流駆動能力の低下を意味し、回
路の応答特性に重要な影響を及ぼす。
【０００５】これらの問題点を解決するために、低抵抗
でゲート空乏化を起こさず、かつ様々な仕事関数を持つ
ゲート電極材料が提案されている。例えば、Jeong-Mo
Hwang（IEDM Technical Digest 1992年,345頁）等では
窒化チタン(ＴｉＮ)層を用いた構造、牛木等（IEDM Tec
hnical Digest 1996年,117頁）では、ベータタンタル
（β−Ｔａ）層を用いた構造が提案されている。
【０００６】たとえば、Ｎ型またはＰ型ＭＯＳＦＥＴに
おいて、ゲート絶縁層上に形成されたＴｉＮ層を有する
ゲート電極については、以下のことがいえる。ＴｉＮ層
は、比抵抗率が約２００μΩ・ｃｍと比較的高いため、
ゲート電極の低抵抗化のために、金属（例えばタングス
テン）層が積層される。ＴｉＮ層の仕事関数は、Jeong-
Mo Hwang等の報告にもあるように、４．７〜４．８ｅＶ
とシリコンの真性ミッドギャップエネルギー４．６１ｅ
Ｖに近く、前述したしきい値制御の点で大きな効果が得
られると期待される。
【０００７】しかし、この構成例では、ＴｉＮ層は過酸
化水素水や硫酸のような薬液に溶解するので、ゲート電
極層のエッチング後に行われるクリーニングが非常に難
しいという問題がある。そのため、この構造のデバイス
は、歩留まりを高く維持することが非常に困難であっ
た。
【０００８】また、Ｎ型またはＰ型ＭＯＳＦＥＴにおい
て、ゲート絶縁層上に形成されたタンタル層を有するゲ
ート電極においては、以下のことがいえる。この構成例
では、タンタル層が金属にしてはかなり高抵抗（比抵
抗：約１６０μΩ・ｃｍ）であるベータ相を持った層し
か成膜できず、結果として比較的に高抵抗なゲート電極
になってしまうという問題がある。また、この構成例の
場合、ベータタンタル層の仕事関数がシリコンの真性ミ
ッドギャップエネルギーとかなり異なり、しきい値が低
しきい値側にシフトしていて、ＮＭＯＳＦＥＴとＰＭＯ
ＳＦＥＴのしきい値バランスが悪いという問題がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は、高い
電流駆動能力を備え、かつ歩留まりが高い半導体装置お
よびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体層に形成された、ソース領域およびドレイン
領域を構成する第１および第２の不純物拡散層と、前記
第１および第２の不純物拡散層の間に形成されたチャネ
ル領域と、少なくとも前記チャネル領域上に形成された
ゲート絶縁層と、前記ゲート絶縁層上に形成されたゲー
ト電極と、を含み、前記ゲート電極は、少なくとも前記
ゲート絶縁層に接する領域に形成された窒化タンタル層
と、該窒化タンタル層上に形成されたタンタル層とを含
む。
【００１１】本発明に係る半導体装置によれば、主とし
て以下の作用効果を有する。
【００１２】（１）前記ゲート電極は、前記ゲート絶縁
層に接するように、前記窒化タンタル層を有する。この
窒化タンタル層は、その仕事関数がシリコンの真性ミッ
ドギャプエネルギと極めて近似している。その結果、金
属−絶縁層−シリコンからなるキャパシタにおける、フ
ラットバンド電圧の絶対値の増加が小さく、しきい値の
制御のためにチャネル領域にドープされる不純物の濃度
を高くする必要がない。したがって、キャリア移動度の
低下を防止でき、高い電流駆動能力を備えた絶縁ゲート
電界効果トランジスタを高い歩留まりで得ることができ
る。
【００１３】（２）上記（１）で述べたように、前記窒
化タンタル層は、その仕事関数がシリコンの真性ミッド
ギャプエネルギーと極めて近似していることから、金属
−絶縁層−シリコンからなるキャパシタにおける、フラ
ットバンド電圧の絶対値の増加が小さく、かつ、Ｎチャ
ネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁
ゲート電界効果トランジスタとで前記絶対値の差をかな
り小さくできる。その結果、Ｎチャネル絶縁ゲート電界
効果トランジスタとＰチャネル絶縁ゲート電界効果トラ
ンジスタとを混載する相補型半導体装置において、両者
のしきい値バランスを正確かつ容易にコントロールでき
る。この効果は、特にＳＯＩ構造またはＳＯＮ構造を用
いた相補型半導体装置において、顕著である。
【００１４】（３）前記ゲート電極は、少なくとも前記
窒化タンタル層を含み、ポリシリコン層がゲート電極に
接していないので、ゲート電極において空乏化を生じな
い。その結果、前記ゲート電極は、ポリシリコン層を用
いた場合に比べて、チャネル領域にかかる実効的な電界
の減少を小さくでき、この点からも電流駆動能力の低下
を招くことがない。
【００１５】（４）前記ゲート電極を構成する前記窒化
タンタル層は、窒化チタン層などに比べて化学的安定性
が高く、たとえばゲート電極のクリーニングに用いられ
る薬液に対して優れた耐性を有する。その結果、高い歩
留まりでデバイスを製造できる。
【００１６】（５）前記ゲート電極を構成する前記タン
タル層は、前記窒化タンタル層に比べて抵抗が小さく、
前記ゲート電極の導電性を高くできる。そして、前記タ
ンタル層は、好ましくは体心立方格子相のタンタルから
構成される。体心立方格子相のタンタルは、ベータタン
タルに比べて導電性が高い。具体的には、体心立方格子
相のタンタルは、ベータタンタルに比べて１／１０程度
まで抵抗を小さくできる。このような体心立方格子相の
タンタル層は、前記窒化タンタル層との格子整合により
ヘテロエピタキシー成長によって形成できる。
【００１７】本発明は、さらに、以下の態様を取ること
ができる。これらの態様は、後述する相補型半導体装置
および半導体装置の製造方法においても、同様である。
【００１８】（Ａ） 前記窒化タンタル層は、導電性お
よび仕事関数を考慮すると、ＴａＮ xで表される、窒素
とタンタルの組成比（ｘ）が０．２５〜１．０であるこ
とができる。特に、前記窒化タンタル層は、ＴａＮxで
表される、窒素とタンタルの組成比（ｘ）が約０．５で
あることができる。
【００１９】（Ｂ） 前記窒化タンタル層は、タンタル
層のヘテロエピタキシー成長などを考慮すると、好まし
くは１〜５０ｎｍ、より好ましくは３〜２０ｎｍの膜厚
を有することができる。
【００２０】（Ｃ） 前記ゲート電極は、最上層に耐酸
化性の材質からなるキャップ層を有することができる。
前記キャップ層は、ＴａＮx、ＴａＳｉxＮy、ＴｉＮx、
ＴｉＡｌxＮy、Ｓｉ、および遷移金属のシリサイドから
選択される少なくとも１種からなる材料で構成できる。
前記キャップ層が窒化タンタル層である場合、ゲート電
極を構成する各層を同一の装置（たとえばスパッタ装
置）を用いて連続して形成することが容易であり、この
点で有利である。
【００２１】（Ｄ） 前記不純物拡散層の露出部、さら
には前記ゲート電極の上部に、シリサイド層を有するこ
とができる。このようなシリサイド層が存在すること
で、不純物拡散層ならびにゲート電極の導電性が高ま
る。
【００２２】（Ｅ） 前記半導体層は、ＳＯＩ構造また
はＳＯＮ構造であることができる。さらに、前記半導体
層は、高い濃度の不純物を含む半導体基板上に形成され
た、極めて低濃度の不純物を含みかつ膜厚が小さいシリ
コン層、あるいはバルク半導体層であってもよい。
【００２３】本発明は、前述したように、相補型半導体
装置に好適に適用される。すなわち、本発明に係る相補
型半導体装置は、Ｎチャネル絶縁ゲート電界効果トラン
ジスタと、Ｐチャネル絶縁ゲート電界効果トランジスタ
とが混載され、前記Ｎチャネル絶縁ゲート電界効果トラ
ンジスタおよびＰチャネル絶縁ゲート電界効果トランジ
スタのそれぞれは、半導体層に形成された、ソース領域
またはドレイン領域を構成する第１および第２の不純物
拡散層と、前記第１および第２の不純物拡散層の間に形
成されたチャネル領域と、前記チャネル領域上に形成さ
れたゲート絶縁層と、前記ゲート絶縁層上に形成された
ゲート電極と、を含み、前記ゲート電極は、少なくとも
前記ゲート絶縁層に接する領域に形成された窒化タンタ
ル層と、該窒化タンタル層上に形成されたタンタル層と
を含む。
【００２４】この相補型半導体装置によれば、前述した
ように、窒化タンタル層は、その仕事関数がシリコンの
真性ミッドギャプエネルギーと極めて近似していること
から、Ｎチャネル絶縁ゲート電界効果トランジスタと、
Ｐチャネル絶縁ゲート電界効果トランジスタとのしきい
値バランスを正確かつ容易にコントロールできる。この
効果は、特にＳＯＩ構造またはＳＯＮ構造を用いた相補
型半導体装置において、顕著である。
【００２５】本発明に係る半導体装置の製造方法は、以
下の工程（ａ）〜（ｃ）を含む。
【００２６】（ａ）半導体層上にゲート絶縁層を形成す
る工程、（ｂ）前記ゲート絶縁層上にゲート電極を形成
する工程であって、少なくとも前記ゲート絶縁層に接す
る領域に窒化タンタル層を形成し、さらに該窒化タンタ
ル層上にタンタル層を形成する工程、および（ｃ）前記
半導体層に不純物を導入して、ソース領域およびドレイ
ン領域を構成する第１および第２の不純物拡散層を形成
する工程。
【００２７】そして、前述したように、前記タンタル層
は、好ましくは体心立方格子相のタンタルから構成され
る。体心立方格子相のタンタルは、ベータタンタルに比
べて導電性が高い。このような体心立方格子相のタンタ
ル層は、前記窒化タンタル層との格子整合によりヘテロ
エピタキシー成長によって形成できる。
【００２８】本発明の製造方法は、さらに、以下の態様
を取ることができる。これらの態様は、後述する相補型
半導体装置の製造方法においても同様である。
【００２９】（Ａ） 前記工程（ｃ）において、前記不
純物拡散層は、前記ゲート電極をマスクとしてセルフア
ラインで形成されることができる。
【００３０】（Ｂ） 前記工程（ｃ）の後に、前記ゲー
ト電極のサイドにサイドウォールスぺーサが形成される
工程（ｅ）が含まれることができる。
【００３１】（Ｃ） 前記工程（ｅ）の後に、前記不純
物拡散層の露出部にシリサイド層が形成されることがで
きる。
【００３２】（Ｄ） 前記工程（ｂ）において、前記窒
化タンタル層および前記タンタル層は、スパッタリング
によって形成されることができる。そして、前記スパッ
タリングは、キセノンあるいはクリプトンガスの存在下
で行われることで、前記タンタル層は、体心立方格子相
の結晶構造をより確実にとることができる。さらに、前
記工程（ａ）および（ｂ）は、被処理体を大気に曝さら
すことなく、連続的に行われることができる。
【００３３】さらに、本発明に係る、Ｎチャネル絶縁ゲ
ート電界効果トランジスタと、Ｐチャネル絶縁ゲート電
界効果トランジスタとが混載された、相補型半導体装置
の製造方法は、以下の工程（ａ）〜（ｃ）を含む。
【００３４】（ａ）半導体層上にゲート絶縁層を形成す
る工程、（ｂ）前記ゲート絶縁層上にゲート電極を形成
する工程であって、少なくとも前記ゲート絶縁層に接す
る領域に窒化タンタル層を形成し、さらに該窒化タンタ
ル層上にタンタル層を形成する工程、および（ｃ）前記
半導体層に不純物を導入して、ソース領域およびドレイ
ン領域を形成する工程であって、前記Ｎチャネル絶縁ゲ
ート電界効果トランジスタのためのＮ型の第１および第
２の不純物拡散層を形成し、前記Ｐチャネル絶縁ゲート
電界効果トランジスタのためのＰ型の第１および第２の
不純物拡散層を形成する工程。
【００３５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００３６】［第１の実施の形態］ （デバイス）図１は、本発明の第１の実施の形態に係る
半導体装置１０００を模式的に示す断面図である。半導
体装置１０００は、ＣＭＯＳ型の半導体装置であって、
Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳ
ＦＥＴ）１００Ａと、Ｐチャネル絶縁ゲート電界効果ト
ランジスタ（ＰＭＯＳＦＥＴ）１００Ｂとを含む。ＮＭ
ＯＳＦＥＴ１００ＡおよびＰＭＯＳＦＥＴ１００Ｂは、
ＳＯＩ（Silicon On Insulator）基板１に形成されてい
る。ＳＯＩ基板１は、支持基板１ｃ上に、絶縁層（酸化
シリコン層）１ｂおよび低濃度のＰ型シリコン層１ａが
積層されて構成されている。そして、ＮＭＯＳＦＥＴ１
００ＡおよびＰＭＯＳＦＥＴ１００Ｂは、それぞれＳＯ
Ｉ基板１のＰ型シリコン層１ａに形成された溝２０によ
って電気的に分離されている。
【００３７】各ＭＯＳＦＥＴ１００Ａおよび１００Ｂ
は、Ｐ型シリコン層１ａ上に、ゲート絶縁層２を介し
て、積層型のゲート電極３が形成された構造を有する。
この積層型のゲート電極３は、窒化タンタル層４、体心
立方格子相のタンタル層５、およびキャップ層としての
窒化タンタル層６が順次積層されて構成されている。ま
たゲート絶縁層２の直下にはチャネル領域７、チャネル
領域７の両端にはソース・ドレイン領域（ソース領域ま
たはドレイン領域）を構成する不純物拡散領域８ａ，８
ｂが設けられている。
【００３８】そして、ＮＭＯＳＦＥＴ１００Ａにおいて
は、不純物拡散層８ａ，８ｂはＮ型に、ＰＭＯＳＦＥＴ
１００Ｂでは、不純物拡散層８ａ，８ｂはＰ型に形成さ
れている。不純物拡散層８ａ，８ｂの上部には、シリサ
イド層１０ａ，１０ｂがそれぞれ形成されている。
【００３９】本実施の形態においては、窒化タンタル層
４は、少なくともゲート絶縁層２に接する領域に形成さ
れる。また、窒化タンタル層４は、導電性およびしきい
値特性などの点を考慮すると、ＴａＮxで表される、窒
素とタンタルの組成比（ｘ）が０．２５〜１．０である
ことが望ましい。特に、ゲート電極３が積層構造の場合
には、タンタル層５の結晶成長を考慮すると、窒化タン
タル層４は、ＴａＮxで表される、窒素とタンタルの組
成比（ｘ）が約０．５であることが望ましい。
【００４０】さらに、ゲート電極３は、最上層に耐酸化
性の材質からなるキャップ層としての窒化タンタル層６
を有することにより、後の酸化工程でタンタル層５が酸
化によってダメージを受けることを防止できる。このよ
うなキャップ層は、ＴａＮx、ＴａＳｉxＮy、ＴｉＮx、
ＴｉＡｌxＮy、Ｓｉ、および遷移金属のシリサイドなど
から選択される少なくとも１種からなる材質によって構
成できる。
【００４１】本実施の形態に係る半導体装置によれば、
主として以下の作用効果を有する。
【００４２】（１）ゲート電極３は、ゲート絶縁層２に
接するように、窒化タンタル層４を有する。この窒化タ
ンタル層４は、その仕事関数が約４．５ｅＶで、シリコ
ンの真性ミッドギャプエネルギー４．６１ｅＶと極めて
近似している。その結果、ＭＯＳキャパシタにおける、
フラットバンド電圧の絶対値の増加が小さく、しきい値
の制御のためにチャネル領域にドープされる不純物の濃
度を高くする必要がない。したがって、キャリア移動度
の低下を防止でき、高い電流駆動能力を備えたＭＯＳＦ
ＥＴを高い歩留まりで得ることができる。
【００４３】（２）上記（１）で述べたように、窒化タ
ンタル層４は、その仕事関数がシリコンの真性ミッドギ
ャプエネルギーと極めて近似していることから、ＭＯＳ
キャパシタにおける、フラットバンド電圧の絶対値の増
加が小さく、かつ、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴと
で前記絶対値の差をかなり小さくできる。その結果、Ｎ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴとを混載するＣＭＯＳに
おいて、両者のしきい値バランスを正確かつ容易にコン
トロールできる。この効果は、特にＳＯＩ基板を用いた
ＣＭＯＳにおいて、顕著である。
【００４４】（３）ゲート電極３は、窒化タンタル層
４、タンタル層５および窒化タンタル層６からなり、ポ
リシリコン層がゲート電極に接していないので、ゲート
電極において空乏化を生じない。その結果、ゲート電極
３は、ポリシリコン層を用いた場合に比べて、チャネル
領域にかかる実効的な電界の減少を小さくでき、この点
からも電流駆動能力の低下を招くことがない。
【００４５】（４）ゲート電極３を構成する窒化タンタ
ル層４およびタンタル層５は、いずれも窒化チタン層な
どに比べて化学的安定性が高く、たとえばゲート電極の
クリーニングに用いられる薬液に対して優れた耐性を有
する。その結果、高い歩留まりでデバイスを製造でき
る。
【００４６】（５）ゲート電極３を構成するタンタル層
５は、体心立方格子相のタンタルから構成されているの
で、ベータタンタルに比べて導電性が高い。具体的に
は、体心立方格子相のタンタルは、ベータタンタルに比
べて１／１０程度まで抵抗を小さくできる。
【００４７】本発明において、従来作成が困難であった
体心立方格子相のタンタルの形成、並びにデバイスの特
性試験については、後に詳述する。
【００４８】（製造方法）半導体装置１０００の製造方
法について、図２〜図５を参照して説明する。
【００４９】（ａ）まず、図２に示すように、厚さ５０
ｎｍ、比抵抗１４〜２６Ω・ｃｍ、面方位（１００）の
Ｐ型シリコン層１ａをパターニングして、素子分離のた
めの溝部２０を形成する。
【００５０】（ｂ）ついで、図３に示すように、熱酸化
法により、膜厚３ｎｍ程度の酸化シリコン層からなるゲ
ート絶縁層２を形成する。
【００５１】さらに、キセノンガスを用いたスパッタリ
ング、たとえば反応性スパッタリングにて、窒化タンタ
ル層４、体心立方格子相のタンタル層５、およびキャッ
プ層としての窒化タンタル層６を順次、成膜する。
【００５２】スパッタリングにおいては、通常用いられ
るアルゴンの代わりに、より質量の大きいキセノンを用
いることにより、下地のゲート絶縁層２ならびにシリコ
ン層１ａに欠陥あるいはダメージを与えることなく、成
膜中の層の表面にのみエネルギーを与えることが可能と
なる。すなわち、アルゴンの原子半径は０．１８８ｎｍ
であるのに対し、キセノンの原子半径は０．２１７ｎｍ
と大きく、層の中に進入しにくく、層の表面にのみ効率
よくエネルギーを与えることができる。そして、アルゴ
ンの原子量は３９．９５であり、キセノンの原子量は１
３１．３であり、キセノンはアルゴンに比べて原子量が
大きい。そのため、キセノンは、アルゴンに比べて、層
へのエネルギーおよび運動量の伝達効率が低く、欠陥や
ダメージを作りにくいといえる。したがって、キセノン
はアルゴンに比べ、ゲート絶縁層に欠陥やダメージを与
えないで、窒化タンタル層４およびタンタル層５を形成
することができる。この傾向は、クリプトンについても
いえる。
【００５３】本実施の形態においては、上述した成膜方
法を採用することで、低抵抗な体心立方格子相のタンタ
ル層５が、窒化タンタル層４上に格子整合によってヘテ
ロエピタキシー成長で形成できることが確認された。窒
化タンタル層４は、タンタル層５のヘテロエピタキシー
成長およびゲート電極３の導電性などを考慮すると、そ
の膜厚は１〜５０ｎｍであることが望ましい。また、上
層の窒化タンタル層６は、ゲート電極のエッチング後の
プロセスで酸化を防ぐキャップ層としての機能を有す
る。
【００５４】さらに、これらの窒化タンタル層４、体心
立方格子相のタンタル層５および窒化タンタル層６は、
大気にさらされることなく、連続的に形成されることが
好ましい。成膜の途中で、膜を大気にさらすと、水分が
不着したり膜の表面に酸化物が形成されて、好ましくな
い。
【００５５】次に、リソグラフィー技術およびドライエ
ッチング技術によりゲート電極のパターニングを行う。
【００５６】（ｃ）ついで、図４に示すように、ゲート
電極３をマスクとして、ＮＭＯＳＦＥＴには砒素イオン
(As+)を、ＰＭＯＳＦＥＴには二フッ化ホウ素イオン(BF
2 +)を、１０20ｃｍ-3以上の濃度でイオン注入する。Ｎ
ＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの不純物拡散層を形
成する際には、逆極性の不純物イオンがドープされない
ように、レジスト層などのマスク層（図示せず）が所定
領域に形成される。
【００５７】この後、７００℃以下、好ましくは４５０
〜５５０℃の低温アニールを施すことにより、セルフア
ラインで不純物拡散層８ａ，８ｂを形成することができ
る。
【００５８】次に、ＣＶＤ（Chemical Vapor Depositio
n）法にて、酸化シリコン層を、ゲート電極３が形成さ
れたＳＯＩ基板１上に全面的に堆積した後、ドライエッ
チング法によりエッチバックを行い、サイドウォールス
ペーサ９を形成する。
【００５９】更に、遷移金属層、例えばＮｉ層をスパッ
タ法にて成膜し、アニールを経て不純物拡散層８ａ，８
ｂの露出部にニッケルシリサイド層１０ａ，１０ｂを形
成する。このような遷移金属としては、チタン(Ti)やコ
バルト(Co)等、シリサイドを作れるものであればよい。
その後、硫酸等の酸によりサイドウォール９上の未反応
の遷移金属層を除去し、セルフアラインでシリサイド層
１０ａ，１０ｂを形成する。
【００６０】（ｄ）この後は、通常のＣＭＯＳプロセス
技術による配線工程を経ることにより、層間絶縁層１２
および配線層１３を形成し、半導体装置１０００を完成
することができる。
【００６１】以上の製造方法によれば、少なくともゲー
ト絶縁層２に接する領域に窒化タンタル層４を形成する
ことで、たとえばスパッタリングによって、前記窒化タ
ンタル層４上に、ヘテロエピタキシーによって体心立方
格子相のタンタル５層を形成することができる。
【００６２】（結晶構造および特性試験）以下、本発明
に係る半導体装置の結晶構造、すなわちゲート電極の格
子整合によるヘテロエピタキシー技術、並びに本発明に
係る半導体装置および比較のための半導体装置について
求めた各種特性試験について述べる。結晶構造の解析お
よび特性試験に用いたサンプルは、以下のようである。
【００６３】本発明のサンプル；Ｐ型シリコン層１ａの
膜厚が５７ｎｍのＳＯＩ基板１にＣＭＯＳ型半導体装置
が形成されている。そして、ＣＭＯＳ型半導体装置は、
ゲート絶縁層２が、膜厚３．８ｎｍまたは５．５ｎｍの
酸化シリコン層からなり、ゲート電極３が、ゲート絶縁
層２上に形成された膜厚５ｎｍの窒化タンタル層４、お
よび膜厚１５８ｎｍの体心立方格子相のタンタル層５を
有する。また、ＭＯＳのキャパシタンスを求めるための
サンプルとしては、上記ゲート絶縁層の代わりに、Ｐ型
シリコンからなるバルク層上に膜厚１１．５ｎｍの酸化
シリコン層を設け、この酸化シリコン層上に上記ゲート
電極と同じ膜厚を有する窒化タンタル層および体心立方
格子相のタンタル層を有するものを用いた。
【００６４】比較用のサンプル；ゲート電極は、本発明
のサンプルにおける窒化タンタル層を有さず、かつベー
タタンタル層から構成される他は、本発明のサンプルと
同様な構成を有する。
【００６５】（１）結晶構造 図６は、Ｘ線回折法による、本発明のサンプルおよび比
較用サンプルにおけるタンタル層の回折ピークを示す。
図６において、横軸は回折角度を、縦軸は強度を示す。
図６において、符号ａで示すグラフは、本発明に係るサ
ンプルの結果であり、符号ｂで示すグラフは、比較用サ
ンプルの結果を示す。
【００６６】図６から、比較用サンプルでは、ＳｉＯ2
層（ゲート絶縁層）上に高抵抗のベータタンタルが成長
しているのに対し、本発明のサンプルでは、窒化タンタ
ル層上に低抵抗の体心立方格子相（ｂｃｃ）のアルファ
タンタルが成長し、ベータタンタルが成長していないて
いることがわかる。
【００６７】このことから、タンタル層の成長が下地の
層に影響されると考えられる。表１に、タンタルと窒化
タンタルの格子定数（ｄ）、面方位（ｈｋｌ）、および
回折角度（２θ）を示す。表１から、体心立方格子相の
アルファタンタル（ｂｃｃ−Ｔａ）の（１１０）面と窒
化二タンタル（ＴａＮ0.5）の（１０１）面が非常に近
い格子定数を有していることがわかる。両者の格子定数
のミスマッチはわずか０．６８％程度である。
【００６８】
【表１】 実際に、窒化タンタルとその上に成膜されたアルファタ
ンタルの界面を、透過電子顕微鏡による断面観察で確認
したところ、どちらの層も表１に示す値とほぼ同じ約
０．２３ｎｍの格子定数を持つことが判明した。透過電
子顕微鏡による断面写真を図７に示す。
【００６９】以上のことから、本発明のサンプルでは、
窒化タンタル（ＴａＮ0.5）上に、体心立方格子相のア
ルファタンタル（ｂｃｃ−Ｔａ）が、格子整合によりヘ
テロエピタキシー成長することが確認された。これに対
し、比較用のサンプルでは、ゲート絶縁層（酸化シリコ
ン層）上にベータタンタル層が形成されていることが確
認された。
【００７０】（２）準スタテック（Ｑｕａｓｉ−Ｓｔａ
ｔｉｃ）Ｃ−Ｖ特性 本発明のサンプルと比較用サンプルについて、順スタテ
ックＣ−Ｖ特性を求めた。その結果を図８に示す。図８
において、横軸はゲート電圧を、縦軸はキャパシタンス
を示す。また、図８において、符号ａで示すグラフは、
本発明に係るサンプルの結果であり、符号ｂで示すグラ
フは、比較用サンプルの結果を示す。
【００７１】図８から、第１に、キャパシタタンスの値
がゲート電圧の正および負で対称的なことから、両サン
プルともゲート電極に空乏化が起こっていないことがわ
かる。第２に、本発明のサンプルは、比較用サンプルに
比べてキャパシタタンスが全体的に低い。このことは、
比較用サンプルにおいては、ベータタンタルとゲート絶
縁層とが反応してキャパシタタンスが大きくなる反応層
が形成されていることを示す。したがって、本発明のサ
ンプルでは、比較用サンプルよりゲート電極、特に窒化
タンタル層が高い化学的安定性を有し、キャパシタタン
スの上昇を抑制していることがわかる。
【００７２】（３）ゲート電極（窒化タンタル層）とゲ
ート絶縁層との界面における電子のバリアハイト ゲート電極を構成する窒化タンタル層をスパッタリング
によって成膜するときの窒素のガス混合割合（窒素／
（キセノン＋窒素））に対する、ゲート電極とゲート絶
縁層との界面における電子のバリアハイトを求めた。そ
の結果を図９において、符号ａで示す。図９において、
横軸はガス混合割合を、縦軸は電子のバリアハイトを示
す。
【００７３】図９のグラフａから、スパッタリング時の
窒素の割合が大きくなるにつれて電子のバリアハイトも
大きくなり、混合割合が約１体積％でその値はほぼ一定
となる。このグラフａから、窒素ガスの混合割合を少な
くとも１体積％程度まで増加させることにより、窒化タ
ンタル層の仕事関数が大きくなることがわかる。
【００７４】（４）ゲート長−しきい値電圧特性 本発明のサンプルと比較用サンプルについて、ゲート長
に対するしきい値電圧の変化を調べた。その結果を図１
０に示す。図１０において、横軸はゲート長を、縦軸は
しきい値電圧を示す。図１０において、本発明のサンプ
ルの結果は、符号ａ１，ａ２で示し、比較用サンプルの
結果は、符号ｂ１，ｂ２で示す。また、符号ａ１，ｂ１
は、ＮＭＯＳＦＥＴの結果を、符号ａ２，ｂ２は、ＰＭ
ＯＳＦＥＴの結果を示す。
【００７５】図１０から、本発明のサンプルでは、比較
用サンプルに比べて、しきい値電圧がＮＭＯＳＦＥＴお
よびＰＭＯＳＦＥＴの両者で全体的に上昇し、しきい値
電圧ゼロに対する対称性が改善されていることがわか
る。このことは、窒化タンタル層の仕事関数が、ベータ
タンタル層のそれに比べて、シリコンのミッドギャップ
エネルギーにより近似していることを示している。
【００７６】［第２の実施の形態］本発明の第２実施の
形態に係る半導体装置２０００およびその製造方法を、
図１１〜図１４を参照して説明する。本実施の形態は、
第１の実施の形態と、ゲート電極の耐酸化用のキャップ
層が、窒化タンタル層の代わりに、非晶質または多結晶
シリコン層のシリサイド層１５で構成されている点で異
なる。半導体装置２０００については、第１の実施の形
態に係る半導体装置１０００と実質的に同じ部分には同
一符号を付して、その詳細な説明を省略する。
【００７７】すなわち、本実施の形態では、ゲート電極
３は、ゲート絶縁層２に接する窒化タンタル層４、体心
立方格子相のタンタル層５、および非晶質または多結晶
シリコン層のシリサイド層１５から構成されている。
【００７８】本実施の形態の半導体装置２０００は、第
１の実施の形態の半導体装置１０００が有する作用効果
に加え、以下の作用効果を有する。すなわち、半導体装
置２０００によれば、キャップ層がシリサイド層１５か
ら構成されることで、ゲート電極３の導電性がより高く
なる。
【００７９】（製造方法）半導体装置２０００の製造方
法について、図１１〜図１４を参照して説明する。
【００８０】（ａ）まず、図１１に示すように、厚さ５
０ｎｍ、比抵抗１４〜２６Ω・ｃｍ、面方位（１００）
のＰ型シリコン層１ａをパターニングして、素子分離の
ための溝部２０を形成する。
【００８１】（ｂ）ついで、図１２に示すように、熱酸
化法により、膜厚３ｎｍ程度の酸化シリコン層からなる
ゲート絶縁層２を形成する。
【００８２】さらに、キセノンガスを用いたスパッタリ
ング法、たとえば反応性スパッタリングにて、窒化タン
タル層４、体心立方格子相のタンタル層５、および非晶
質または多結晶のシリコン層１４を順次、成膜する。
【００８３】スパッタリングにおいては、第１の実施の
形態と同様に、通常用いられるアルゴンの代わりに、よ
り質量の大きいキセノンを用いることにより、下地のゲ
ート絶縁層２ならびにシリコン層１ａに欠陥あるいはダ
メージを与えることなく、成膜中の層の表面にのみエネ
ルギーを与えることが可能となる。
【００８４】さらに、これらの窒化タンタル層４、体心
立方格子相のタンタル層５および非晶質または多結晶の
シリコン層１４は、大気にさらされることなく、連続的
に形成されることが好ましい。成膜の途中で、膜を大気
にさらすと、水分が不着したり膜の表面に酸化物が形成
されて、好ましくない。
【００８５】低抵抗な体心立方格子相のタンタル層５
は、第１の実施の形態と同様に、窒化タンタル層４上に
格子整合によってヘテロエピタキシー成長したものであ
る。また上層のシリコン層１４は、後のプロセスでシリ
サイド化され、最終的にはタンタル層５の酸化を防ぐキ
ャップ層としての機能を有する。
【００８６】次に、リソグラフィー技術およびドライエ
ッチング技術によりゲート電極のパターニングを行う。
【００８７】（ｃ）ついで、図１３に示すように、ゲー
ト電極３をマスクとして、ＮＭＯＳＦＥＴには砒素イオ
ン(A s+)を、ＰＭＯＳＦＥＴには二フッ化ホウ素イオン
(BF2 +)を、１０20ｃｍ-3以上の濃度でイオン注入する。
ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの不純物拡散層を
形成する際には、逆極性の不純物イオンがドープされな
いように、レジスト層などのマスク層（図示せず）が所
定領域に形成される。
【００８８】この後、７００℃以下、好ましくは４５０
〜５５０℃の低温アニールを施すことにより、セルフア
ラインで不純物拡散層８ａ，８ｂを形成することができ
る。次にＣＶＤ（Chemical Vapor Deposition）法に
て、酸化シリコン層を、ゲート電極３が形成されたＳＯ
Ｉ基板１上に全面的に堆積した後、ドライエッチング法
によりエッチバックを行い、サイドウォールスペーサ９
を形成する。
【００８９】更に、遷移金属層、例えばＮｉ層をスパッ
タ法にて成膜し、アニールを経て不純物拡散層８ａ，８
ｂならびにシリコン層１４の露出部に、ニッケルシリサ
イド層１０ａ，１０ｂならびに１５を形成する。その
後、硫酸等の酸によりサイドウォール９上の未反応の遷
移金属層を除去し、セルフアラインでシリサイド層１０
ａ，１０ｂ，１５を形成する。
【００９０】（ｄ）この後は、通常のＣＭＯＳプロセス
技術による配線工程を経ることにより、層間絶縁層１２
および配線層１３を形成し、半導体装置２０００を完成
することができる。
【００９１】以上、本発明に好適な実施の形態について
述べたが、本発明は、その要旨の範囲内で各種の態様を
とりうる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係る半導体装置を模
式的に示す断面図である。
【図２】第１実施の形態に係る半導体装置の製造方法を
示す断面図である。
【図３】第１実施の形態に係る半導体装置の製造方法を
示す断面図である。
【図４】第１実施の形態に係る半導体装置の製造方法を
示す断面図である。
【図５】第１実施の形態に係る半導体装置の製造方法を
示す断面図である。
【図６】本発明のサンプルと比較用サンプルについて求
めた、ゲート構造のＸ線回折スペクトルを示す図であ
る。
【図７】本発明のサンプルの断面構造を示す電子顕微鏡
写真である。
【図８】本発明のサンプルと比較用サンプルについて求
めた、ゲート電圧とキャパシタタンスとの関係を示す図
である。
【図９】本発明のサンプルと比較用サンプルについて求
めた、窒化タンタル層の成膜時のガス混合比と、ゲート
電極−ゲート絶縁層間の電子のバリアハイトとの関係を
示す図である。
【図１０】本発明のサンプルと比較用サンプルについて
求めた、ゲート長としきい値との関係を示す図である。
【図１１】本発明の第２実施の形態に係る半導体装置の
製造方法を示す断面図である。
【図１２】第２実施の形態に係る半導体装置の製造方法
を示す断面図である。
【図１３】第２実施の形態に係る半導体装置の製造方法
を示す断面図である。
【図１４】第２実施の形態に係る半導体装置の製造方法
および半導体装置を示す断面図である。
【符号の説明】
１ ＳＯＩ基板 １ａ Ｐ型シリコン層 １ｂ 絶縁層（酸化シリコン層） １ｃ 支持基板 ２ ゲート絶縁層 ３ 積層型のゲート電極 ４ 窒化タンタル層 ５ 体心立方格子相のタンタル層 ６ 窒化タンタル層 ７ チャネル領域 ８ａ，８ｂ 不純物拡散層 ９ サイドウォールスペーサ １０ａ，１０ｂ，１５ シリサイド層 １４ 非晶質または多結晶のシリコン層 １２ 層間絶縁層 １３ アルミニウム配線層 １００Ａ ＮＭＯＳＦＥＴ １００Ｂ ＰＭＯＳＦＥＴ １０００，２０００ ＣＭＯＳ型半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ 27/08 ３３１ 29/78 ３０１Ｇ 29/78 ３０１Ｐ 21/336 ６１７Ｍ ６１７Ｊ (72)発明者 島田 浩行 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 4M104 AA09 BB20 BB21 BB25 BB32 BB37 BB38 CC05 DD37 DD42 DD84 EE09 FF18 GG09 GG10 GG14 5F040 DA06 DB03 DC01 EB12 EC02 EC04 EC12 EH02 FA05 FC19 5F048 AA08 AC03 AC04 BA16 BB05 BB08 BB09 BB13 BF06 BG07 DA25 5F110 AA03 AA08 BB04 CC02 DD13 EE01 EE04 EE05 EE11 EE12 EE14 EE15 EE32 EE41 EE44 FF02 FF23 GG02 GG17 GG25 HJ01 HJ13 HJ23 HK05 HK40 NN02 QQ11

Claims (51)

    【特許請求の範囲】
  1. 【請求項１】 半導体層に形成された、ソース領域およ
    びドレイン領域を構成する第１および第２の不純物拡散
    層と、 前記第１および第２の不純物拡散層の間に形成されたチ
    ャネル領域と、 少なくとも前記チャネル領域上に形成されたゲート絶縁
    層と、 前記ゲート絶縁層上に形成されたゲート電極と、を含
    み、 前記ゲート電極は、少なくとも前記ゲート絶縁層に接す
    る領域に形成された窒化タンタル層と、該窒化タンタル
    層上に形成されたタンタル層とを含む、半導体装置。
  2. 【請求項２】 請求項１において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が０．２５〜１．０である、半導
    体装置。
  3. 【請求項３】 請求項２において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が約０．５である、半導体装置。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記タンタル層は、体心立方格子相からなる結晶構造を
    有する、半導体装置。
  5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記タンタル層は、前記窒化タンタル層上に、格子整合
    によりヘテロエピタキシー成長によって形成された、半
    導体装置。
  6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記窒化タンタル層は、１〜５０ｎｍの膜厚を有する、
    半導体装置。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
    ャップ層を有する、半導体装置。
  8. 【請求項８】 請求項７において、 前記キャップ層は、ＴａＮx、ＴａＳｉxＮy、ＴｉＮx、
    ＴｉＡｌxＮy、Ｓｉ、および遷移金属のシリサイドから
    選択される少なくとも１種からなる、半導体装置。
  9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記不純物拡散層の一部に、シリサイド層が形成され
    た、半導体装置。
  10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記半導体層は、ＳＯＩ（Silicon On Insulator）構造
    またはＳＯＮ（Silicon On Nothing）構造である、半導
    体装置。
  11. 【請求項１１】 Ｎチャネル絶縁ゲート電界効果トラン
    ジスタと、Ｐチャネル絶縁ゲート電界効果トランジスタ
    とが混載され、 前記Ｎチャネル絶縁ゲート電界効果トランジスタおよび
    Ｐチャネル絶縁ゲート電界効果トランジスタのそれぞれ
    は、 半導体層に形成された、ソース領域およびドレイン領域
    を構成する第１および第２の不純物拡散層と、 前記第１および第２の不純物拡散層の間に形成されたチ
    ャネル領域と、 前記チャネル領域上に形成されたゲート絶縁層と、 前記ゲート絶縁層上に形成されたゲート電極と、を含
    み、 前記ゲート電極は、少なくとも前記ゲート絶縁層に接す
    る領域に形成された窒化タンタル層と、該窒化タンタル
    層上に形成されたタンタル層を含む、相補型半導体装
    置。
  12. 【請求項１２】 請求項１１において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が０．２５〜１．０である、半導
    体装置。
  13. 【請求項１３】 請求項１２において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が約０．５である、半導体装置。
  14. 【請求項１４】 請求項１１〜１３のいずれかにおい
    て、 前記タンタル層は、体心立方格子相からなる結晶構造を
    有する、半導体装置。
  15. 【請求項１５】 請求項１１〜１４のいずれかにおい
    て、 前記タンタル層は、前記窒化タンタル層上に、格子整合
    によりヘテロエピタキシー成長によって形成された、半
    導体装置。
  16. 【請求項１６】 請求項１１〜１５のいずれかにおい
    て、 前記窒化タンタル層は、１〜５０ｎｍの膜厚を有する、
    半導体装置。
  17. 【請求項１７】 請求項１１〜１６のいずれかにおい
    て、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
    ャップ層を有する、半導体装置。
  18. 【請求項１８】 請求項１７において、 前記キャップ層は、ＴａＮx、ＴａＳｉxＮy、ＴｉＮx、
    ＴｉＡｌxＮy、Ｓｉ、および遷移金属のシリサイドから
    選択される少なくとも１種からなる、半導体装置。
  19. 【請求項１９】 請求項１１〜１８のいずれかにおい
    て、 前記不純物拡散層の一部に、シリサイド層が形成され
    た、半導体装置。
  20. 【請求項２０】 請求項１１〜１９のいずれかにおい
    て、 前記半導体層は、ＳＯＩ構造またはＳＯＮ構造である、
    半導体装置。
  21. 【請求項２１】 以下の工程（ａ）〜（ｃ）を含む半導
    体装置の製造方法。 （ａ）半導体層上にゲート絶縁層を形成する工程、 （ｂ）前記ゲート絶縁層上にゲート電極を形成する工程
    であって、少なくとも前記ゲート絶縁層に接する領域に
    窒化タンタル層を形成し、さらに該窒化タンタル層上に
    タンタル層を形成する工程、および （ｃ）前記半導体層に不純物を導入して、ソース領域お
    よびドレイン領域を構成する第１および第２の不純物拡
    散層を形成する工程。
  22. 【請求項２２】 請求項２１において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が０．２５〜１．０となるように
    形成される、半導体装置の製造方法。
  23. 【請求項２３】 請求項２２において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が約０．５である、半導体装置の
    製造方法。
  24. 【請求項２４】 請求項２１〜２３のいずれかにおい
    て、 前記タンタル層は、前記窒化タンタル層上に、格子整合
    によりヘテロエピタキシー成長によって形成される、半
    導体装置の製造方法。
  25. 【請求項２５】 請求項２４において、 前記タンタル層は、体心立方格子相からなる結晶構造を
    有する、半導体装置の製造方法。
  26. 【請求項２６】 請求項２１〜２５のいずれかにおい
    て、 前記窒化タンタル層は、１〜５０ｎｍの膜厚を有する、
    半導体装置の製造方法。
  27. 【請求項２７】 請求項２１〜２６のいずれかにおい
    て、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
    ャップ層が形成される、半導体装置の製造方法。
  28. 【請求項２８】 請求項２７において、 前記キャップ層は、ＴａＮx、ＴａＳｉxＮy、ＴｉＮx、
    ＴｉＡｌxＮy、Ｓｉ、および遷移金属のシリサイドから
    選択される少なくとも１種からなる、半導体装置の製造
    方法。
  29. 【請求項２９】 請求項２１〜２８のいずれかにおい
    て、 前記不純物拡散層の一部に、シリサイド層が形成され
    る、半導体装置の製造方法。
  30. 【請求項３０】 請求項２１〜２９のいずれかにおい
    て、 前記半導体層は、ＳＯＩ構造またはＳＯＮ構造である、
    半導体装置の製造方法。
  31. 【請求項３１】 請求項２１〜３０のいずれかにおい
    て、 前記工程（ｃ）において、前記不純物拡散層は、前記ゲ
    ート電極をマスクとしてセルフアラインで形成される、
    半導体装置の製造方法。
  32. 【請求項３２】 請求項２１〜３１のいずれかにおい
    て、 前記工程（ｃ）の後に、前記ゲート電極のサイドにサイ
    ドウォールスぺーサが形成される工程（ｅ）が含まれ
    る、半導体装置の製造方法。
  33. 【請求項３３】 請求項３２において、 前記工程（ｅ）の後に、前記不純物拡散層の露出部にシ
    リサイド層が形成される、半導体装置の製造方法。
  34. 【請求項３４】 請求項２１〜３３のいずれかにおい
    て、 前記工程（ｂ）において、前記窒化タンタル層および前
    記タンタル層は、スパッタリングによって形成される、
    半導体装置の製造方法。
  35. 【請求項３５】 請求項３４において、 前記スパッタリングは、キセノンあるいはクリプトンガ
    スの存在下で行われる、半導体装置の製造方法。
  36. 【請求項３６】 請求項２１〜３５のいずれかにおい
    て、 前記工程（ａ）および（ｂ）は、連続的に行われる、半
    導体装置の製造方法。
  37. 【請求項３７】 以下の工程（ａ）〜（ｃ）を含む、Ｎ
    チャネル絶縁ゲート電界効果トランジスタと、Ｐチャネ
    ル絶縁ゲート電界効果トランジスタとが混載された、相
    補型半導体装置の製造方法。 （ａ）半導体層上にゲート絶縁層を形成する工程、 （ｂ）前記ゲート絶縁層上にゲート電極を形成する工程
    であって、少なくとも前記ゲート絶縁層に接する領域に
    窒化タンタル層を形成し、さらに該窒化タンタル層上に
    タンタル層を形成する工程、および （ｃ）前記半導体層に不純物を導入して、ソース領域お
    よびドレイン領域を形成する工程であって、前記Ｎチャ
    ネル絶縁ゲート電界効果トランジスタのためのＮ型の第
    １および第２の不純物拡散層を形成し、前記Ｐチャネル
    絶縁ゲート電界効果トランジスタのためのＰ型の第１お
    よび第２の不純物拡散層を形成する工程。
  38. 【請求項３８】 請求項３７において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が０．２５〜１．０となるように
    形成される、半導体装置の製造方法。
  39. 【請求項３９】 請求項３８において、 前記窒化タンタル層は、ＴａＮxで表される、窒素とタ
    ンタルの組成比（ｘ）が約０．５である、半導体装置の
    製造方法。
  40. 【請求項４０】 請求項３７〜３９のいずれかにおい
    て、 前記タンタル層は、前記窒化タンタル層上に、格子整合
    によりヘテロエピタキシー成長によって形成される、半
    導体装置の製造方法。
  41. 【請求項４１】 請求項４０において、 前記タンタル層は、体心立方格子相からなる結晶構造を
    有する、半導体装置の製造方法。
  42. 【請求項４２】 請求項３７〜４１のいずれかにおい
    て、 前記窒化タンタル層は、１〜５０ｎｍの膜厚を有する、
    半導体装置の製造方法。
  43. 【請求項４３】 請求項３７〜４２のいずれかにおい
    て、 前記ゲート電極は、最上層に耐酸化性の材質からなるキ
    ャップ層が形成される、半導体装置の製造方法。
  44. 【請求項４４】 請求項４３において、 前記キャップ層は、ＴａＮx、ＴａＳｉxＮy、ＴｉＮx、
    ＴｉＡｌxＮy、Ｓｉ、および遷移金属のシリサイドから
    選択される少なくとも１種からなる、半導体装置の製造
    方法。
  45. 【請求項４５】 請求項３７〜４４のいずれかにおい
    て、 前記半導体層は、ＳＯＩ構造またはＳＯＮ構造である、
    半導体装置の製造方法。
  46. 【請求項４６】 請求項３７〜４５のいずれかにおい
    て、 前記工程（ｃ）において、前記不純物拡散層は、前記ゲ
    ート電極をマスクとしてセルフアラインで形成される、
    半導体装置の製造方法。
  47. 【請求項４７】 請求項３７〜４６のいずれかにおい
    て、 前記工程（ｃ）の後に、前記ゲート電極のサイドにサイ
    ドウォールスペーサが形成される工程（ｅ）を含む、半
    導体装置の製造方法。
  48. 【請求項４８】 請求項４７において、 前記工程（ｅ）の後に、前記不純物拡散層の露出部にシ
    リサイド層が形成される、半導体装置の製造方法。
  49. 【請求項４９】 請求項３７〜４８のいずれかにおい
    て、 前記工程（ｂ）において、前記窒化タンタル層および前
    記タンタル層は、スパッタリングによって形成される、
    半導体装置の製造方法。
  50. 【請求項５０】 請求項４９において、 前記スパッタリングは、キセノンあるいはクリプトンガ
    スの存在下で行われる、半導体装置の製造方法。
  51. 【請求項５１】 請求項３７〜５０のいずれかにおい
    て、 前記工程（ａ）および（ｂ）は、連続的に行われる、半
    導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
KR100448593B1 (ko) * 2002-12-10 2004-09-13 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7138339B2 (en) * 2002-10-04 2006-11-21 Seiko Epson Corporation Method of manufacturing semiconductor device including etching a conductive layer by using a gas including SiCl4 and NF3
JP2008521249A (ja) * 2004-11-23 2008-06-19 マイクロン テクノロジー， インク． スケーラブル集積論理および不揮発性メモリ

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298192A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置およびその製造方法
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
JP2005085949A (ja) * 2003-09-08 2005-03-31 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法
KR101356693B1 (ko) * 2007-01-05 2014-01-29 삼성전자주식회사 폴리 실리콘을 포함하는 반도체 소자 및 그 제조 방법
US8686562B2 (en) * 2009-08-25 2014-04-01 International Rectifier Corporation Refractory metal nitride capped electrical contact and method for frabricating same
KR102170770B1 (ko) * 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4000055A (en) * 1972-01-14 1976-12-28 Western Electric Company, Inc. Method of depositing nitrogen-doped beta tantalum
JPS61117868A (ja) 1984-11-14 1986-06-05 Toshiba Corp 半導体装置及びその製造方法
JPS61127124A (ja) 1984-11-26 1986-06-14 Hitachi Ltd 半導体装置
GB2286723B (en) 1992-12-11 1997-01-08 Intel Corp A mos transistor having a composite gate electrode and method of fabrication
JPH08250739A (ja) * 1995-03-13 1996-09-27 Nec Corp 半導体装置の製造方法
JPH10233505A (ja) 1997-02-21 1998-09-02 Hitachi Ltd 半導体装置の製造方法
JP4856297B2 (ja) 1997-12-02 2012-01-18 公益財団法人国際科学振興財団 半導体装置の製造方法
US6225168B1 (en) 1998-06-04 2001-05-01 Advanced Micro Devices, Inc. Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof
US6027961A (en) 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
JP4030193B2 (ja) * 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4386978B2 (ja) 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI223873B (en) * 1998-09-24 2004-11-11 Applied Materials Inc Nitrogen-containing tantalum films

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
CN100356569C (zh) * 2002-03-15 2007-12-19 日本电气株式会社 半导体装置及其制造方法
US7564102B2 (en) 2002-03-15 2009-07-21 Seiko Epson Corporation Semiconductor device and its manufacturing method
US7138339B2 (en) * 2002-10-04 2006-11-21 Seiko Epson Corporation Method of manufacturing semiconductor device including etching a conductive layer by using a gas including SiCl4 and NF3
KR100448593B1 (ko) * 2002-12-10 2004-09-13 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008521249A (ja) * 2004-11-23 2008-06-19 マイクロン テクノロジー， インク． スケーラブル集積論理および不揮発性メモリ

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