JP3686247B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の引き出し電極のコンタクト抵抗を低減することができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、デジタルＩＣ（Integrated circuit）やアナログＩＣ等の半導体装置では、高集積化・高速動作化に伴い、これらに用いられるＭＯＳトランジスタの引き出し電極のコンタクト抵抗の低減が求められている。
従来の半導体装置を図８を用いて説明する。図８は、従来の半導体装置を示す断面図である。
【０００３】
図８に示すように、シリコン基板１１０表面には素子領域を画定する素子分離膜１１２が形成されており、画定された素子領域には例えばｎ形の半導体層１１４が形成されている。半導体層１１４上には、ＭＯＳトランジスタを構成するゲート絶縁膜１１６及びゲート電極１１８が順に形成されており、これらの側面にはサイドウォール絶縁膜１２０が形成されている。半導体層１１４には、ゲート電極１１８に自己整合でソース／ドレイン拡散層１２２が形成されており、このようにして構成されたＭＯＳトランジスタは絶縁膜１２４により覆われている。
【０００４】
絶縁膜１２４には、ゲート電極１１８、ソース／ドレイン拡散層１２２に達するコンタクトホール１２６が形成されており、このコンタクトホール１２６内には、ゲート電極１１８及びソース／ドレイン拡散層１２２に接続された引き出し電極１２８が形成されている。引き出し電極１２８の下層側には、多結晶シリコン層１２８ａが用いられており、引き出し電極１２８の上層側には、金属シリサイド層１２８ｂが用いられている。このような構成にすれば、ゲート電極１１８又はソース／ドレイン拡散層１２２と引き出し電極１２８の下層側に用いられる多結晶シリコン層１２８ａとの間でショットキー障壁を低くすることができるので、これによりコンタクト抵抗を小さくすることが期待できる。
【０００５】
次に、従来の他の半導体装置を図８を用いて説明する。
従来の他の半導体装置では、引き出し電極１２８の下層側に、多結晶シリコン層よりバンドギャップエネルギーが小さい多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）が用いられ、引き出し電極１２８の上層側に金属シリサイド及び金属ゲリサイドを含む層１２８ｂ（又は金属ゲリサイドを含む層１２８ｂ）が用いられていることが、上記に示した従来の半導体装置と異なる。このような構成にすれば、引き出し電極１２８の下層側に用いられる多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）と、引き出し電極１２８の上層側に用いられる金属シリサイド及び金属ゲリサイドを含む層１２８ｂ（又は金属シリサイド層１２８ｂ）との間でショットキー障壁を低くすることができるので、これによりコンタクト抵抗を小さくすることが期待できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、引き出し電極１２８の下層側が多結晶シリコン層１２８ａより成るため、引き出し電極１２８の下層側の多結晶シリコン層１２８ａとソース／ドレイン拡散層１２２又はゲート電極１１８との界面におけるコンタクト抵抗は低いが、引き出し電極１２８の下層側の多結晶シリコン層１２８ａと上層側の金属シリサイド層１２８ｂとの間では、材料固有の物性により高いショットキー障壁が生じてしまい、これによりコンタクト抵抗が高くなってしまっていた。
【０００７】
このような場合、金属シリサイド層１２８ｂの材料を適宜選択することによりショットキー障壁の高さを低くしてコンタクト抵抗を小さくすることが考えられるが、ソース／ドレイン拡散層１２２の導電型がｎ形のｎチャネルＭＯＳトランジスタとソース／ドレイン拡散層１２２の導電型がｐ形のｐチャネルＭＯＳトランジスタとが併存するＣＭＯＳ（Complementary Metal-Oxide Semiconductor）デバイスでは、この両方の導電型に対してショットキー障壁の高さを低くするように金属シリサイド層１２８ｂの材料を選択するのは困難であった。
【０００８】
また、従来の他の半導体装置では、引き出し電極１２８の下層側に用いられている多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）とソース／ドレイン拡散層１２２又はゲート電極１１８との界面において、格子不整合が大きいため、その界面において大きな歪みが生じていた。このような歪みが生じると、半導体装置の製造における高温の熱処理において、多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）に含まれるＧｅがソース／ドレイン拡散層１２２やゲート電極１１８へ拡散してしまうことがあり、電気的特性が変化してしまうことがあった。
【０００９】
高温の熱処理による電気的特性の変化の一例を図９を用いて説明する。図９は、アニール温度に対するショットキー障壁の高さの変化を示すグラフ（財満、安田、日本学術振興会薄膜第１３１委員会第１８６回研究会資料、(1997)、p.13-18より）であって、試料としてＴｉ／ｐ形ＳｉとＴｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ形Ｓｉとが用いられているものである。図９からわかるように、Ｔｉ／ｐ形Ｓｉの場合には、アニール温度によりショットキー障壁が顕著に変化することはないが、Ｔｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ形Ｓｉの場合には、アニール温度によりショットキー障壁が顕著に変化してしまう。即ち、界面における格子不整合が大きい場合には、高温での熱処理に対して電気的特性の変化が大きくなってしまっていた。
【００１０】
本発明の目的は、ＭＯＳトランジスタ等の引き出し電極のコンタクト抵抗を低減することができ、しかも、高温での熱処理に対する電気的特性の安定した半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層（０＜Ｘ＜１及び０＜Ｙ＜１）と、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有することを特徴とする半導体装置により達成される。これにより、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置を提供することができる。また、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を用いたので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置を提供することができる。
【００１２】
また、上記目的は、シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有し、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層の組成比Ｘは、前記ゲート電極又は前記ソース／ドレイン拡散層との界面においてほぼ１であり、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴って連続的に小さくなっていることを特徴とする半導体装置により達成される。
また、上記目的は、シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有し、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層の組成比Ｘは、前記ゲート電極又は前記ソース／ドレイン拡散層との界面においてほぼ１であり、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴って段階的に小さくなっていることを特徴とする半導体装置により達成される。
【００１３】
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層（０＜Ｘ＜１及び０＜Ｙ＜１）を形成するＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程と、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層上を選択的に金属と反応させ、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。これにより、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層が形成され、上層側に金属シリサイド及び金属ゲリサイドを含む層が形成されているので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置の製造方法を提供することができる。また、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層が形成されているので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置の製造方法を提供することができる。
【００１４】
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが徐々に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが連続的に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが段階的に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。
また、上記の半導体装置の製造方法において、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、単結晶の前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を形成することが望ましい。
また、上記の半導体装置の製造方法において、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、多結晶の前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を形成することが望ましい。
【００１５】
また、上記の半導体装置の製造方法において、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、前記シリコン基板と前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層との格子定数がほぼ整合するように組成比Ｙを設定することが望ましい。
【００１７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置を図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物層のバンドギャップエネルギーを示すグラフである。図３は、本実施形態による半導体装置のエネルギーバンド構造を示す図である。図４及び図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
図１に示すように、シリコン基板１０表面には素子領域を画定する素子分離膜１２が形成されており、画定された素子領域には例えばｎ形の半導体層１４が形成されている。半導体層１４上には、ＭＯＳトランジスタを構成するゲート絶縁膜１６及びゲート電極１８が順に形成されており、これらの側面にはサイドウォール絶縁膜２０が形成されている。半導体層１４には、ゲート電極１８に自己整合で例えばｐ形のソース／ドレイン拡散層２２が形成されており、このようにして構成されたＭＯＳトランジスタは絶縁膜２４により覆われている。
【００１９】
絶縁膜２４には、ゲート電極１８、ソース／ドレイン拡散層２２に達するコンタクトホール２６が形成されており、このコンタクトホール２６内には、ゲート電極１８及びソース／ドレイン拡散層２２に接続された引き出し電極２８が形成されている。
引き出し電極２８の下層側は、組成比Ｘ＝０．５、組成比Ｙ＝０．９であるＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成り、引き出し電極２８の上層側は、金属シリサイド及び金属ゲリサイドを含む層２８ｂより成る。即ち、本実施形態による半導体装置は、引き出し電極２８の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａが用いられていることに主な特徴がある。
【００２０】
まず、引き出し電極２８のコンタクト抵抗を、バンドギャップエネルギーの観点から図２を用いて説明する。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物層のバンドギャップエネルギーを示したグラフ（R.Braunstein, A.R.Moore, and F.Herman, Phys. Rev.109 (1958), p.695より）である。
図２に示された特性により、ＳｉXＧｅ1-X化合物層は、Ｓｉの組成比Ｘが小さくなるにつれて、バンドギャップエネルギーが小さくなる傾向にあり、Ｘ≦０．５においては０．９ｅＶ以下となる。Ｓｉの組成比がＸ＝１の場合は、バンドギャップエネルギーは１．１ｅＶであるので、組成比Ｘ≦０．５の場合には組成比Ｘ＝１の場合と比べてバンドギャップエネルギーが０．２ｅＶ以上小さくなることがわかる。
【００２１】
図２は、本実施形態による半導体装置の引き出し電極２８の下層側に用いられているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａについてのグラフではないが、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａの場合もＳｉXＧｅ1-X化合物層とほぼ同様のバンドギャップエネルギーになると考えられる。
次に、上記のような検討結果に基づく本実施形態による半導体装置のエネルギーバンド構造について図３を用いて説明する。
【００２２】
図３は、金属／ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／ｐ形Ｓｉ界面のエネルギーバンド構造を示したものである。金属シリサイド及び金属ゲリサイドを含む層２８ｂ、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａ、ソース／ドレイン拡散層２２及びゲート電極１８は、それぞれ図３における金属、ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5、ｐ形Ｓｉに相当する。また、図３において、ＥVacは真空準位、ＥCは伝導帯底のエネルギー準位、ＥFはフェルミ準位、ＥVは価電子帯端のエネルギー準位を示している。また、φMは金属の真空準位までの仕事関数、φBpは金属がｐ形半導体と接触した場合のショットキー障壁を越えるための仕事関数、χ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物の電子親和力、χ（Ｓｉ）はｐ形Ｓｉの電子親和力、Ｅｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物のエネルギーギャップ、Ｅｇ（Ｓｉ）はｐ形Ｓｉのエネルギーギャップ、ΔＥVはｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／Ｓｉ界面の価電子帯端におけるエネルギー準位の差である。
【００２３】
本実施形態のような半導体装置では、電子親和力χ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）と電子親和力χ（Ｓｉ）とがほぼ等しいことが知られており、Ｅｇ（Ｓｉ）＝１．１ｅＶとＥｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）＝０．９ｅＶとの差である０．２ｅＶが価電子帯端におけるエネルギー準位の差ΔＥVとなってあらわれるため、ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物２８ａに相当する層が設けられていなかった従来の半導体装置と比較してショットキー障壁の高さｑφBpを０．２ｅＶ小さくすることができる。
【００２４】
次に、ショットキー障壁の高さｑφBpが０．２ｅＶ小さくなることによりコンタクト抵抗がどの程度低下するかについて、Ｌｅｅの発表した不純物バンドモデル（D.S.Lee and J.G.Fossum, IEEE Tras. Electron Device, ED-30, 626(1983)）を用いて算出する。これによれば、本実施形態による半導体装置のＳｉ0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中の不純物濃度を１×１０20ｃｍ-3とした場合、金属／Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物界面におけるコンタクト抵抗は約２×１０-7Ωｃｍ2となる。従来の半導体装置の金属／Ｓｉ界面におけるコンタクト抵抗は、約２×１０-6Ωｃｍ2と算出できるから、本実施形態による半導体装置では、コンタクト抵抗をほぼ１桁小さくすることができる。
【００２５】
次に、本実施形態による半導体装置の、高温での熱処理に対する電気的特性の安定性について説明する。
高温での熱処理に対して電気的特性が安定しているか否かは、引き出し電極２８による界面の歪みの大きさに依存すると考えられる。界面の歪みが大きいと、高温で熱処理を行ったときに界面の歪みに起因して結晶の再配列が起き、界面の歪みが小さくなるように引き出し電極２８のＳｉ0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中のＧｅ等が移動するので、これにより電気的特性が変化してしまう。界面の歪みの大きさは主に格子不整合に起因すると考えられる。そこで、本実施形態による半導体装置の引き出し電極２８による格子不整合について検討してみる。
【００２６】
まず、従来の半導体装置のように、引き出し電極にＧｅを用いた場合について検討してみる。この場合、Ｓｉの格子定数は０．５４３０７ｎｍであり、Ｇｅの格子定数は０．５６５７５４ｎｍであるから、Ｇｅ／Ｓｉ界面では４．１８％と大きな格子不整合が生じていた。
また、従来の他の半導体装置のように、引き出し電極にＳｉXＧｅ1-X化合物層を用いた場合について検討してみる。この場合、Ｓｉの組成比Ｘを０．５とすると、Ｓｉ0.5Ｇｅ0.5化合物の格子定数は０．５５４４１２ｎｍであるから、Ｓｉ0.5Ｇｅ0.5化合物／Ｓｉ界面においても２．０９％と依然として大きい格子不整合が生じてしまう。従って、ＳｉXＧｅ1-X化合物／Ｓｉの場合は、上述したようにショットキー障壁を低くする点では有効であるが、格子不整合に関しては十分に低減することができず、高温での熱処理に対して電気的安定性が十分に確保できないと考えられる。
【００２７】
これに対し、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉの場合は、ＧｅとＣとの組成比を適切に設定すれば、格子不整合を小さくすることができる。例えば、Ｓｉ0.5（Ｇｅ0.9Ｃ0.1）0.5化合物の格子定数は０．５４３９５８７ｎｍとなり、この場合は、格子不整合は０．１６４％となるから、従来のようなＧｅ／Ｓｉの場合や、ＳｉXＧｅ1-X化合物／Ｓｉの場合と比較して十分に格子不整合を小さくすることができる。そして更に、ＧｅとＣとの組成比を厳密に調整し、Ｓｉ0.5（Ｇｅ0.8915Ｃ0.1085）0.5化合物を用いれば、格子不整合をほぼ０とすることも可能である。従って、格子不整合の大きさは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面においては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面の場合と比較して１桁程度以上も小さくすることができる。
【００２８】
そして、界面の歪みの大きさは上記のような格子不整合に大きく依存するため、界面の歪みの大きさは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面においては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面の場合と比較して１桁程度以上も小さくなると考えられる。
このように、引き出し電極２８の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを用いた場合は、ＳｉX（ＧｅYＣ1-Y）1-X化合物層とゲート電極１８又はソース／ドレイン拡散層２２との界面における格子不整合を極めて小さくすることができるので、これにより界面の歪みを極めて小さくすることができ、従って、高温での熱処理に対して電気的特性の安定性を向上することができる。
【００２９】
このように、本実施形態によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置を提供することができる。また、本実施形態によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置を提供することができる。
【００３０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について説明する。
まず、図４（ａ）に示すように、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、シリコン基板１０表面に、素子領域を画定する素子分離膜１２を形成する。この後、素子領域に不純物イオンを注入し、例えばｎ形の半導体層１４を形成する。この後、全面にシリコン酸化膜を形成し、シリコン酸化膜上に導電膜を形成する。この後、シリコン酸化膜及び導電膜を所定の形状にパターニングして、ゲート絶縁膜１６及びゲート電極１８を形成する。この後、全面に絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりゲート絶縁膜１６及びゲート電極１８の側面にサイドウォール絶縁膜２０を形成する。この後、ゲート電極１８をマスクとして例えばｐ形の不純物イオンを注入し、ゲート電極１８に自己整合でソース／ドレイン拡散層２２を形成することにより、ＭＯＳトランジスタを形成する。
【００３１】
次に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、全面に絶縁膜２４を形成する（図４（ａ）参照）。
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法等により、絶縁膜２４表面を平坦化する（図４（ｂ）参照）。
次に、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）技術を用いて、ゲート電極１８及びソース／ドレイン拡散層２２表面を露出するコンタクトホール２６を形成する（図４（ｃ）参照）。
【００３２】
次に、全面にＣＶＤ法により、組成比Ｘを０．５、組成比Ｙを０．９とするＳｉX（ＧｅYＣ1ーY）1-X化合物層２８ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあたっては、ＣＶＤ法ではなく、ＭＢＥ（Molecular Beam Epitaxy、分子線エピタキシャル）法等の他の方法を用いてもよい。本実施形態では、ゲート電極１８及びソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａとの界面における格子不整合が小さいので、ＭＢＥ法を用いれば単結晶を形成することができる。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で形成することができれば、電子のトラップ等を抑制することができるので、これによりコンタクト抵抗を更に低減することが可能となる。
【００３３】
次に、ＣＭＰ法等の研磨技術を用いて、ＳｉX（ＧｅYＣ1ーY）1-X化合物層２８ａを平坦化する（図５（ａ）参照）。
次に、全面に金属膜３０を形成する。金属膜３０の材料としては、例えば、Ｔｉ、ＴｉＳｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＷＳｉ2等を用いることができる（図５（ｂ）参照）。
【００３４】
次に、熱処理を行うと、ＳｉX（ＧｅYＣ1ーY）1-X化合物層２８ａと金属膜３０とが反応し、これにより金属シリサイド及び金属ゲリサイドを含む層２８ｂが形成される。
次に、化学溶液を用いてエッチングすることにより、未反応の金属膜３０を除去することにより引き出し電極２８を形成し、本実施形態による半導体装置が完成する。
【００３５】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１、図４、図５、及び図６を用いて説明する。図６は、本実施形態による半導体装置のエネルギーバンド構造を示す図である。
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
【００３６】
本実施形態による半導体装置は、引き出し電極２８の下層側がＳｉの組成比Ｘの値が連続的に変化しているＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層２８ａより成る他は、第１実施形態による半導体装置と同様である。
即ち、本実施形態による半導体装置は、引き出し電極２８の下層側が、傾斜組成のＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層２８ａより成り、上層側が金属シリサイド及び金属ゲリサイドを含む層２８ｂより成るものである。ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物／Ｓｉ界面において、Ｓｉの組成比Ｘを１、即ちＳｉ／Ｓｉとし、金属／ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物界面において、Ｓｉの組成比Ｘを０．５、つまりＳｉ０．５（Ｇｅ０．９Ｃ０．１）０．５となるように、組成比Ｘを連続的に小さくすることを特徴とするものである。
【００３７】
次に、本実施形態による半導体装置のエネルギーバンド構造を図６を用いて説明する。
金属シリサイド及び金属ゲリサイドを含む層２８ｂ、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａ、ソース／ドレイン拡散層２２及びゲート電極１８は、それぞれ図６における金属、ｐ形Ｓｉx（ＧｅYＣ1-Y）1-x、ｐ形Ｓｉに相当する。
【００３８】
第１実施形態による半導体装置では、図３に示すように、Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／Ｓｉ界面において、価電子帯端にエネルギー準位の差ΔＥVが生じていた。このような価電子帯端におけるエネルギー準位の差ΔＥVが生じていると、キャリアの移動が阻害されてしまうため、コンタクト抵抗を十分に低下することができない場合がある。
【００３９】
本実施形態による半導体装置は、上記のような課題に鑑みて為されたものであって、ＳｉX（ＧｅYＣ1-Y）1-X化合物／ｐ形Ｓｉ界面においてのＳｉの組成比Ｘ＝１、つまりＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅYＣ1-Y）1-X化合物界面において組成比Ｘ＝０．５、つまり金属／Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物となるように、組成比Ｘを連続的に小さくしている。これにより、図６に示すようなエネルギーバンド構造となり、図３に示すような価電子帯端におけるエネルギー準位の差ΔＥVをなくすことができる。即ち、価電子帯端におけるエネルギー準位の差ΔＥVをなくすことにより、キャリアの移動が容易になるので、コンタクト抵抗を更に小さくすることができる。
【００４０】
このように、本実施形態によれば、引き出し電極の下層側にＳｉの組成比Ｘの値が連続的に変化するＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、価電子帯端におけるエネルギー準位の差ΔＥVをなくすことができ、これにより引き出し電極のコンタクト抵抗を更に低減することができる。
【００４１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４及び図５説明する。
図４（ｃ）に示すコンタクトホール２６を形成する工程までは、第１実施形態と同様であるので、説明を省略する。
次に、全面にＣＶＤ法により、原料ガスの組成比を連続的に調節し、これにより、Ｓｉの組成比Ｘが１〜０．５まで連続的に減少するＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあたっては、ＣＶＤ法ではなく、ＭＢＥ法等の他の方法を用いてもよい。本実施形態では、ゲート電極１８及びソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａとの界面における格子不整合が小さいので、ＭＢＥ法を用いれば単結晶を形成することができる。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で形成することができれば、電子のトラップ等を抑制することができるので、これによりコンタクト抵抗を更に低減することが可能となる。
【００４２】
この後の、半導体装置の製造方法は、第１実施形態と同様であるため省略する。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図１、図４、図５及び図７を用いて説明する。
【００４３】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
本実施形態による半導体装置は、引き出し電極２８の下層側が、Ｓｉの組成比Ｘの値が段階的に小さくなる傾斜組成のＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成る他は、第１実施形態による半導体装置と同様である。
即ち、本実施形態による半導体装置は、引き出し電極２８の下層側が、組成比Ｘの値が段階的に変化しているＳｉX（ＧｅYＣ1-Y）1-X化合物層より成り、上層側が金属シリサイド及び金属ゲリサイドを含む層より成るものである。ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面において、Ｓｉの組成比Ｘを１、即ちＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅYＣ1-Y）1-X化合物界面において、Ｓｉの組成比Ｘを０．５、即ち金属／Ｓｉ0.5（Ｇｅ0.9Ｃ0.1）0.5化合物となるように、Ｘを段階的に小さくすることを特徴とするものである。
【００４４】
本実施形態では、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａの組成比Ｘの値が段階的に変化しているので、図７に示すように、エネルギーバンド構造もＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａにおいて段階的に変化する。
このように、本実施形態によれば、引き出し電極２８の下層側に、Ｓｉの組成比Ｘの値が段階的に小さくなっているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを用いているので、第２実施形態と同様に引き出し電極のコンタクト抵抗を低減することができる。
【００４５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について説明する。
図４（ｃ）に示すコンタクトホール２６を形成する工程までは、第１実施形態と同様であるので、説明を省略する。
次に、全面にＣＶＤ法により、原料ガスの組成比を段階的に調節し、これにより、Ｓｉの組成比Ｘが１〜０．５まで段階的に小さくなるＳｉX（ＧｅYＣ1-Y）1-X層２８ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあたっては、ＣＶＤ法ではなく、ＭＢＥ法等の他の方法を用いてもよい。本実施形態では、ゲート電極１８及びソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａとの界面における格子不整合が小さいので、ＭＢＥ法を用いれば単結晶を形成することができる。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で形成することができれば、電子のトラップ等を抑制することができるので、これによりコンタクト抵抗を更に低減することが可能となる。
【００４６】
この後の、半導体装置の製造方法は、第２実施形態と同様であるため省略する。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第１乃至第３実施形態では、ＳｉX（ＧｅYＣ1-Y）1-X化合物層やソース／ドレイン拡散層等の導電型をｐ形として説明したが、ＳｉX（ＧｅYＣ1-Y）1-X化合物層やソース／ドレイン拡散層等の導電型はｐ形に限定されるものではなく、ｎ形でもよい。
【００４７】
また、第１乃至第３実施形態では、ＭＯＳトランジスタの引き出し電極を例に説明したが、ＭＯＳトランジスタの引き出し電極に限定されるものではなく、引き出し電極を有する半導体装置であればあらゆる半導体装置に適用することができる。
【００４８】
【発明の効果】
以上の通り、本発明によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置を提供することができる。
【００４９】
また、本発明によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物のバンドギャップエネルギーを示すグラフである。
【図３】本発明の第１実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第２実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図７】本発明の第３実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】熱処理による電気的特性の劣化を示すグラフである。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…半導体層
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…絶縁膜
２６…コンタクトホール
２８…引き出し電極
２８ａ…ＳｉX（ＧｅYＣ1-Y）1-X化合物層
２８ｂ…金属シリサイド及び金属ゲリサイドを含む層
３０…金属膜
１１０…シリコン基板
１１２…素子分離膜
１１４…半導体層
１１６…ゲート絶縁膜
１１８…ゲート電極
１２０…サイドウォール絶縁膜
１２２…ソース／ドレイン拡散層
１２４…絶縁膜
１２６…コンタクトホール
１２８…引き出し電極
１２８ａ…多結晶シリコン層、多結晶ＳｉＧｅ層、多結晶ゲルマニウム層
１２８ｂ…金属シリサイド層、金属シリサイド及び金属ゲリサイドを含む層、金属ゲリサイドを含む層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の引き出し電極のコンタクト抵抗を低減することができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、デジタルＩＣ（Integrated circuit）やアナログＩＣ等の半導体装置では、高集積化・高速動作化に伴い、これらに用いられるＭＯＳトランジスタの引き出し電極のコンタクト抵抗の低減が求められている。
従来の半導体装置を図８を用いて説明する。図８は、従来の半導体装置を示す断面図である。
【０００３】
図８に示すように、シリコン基板１１０表面には素子領域を画定する素子分離膜１１２が形成されており、画定された素子領域には例えばｎ形の半導体層１１４が形成されている。半導体層１１４上には、ＭＯＳトランジスタを構成するゲート絶縁膜１１６及びゲート電極１１８が順に形成されており、これらの側面にはサイドウォール絶縁膜１２０が形成されている。半導体層１１４には、ゲート電極１１８に自己整合でソース／ドレイン拡散層１２２が形成されており、このようにして構成されたＭＯＳトランジスタは絶縁膜１２４により覆われている。
【０００４】
絶縁膜１２４には、ゲート電極１１８、ソース／ドレイン拡散層１２２に達するコンタクトホール１２６が形成されており、このコンタクトホール１２６内には、ゲート電極１１８及びソース／ドレイン拡散層１２２に接続された引き出し電極１２８が形成されている。引き出し電極１２８の下層側には、多結晶シリコン層１２８ａが用いられており、引き出し電極１２８の上層側には、金属シリサイド層１２８ｂが用いられている。このような構成にすれば、ゲート電極１１８又はソース／ドレイン拡散層１２２と引き出し電極１２８の下層側に用いられる多結晶シリコン層１２８ａとの間でショットキー障壁を低くすることができるので、これによりコンタクト抵抗を小さくすることが期待できる。
【０００５】
次に、従来の他の半導体装置を図８を用いて説明する。
従来の他の半導体装置では、引き出し電極１２８の下層側に、多結晶シリコン層よりバンドギャップエネルギーが小さい多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）が用いられ、引き出し電極１２８の上層側に金属シリサイド及び金属ゲリサイドを含む層１２８ｂ（又は金属ゲリサイドを含む層１２８ｂ）が用いられていることが、上記に示した従来の半導体装置と異なる。このような構成にすれば、引き出し電極１２８の下層側に用いられる多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）と、引き出し電極１２８の上層側に用いられる金属シリサイド及び金属ゲリサイドを含む層１２８ｂ（又は金属シリサイド層１２８ｂ）との間でショットキー障壁を低くすることができるので、これによりコンタクト抵抗を小さくすることが期待できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、引き出し電極１２８の下層側が多結晶シリコン層１２８ａより成るため、引き出し電極１２８の下層側の多結晶シリコン層１２８ａとソース／ドレイン拡散層１２２又はゲート電極１１８との界面におけるコンタクト抵抗は低いが、引き出し電極１２８の下層側の多結晶シリコン層１２８ａと上層側の金属シリサイド層１２８ｂとの間では、材料固有の物性により高いショットキー障壁が生じてしまい、これによりコンタクト抵抗が高くなってしまっていた。
【０００７】
このような場合、金属シリサイド層１２８ｂの材料を適宜選択することによりショットキー障壁の高さを低くしてコンタクト抵抗を小さくすることが考えられるが、ソース／ドレイン拡散層１２２の導電型がｎ形のｎチャネルＭＯＳトランジスタとソース／ドレイン拡散層１２２の導電型がｐ形のｐチャネルＭＯＳトランジスタとが併存するＣＭＯＳ（Complementary Metal-Oxide Semiconductor）デバイスでは、この両方の導電型に対してショットキー障壁の高さを低くするように金属シリサイド層１２８ｂの材料を選択するのは困難であった。
【０００８】
また、従来の他の半導体装置では、引き出し電極１２８の下層側に用いられている多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）とソース／ドレイン拡散層１２２又はゲート電極１１８との界面において、格子不整合が大きいため、その界面において大きな歪みが生じていた。このような歪みが生じると、半導体装置の製造における高温の熱処理において、多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）に含まれるＧｅがソース／ドレイン拡散層１２２やゲート電極１１８へ拡散してしまうことがあり、電気的特性が変化してしまうことがあった。
【０００９】
高温の熱処理による電気的特性の変化の一例を図９を用いて説明する。図９は、アニール温度に対するショットキー障壁の高さの変化を示すグラフ（財満、安田、日本学術振興会薄膜第１３１委員会第１８６回研究会資料、(1997)、p.13-18より）であって、試料としてＴｉ／ｐ形ＳｉとＴｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ形Ｓｉとが用いられているものである。図９からわかるように、Ｔｉ／ｐ形Ｓｉの場合には、アニール温度によりショットキー障壁が顕著に変化することはないが、Ｔｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ形Ｓｉの場合には、アニール温度によりショットキー障壁が顕著に変化してしまう。即ち、界面における格子不整合が大きい場合には、高温での熱処理に対して電気的特性の変化が大きくなってしまっていた。
【００１０】
本発明の目的は、ＭＯＳトランジスタ等の引き出し電極のコンタクト抵抗を低減することができ、しかも、高温での熱処理に対する電気的特性の安定した半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層（０＜Ｘ＜１及び０＜Ｙ＜１）と、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有することを特徴とする半導体装置により達成される。これにより、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置を提供することができる。また、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を用いたので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置を提供することができる。
【００１２】
また、上記目的は、シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有し、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層の組成比Ｘは、前記ゲート電極又は前記ソース／ドレイン拡散層との界面においてほぼ１であり、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴って連続的に小さくなっていることを特徴とする半導体装置により達成される。
また、上記目的は、シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有し、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層の組成比Ｘは、前記ゲート電極又は前記ソース／ドレイン拡散層との界面においてほぼ１であり、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴って段階的に小さくなっていることを特徴とする半導体装置により達成される。
【００１３】
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層（０＜Ｘ＜１及び０＜Ｙ＜１）を形成するＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程と、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層上を選択的に金属と反応させ、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。これにより、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層が形成され、上層側に金属シリサイド及び金属ゲリサイドを含む層が形成されているので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置の製造方法を提供することができる。また、引き出し電極の下層側にＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層が形成されているので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置の製造方法を提供することができる。
【００１４】
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが徐々に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが連続的に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。
また、上記目的は、シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが段階的に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程とを有する半導体装置の製造方法により達成される。
また、上記の半導体装置の製造方法において、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、単結晶の前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を形成することが望ましい。
また、上記の半導体装置の製造方法において、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、多結晶の前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を形成することが望ましい。
【００１５】
また、上記の半導体装置の製造方法において、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、前記シリコン基板と前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層との格子定数がほぼ整合するように組成比Ｙを設定することが望ましい。
【００１７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置を図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物層のバンドギャップエネルギーを示すグラフである。図３は、本実施形態による半導体装置のエネルギーバンド構造を示す図である。図４及び図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
図１に示すように、シリコン基板１０表面には素子領域を画定する素子分離膜１２が形成されており、画定された素子領域には例えばｎ形の半導体層１４が形成されている。半導体層１４上には、ＭＯＳトランジスタを構成するゲート絶縁膜１６及びゲート電極１８が順に形成されており、これらの側面にはサイドウォール絶縁膜２０が形成されている。半導体層１４には、ゲート電極１８に自己整合で例えばｐ形のソース／ドレイン拡散層２２が形成されており、このようにして構成されたＭＯＳトランジスタは絶縁膜２４により覆われている。
【００１９】
絶縁膜２４には、ゲート電極１８、ソース／ドレイン拡散層２２に達するコンタクトホール２６が形成されており、このコンタクトホール２６内には、ゲート電極１８及びソース／ドレイン拡散層２２に接続された引き出し電極２８が形成されている。
引き出し電極２８の下層側は、組成比Ｘ＝０．５、組成比Ｙ＝０．９であるＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成り、引き出し電極２８の上層側は、金属シリサイド及び金属ゲリサイドを含む層２８ｂより成る。即ち、本実施形態による半導体装置は、引き出し電極２８の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａが用いられていることに主な特徴がある。
【００２０】
まず、引き出し電極２８のコンタクト抵抗を、バンドギャップエネルギーの観点から図２を用いて説明する。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物層のバンドギャップエネルギーを示したグラフ（R.Braunstein, A.R.Moore, and F.Herman, Phys. Rev.109 (1958), p.695より）である。
図２に示された特性により、ＳｉXＧｅ1-X化合物層は、Ｓｉの組成比Ｘが小さくなるにつれて、バンドギャップエネルギーが小さくなる傾向にあり、Ｘ≦０．５においては０．９ｅＶ以下となる。Ｓｉの組成比がＸ＝１の場合は、バンドギャップエネルギーは１．１ｅＶであるので、組成比Ｘ≦０．５の場合には組成比Ｘ＝１の場合と比べてバンドギャップエネルギーが０．２ｅＶ以上小さくなることがわかる。
【００２１】
図２は、本実施形態による半導体装置の引き出し電極２８の下層側に用いられているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａについてのグラフではないが、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａの場合もＳｉXＧｅ1-X化合物層とほぼ同様のバンドギャップエネルギーになると考えられる。
次に、上記のような検討結果に基づく本実施形態による半導体装置のエネルギーバンド構造について図３を用いて説明する。
【００２２】
図３は、金属／ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／ｐ形Ｓｉ界面のエネルギーバンド構造を示したものである。金属シリサイド及び金属ゲリサイドを含む層２８ｂ、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａ、ソース／ドレイン拡散層２２及びゲート電極１８は、それぞれ図３における金属、ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5、ｐ形Ｓｉに相当する。また、図３において、ＥVacは真空準位、ＥCは伝導帯底のエネルギー準位、ＥFはフェルミ準位、ＥVは価電子帯端のエネルギー準位を示している。また、φMは金属の真空準位までの仕事関数、φBpは金属がｐ形半導体と接触した場合のショットキー障壁を越えるための仕事関数、χ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物の電子親和力、χ（Ｓｉ）はｐ形Ｓｉの電子親和力、Ｅｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物のエネルギーギャップ、Ｅｇ（Ｓｉ）はｐ形Ｓｉのエネルギーギャップ、ΔＥVはｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／Ｓｉ界面の価電子帯端におけるエネルギー準位の差である。
【００２３】
本実施形態のような半導体装置では、電子親和力χ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）と電子親和力χ（Ｓｉ）とがほぼ等しいことが知られており、Ｅｇ（Ｓｉ）＝１．１ｅＶとＥｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）＝０．９ｅＶとの差である０．２ｅＶが価電子帯端におけるエネルギー準位の差ΔＥVとなってあらわれるため、ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物２８ａに相当する層が設けられていなかった従来の半導体装置と比較してショットキー障壁の高さｑφBpを０．２ｅＶ小さくすることができる。
【００２４】
次に、ショットキー障壁の高さｑφBpが０．２ｅＶ小さくなることによりコンタクト抵抗がどの程度低下するかについて、Ｌｅｅの発表した不純物バンドモデル（D.S.Lee and J.G.Fossum, IEEE Tras. Electron Device, ED-30, 626(1983)）を用いて算出する。これによれば、本実施形態による半導体装置のＳｉ0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中の不純物濃度を１×１０20ｃｍ-3とした場合、金属／Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物界面におけるコンタクト抵抗は約２×１０-7Ωｃｍ2となる。従来の半導体装置の金属／Ｓｉ界面におけるコンタクト抵抗は、約２×１０-6Ωｃｍ2と算出できるから、本実施形態による半導体装置では、コンタクト抵抗をほぼ１桁小さくすることができる。
【００２５】
次に、本実施形態による半導体装置の、高温での熱処理に対する電気的特性の安定性について説明する。
高温での熱処理に対して電気的特性が安定しているか否かは、引き出し電極２８による界面の歪みの大きさに依存すると考えられる。界面の歪みが大きいと、高温で熱処理を行ったときに界面の歪みに起因して結晶の再配列が起き、界面の歪みが小さくなるように引き出し電極２８のＳｉ0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中のＧｅ等が移動するので、これにより電気的特性が変化してしまう。界面の歪みの大きさは主に格子不整合に起因すると考えられる。そこで、本実施形態による半導体装置の引き出し電極２８による格子不整合について検討してみる。
【００２６】
まず、従来の半導体装置のように、引き出し電極にＧｅを用いた場合について検討してみる。この場合、Ｓｉの格子定数は０．５４３０７ｎｍであり、Ｇｅの格子定数は０．５６５７５４ｎｍであるから、Ｇｅ／Ｓｉ界面では４．１８％と大きな格子不整合が生じていた。
また、従来の他の半導体装置のように、引き出し電極にＳｉXＧｅ1-X化合物層を用いた場合について検討してみる。この場合、Ｓｉの組成比Ｘを０．５とすると、Ｓｉ0.5Ｇｅ0.5化合物の格子定数は０．５５４４１２ｎｍであるから、Ｓｉ0.5Ｇｅ0.5化合物／Ｓｉ界面においても２．０９％と依然として大きい格子不整合が生じてしまう。従って、ＳｉXＧｅ1-X化合物／Ｓｉの場合は、上述したようにショットキー障壁を低くする点では有効であるが、格子不整合に関しては十分に低減することができず、高温での熱処理に対して電気的安定性が十分に確保できないと考えられる。
【００２７】
これに対し、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉの場合は、ＧｅとＣとの組成比を適切に設定すれば、格子不整合を小さくすることができる。例えば、Ｓｉ0.5（Ｇｅ0.9Ｃ0.1）0.5化合物の格子定数は０．５４３９５８７ｎｍとなり、この場合は、格子不整合は０．１６４％となるから、従来のようなＧｅ／Ｓｉの場合や、ＳｉXＧｅ1-X化合物／Ｓｉの場合と比較して十分に格子不整合を小さくすることができる。そして更に、ＧｅとＣとの組成比を厳密に調整し、Ｓｉ0.5（Ｇｅ0.8915Ｃ0.1085）0.5化合物を用いれば、格子不整合をほぼ０とすることも可能である。従って、格子不整合の大きさは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面においては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面の場合と比較して１桁程度以上も小さくすることができる。
【００２８】
そして、界面の歪みの大きさは上記のような格子不整合に大きく依存するため、界面の歪みの大きさは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面においては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面の場合と比較して１桁程度以上も小さくなると考えられる。
このように、引き出し電極２８の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを用いた場合は、ＳｉX（ＧｅYＣ1-Y）1-X化合物層とゲート電極１８又はソース／ドレイン拡散層２２との界面における格子不整合を極めて小さくすることができるので、これにより界面の歪みを極めて小さくすることができ、従って、高温での熱処理に対して電気的特性の安定性を向上することができる。
【００２９】
このように、本実施形態によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置を提供することができる。また、本実施形態によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置を提供することができる。
【００３０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について説明する。
まず、図４（ａ）に示すように、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、シリコン基板１０表面に、素子領域を画定する素子分離膜１２を形成する。この後、素子領域に不純物イオンを注入し、例えばｎ形の半導体層１４を形成する。この後、全面にシリコン酸化膜を形成し、シリコン酸化膜上に導電膜を形成する。この後、シリコン酸化膜及び導電膜を所定の形状にパターニングして、ゲート絶縁膜１６及びゲート電極１８を形成する。この後、全面に絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりゲート絶縁膜１６及びゲート電極１８の側面にサイドウォール絶縁膜２０を形成する。この後、ゲート電極１８をマスクとして例えばｐ形の不純物イオンを注入し、ゲート電極１８に自己整合でソース／ドレイン拡散層２２を形成することにより、ＭＯＳトランジスタを形成する。
【００３１】
次に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、全面に絶縁膜２４を形成する（図４（ａ）参照）。
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法等により、絶縁膜２４表面を平坦化する（図４（ｂ）参照）。
次に、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）技術を用いて、ゲート電極１８及びソース／ドレイン拡散層２２表面を露出するコンタクトホール２６を形成する（図４（ｃ）参照）。
【００３２】
次に、全面にＣＶＤ法により、組成比Ｘを０．５、組成比Ｙを０．９とするＳｉX（ＧｅYＣ1ーY）1-X化合物層２８ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあたっては、ＣＶＤ法ではなく、ＭＢＥ（Molecular Beam Epitaxy、分子線エピタキシャル）法等の他の方法を用いてもよい。本実施形態では、ゲート電極１８及びソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａとの界面における格子不整合が小さいので、ＭＢＥ法を用いれば単結晶を形成することができる。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で形成することができれば、電子のトラップ等を抑制することができるので、これによりコンタクト抵抗を更に低減することが可能となる。
【００３３】
次に、ＣＭＰ法等の研磨技術を用いて、ＳｉX（ＧｅYＣ1ーY）1-X化合物層２８ａを平坦化する（図５（ａ）参照）。
次に、全面に金属膜３０を形成する。金属膜３０の材料としては、例えば、Ｔｉ、ＴｉＳｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＷＳｉ2等を用いることができる（図５（ｂ）参照）。
【００３４】
次に、熱処理を行うと、ＳｉX（ＧｅYＣ1ーY）1-X化合物層２８ａと金属膜３０とが反応し、これにより金属シリサイド及び金属ゲリサイドを含む層２８ｂが形成される。
次に、化学溶液を用いてエッチングすることにより、未反応の金属膜３０を除去することにより引き出し電極２８を形成し、本実施形態による半導体装置が完成する。
【００３５】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１、図４、図５、及び図６を用いて説明する。図６は、本実施形態による半導体装置のエネルギーバンド構造を示す図である。
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
【００３６】
本実施形態による半導体装置は、引き出し電極２８の下層側がＳｉの組成比Ｘの値が連続的に変化しているＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層２８ａより成る他は、第１実施形態による半導体装置と同様である。
即ち、本実施形態による半導体装置は、引き出し電極２８の下層側が、傾斜組成のＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層２８ａより成り、上層側が金属シリサイド及び金属ゲリサイドを含む層２８ｂより成るものである。ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物／Ｓｉ界面において、Ｓｉの組成比Ｘを１、即ちＳｉ／Ｓｉとし、金属／ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物界面において、Ｓｉの組成比Ｘを０．５、つまりＳｉ０．５（Ｇｅ０．９Ｃ０．１）０．５となるように、組成比Ｘを連続的に小さくすることを特徴とするものである。
【００３７】
次に、本実施形態による半導体装置のエネルギーバンド構造を図６を用いて説明する。
金属シリサイド及び金属ゲリサイドを含む層２８ｂ、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａ、ソース／ドレイン拡散層２２及びゲート電極１８は、それぞれ図６における金属、ｐ形Ｓｉx（ＧｅYＣ1-Y）1-x、ｐ形Ｓｉに相当する。
【００３８】
第１実施形態による半導体装置では、図３に示すように、Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／Ｓｉ界面において、価電子帯端にエネルギー準位の差ΔＥVが生じていた。このような価電子帯端におけるエネルギー準位の差ΔＥVが生じていると、キャリアの移動が阻害されてしまうため、コンタクト抵抗を十分に低下することができない場合がある。
【００３９】
本実施形態による半導体装置は、上記のような課題に鑑みて為されたものであって、ＳｉX（ＧｅYＣ1-Y）1-X化合物／ｐ形Ｓｉ界面においてのＳｉの組成比Ｘ＝１、つまりＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅYＣ1-Y）1-X化合物界面において組成比Ｘ＝０．５、つまり金属／Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物となるように、組成比Ｘを連続的に小さくしている。これにより、図６に示すようなエネルギーバンド構造となり、図３に示すような価電子帯端におけるエネルギー準位の差ΔＥVをなくすことができる。即ち、価電子帯端におけるエネルギー準位の差ΔＥVをなくすことにより、キャリアの移動が容易になるので、コンタクト抵抗を更に小さくすることができる。
【００４０】
このように、本実施形態によれば、引き出し電極の下層側にＳｉの組成比Ｘの値が連続的に変化するＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、価電子帯端におけるエネルギー準位の差ΔＥVをなくすことができ、これにより引き出し電極のコンタクト抵抗を更に低減することができる。
【００４１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４及び図５説明する。
図４（ｃ）に示すコンタクトホール２６を形成する工程までは、第１実施形態と同様であるので、説明を省略する。
次に、全面にＣＶＤ法により、原料ガスの組成比を連続的に調節し、これにより、Ｓｉの組成比Ｘが１〜０．５まで連続的に減少するＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあたっては、ＣＶＤ法ではなく、ＭＢＥ法等の他の方法を用いてもよい。本実施形態では、ゲート電極１８及びソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａとの界面における格子不整合が小さいので、ＭＢＥ法を用いれば単結晶を形成することができる。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で形成することができれば、電子のトラップ等を抑制することができるので、これによりコンタクト抵抗を更に低減することが可能となる。
【００４２】
この後の、半導体装置の製造方法は、第１実施形態と同様であるため省略する。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図１、図４、図５及び図７を用いて説明する。
【００４３】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
本実施形態による半導体装置は、引き出し電極２８の下層側が、Ｓｉの組成比Ｘの値が段階的に小さくなる傾斜組成のＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成る他は、第１実施形態による半導体装置と同様である。
即ち、本実施形態による半導体装置は、引き出し電極２８の下層側が、組成比Ｘの値が段階的に変化しているＳｉX（ＧｅYＣ1-Y）1-X化合物層より成り、上層側が金属シリサイド及び金属ゲリサイドを含む層より成るものである。ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面において、Ｓｉの組成比Ｘを１、即ちＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅYＣ1-Y）1-X化合物界面において、Ｓｉの組成比Ｘを０．５、即ち金属／Ｓｉ0.5（Ｇｅ0.9Ｃ0.1）0.5化合物となるように、Ｘを段階的に小さくすることを特徴とするものである。
【００４４】
本実施形態では、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａの組成比Ｘの値が段階的に変化しているので、図７に示すように、エネルギーバンド構造もＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａにおいて段階的に変化する。
このように、本実施形態によれば、引き出し電極２８の下層側に、Ｓｉの組成比Ｘの値が段階的に小さくなっているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを用いているので、第２実施形態と同様に引き出し電極のコンタクト抵抗を低減することができる。
【００４５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について説明する。
図４（ｃ）に示すコンタクトホール２６を形成する工程までは、第１実施形態と同様であるので、説明を省略する。
次に、全面にＣＶＤ法により、原料ガスの組成比を段階的に調節し、これにより、Ｓｉの組成比Ｘが１〜０．５まで段階的に小さくなるＳｉX（ＧｅYＣ1-Y）1-X層２８ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあたっては、ＣＶＤ法ではなく、ＭＢＥ法等の他の方法を用いてもよい。本実施形態では、ゲート電極１８及びソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａとの界面における格子不整合が小さいので、ＭＢＥ法を用いれば単結晶を形成することができる。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で形成することができれば、電子のトラップ等を抑制することができるので、これによりコンタクト抵抗を更に低減することが可能となる。
【００４６】
この後の、半導体装置の製造方法は、第２実施形態と同様であるため省略する。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第１乃至第３実施形態では、ＳｉX（ＧｅYＣ1-Y）1-X化合物層やソース／ドレイン拡散層等の導電型をｐ形として説明したが、ＳｉX（ＧｅYＣ1-Y）1-X化合物層やソース／ドレイン拡散層等の導電型はｐ形に限定されるものではなく、ｎ形でもよい。
【００４７】
また、第１乃至第３実施形態では、ＭＯＳトランジスタの引き出し電極を例に説明したが、ＭＯＳトランジスタの引き出し電極に限定されるものではなく、引き出し電極を有する半導体装置であればあらゆる半導体装置に適用することができる。
【００４８】
【発明の効果】
以上の通り、本発明によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金属シリサイド及び金属ゲリサイドを含む層を用いたので、ショットキー障壁を小さくすることができ、コンタクト抵抗の低い半導体装置を提供することができる。
【００４９】
また、本発明によれば、引き出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたので、ゲート電極又はソース／ドレイン拡散層との界面における格子不整合を極めて小さくすることができ、高温での熱処理に対する電気的特性の安定した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物のバンドギャップエネルギーを示すグラフである。
【図３】本発明の第１実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第２実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図７】本発明の第３実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】熱処理による電気的特性の劣化を示すグラフである。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…半導体層
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…絶縁膜
２６…コンタクトホール
２８…引き出し電極
２８ａ…ＳｉX（ＧｅYＣ1-Y）1-X化合物層
２８ｂ…金属シリサイド及び金属ゲリサイドを含む層
３０…金属膜
１１０…シリコン基板
１１２…素子分離膜
１１４…半導体層
１１６…ゲート絶縁膜
１１８…ゲート電極
１２０…サイドウォール絶縁膜
１２２…ソース／ドレイン拡散層
１２４…絶縁膜
１２６…コンタクトホール
１２８…引き出し電極
１２８ａ…多結晶シリコン層、多結晶ＳｉＧｅ層、多結晶ゲルマニウム層
１２８ｂ…金属シリサイド層、金属シリサイド及び金属ゲリサイドを含む層、金属ゲリサイドを含む層
Claims (10)
- シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、
前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、
前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層（０＜Ｘ＜１及び０＜Ｙ＜１）と、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極と
を有することを特徴とする半導体装置。 - シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、
前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、
前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有し、
前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層の組成比Ｘは、前記ゲート電極又は前記ソース／ドレイン拡散層との界面においてほぼ１であり、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴って連続的に小さくなっている
ことを特徴とする半導体装置。 - シリコン基板上に形成され、ゲート電極とソース／ドレイン拡散層とを有するトランジスタと、
前記トランジスタ上に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に達するコンタクトホールが形成された絶縁膜と、
前記コンタクトホール内に形成され、前記ゲート電極又は前記ソース／ドレイン拡散層に接続されたＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）と、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上に形成された金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極とを有し、
前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層の組成比Ｘは、前記ゲート電極又は前記ソース／ドレイン拡散層との界面においてほぼ１であり、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴って段階的に小さくなっている
ことを特徴とする半導体装置。 - シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、
全面に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層（０＜Ｘ＜１及び０＜Ｙ＜１）を形成するＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程と、
前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層上を選択的に金属と反応させ、前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程と
を有することを特徴とする半導体装置の製造方法。 - シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、
全面に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが徐々に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、
前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程と
を有することを特徴とする半導体装置の製造方法。 - シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、
全面に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが連続的に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、
前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程と
を有することを特徴とする半導体装置の製造方法。 - シリコン基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成するトランジスタ形成工程と、
全面に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイン拡散層表面を露出するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層（０＜Ｘ≦１及び０＜Ｙ＜１）を、前記ゲート電極又は前記ソース／ドレイン拡散層との界面における組成比Ｘをほぼ１とし、前記ゲート電極又は前記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが段階的に小さくなるように形成するＳｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層形成工程と、
前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層上を選択的に金属と反応させ、前記Ｓｉ Ｘ （Ｇｅ Ｙ Ｃ １−Ｙ ） １−Ｘ 化合物層と金属シリサイド及び金属ゲリサイドを含む層とを有する引き出し電極を形成する引き出し電極工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、単結晶の前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、多結晶の前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層形成工程では、前記シリコン基板と前記ＳｉＸ（ＧｅＹＣ１−Ｙ）１−Ｘ化合物層との格子定数がほぼ整合するように組成比Ｙを設定する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP00877298A JP3686247B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214680A JPH11214680A (ja) | 1999-08-06 |
| JP3686247B2 true JP3686247B2 (ja) | 2005-08-24 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP3686247B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4268697B2 (ja) * | 1997-08-20 | 2009-05-27 | 槌屋ティスコ株式会社 | 粉粒体の漏れ防止用のシール材を備えた電子写真装置及びシール材 |
| JP4136380B2 (ja) | 2001-12-21 | 2008-08-20 | 日本碍子株式会社 | 高熱伝導性含Ｓｉ材料及びその製造方法 |
| JP5186701B2 (ja) * | 2006-09-25 | 2013-04-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-01-20 JP JP00877298A patent/JP3686247B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11214680A (ja) | 1999-08-06 |
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