JPH11214680A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11214680A JPH11214680A JP877298A JP877298A JPH11214680A JP H11214680 A JPH11214680 A JP H11214680A JP 877298 A JP877298 A JP 877298A JP 877298 A JP877298 A JP 877298A JP H11214680 A JPH11214680 A JP H11214680A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタ等の引き出し電極のコン
タクト抵抗を低減することができ、しかも、高温での熱
処理に対する電気的特性の安定した半導体装置及びその
製造方法を提供する。 【解決手段】 シリコン基板１０上に形成され、ゲート
電極１８とソース／ドレイン拡散層２２とを有するトラ
ンジスタと、トランジスタ上に形成され、ゲート電極１
８又はソース／ドレイン拡散層２２に達するコンタクト
ホール２６が形成された絶縁膜２４と、コンタクトホー
ル２６内に形成され、ゲート電極１８又はソース／ドレ
イン拡散層２２に接続されたＳｉX（ＧｅYＣ1-Y）1-X化
合物層２８ａと、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８
ａ上に形成された金属シリサイド及び金属ゲリサイドを
含む層２８ｂとを有する引き出し電極２８とを有してい
る。
タクト抵抗を低減することができ、しかも、高温での熱
処理に対する電気的特性の安定した半導体装置及びその
製造方法を提供する。 【解決手段】 シリコン基板１０上に形成され、ゲート
電極１８とソース／ドレイン拡散層２２とを有するトラ
ンジスタと、トランジスタ上に形成され、ゲート電極１
８又はソース／ドレイン拡散層２２に達するコンタクト
ホール２６が形成された絶縁膜２４と、コンタクトホー
ル２６内に形成され、ゲート電極１８又はソース／ドレ
イン拡散層２２に接続されたＳｉX（ＧｅYＣ1-Y）1-X化
合物層２８ａと、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８
ａ上に形成された金属シリサイド及び金属ゲリサイドを
含む層２８ｂとを有する引き出し電極２８とを有してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にＭＯＳ（Metal Oxide Semicond
uctor）トランジスタ等の引き出し電極のコンタクト抵
抗を低減することができる半導体装置及びその製造方法
に関する。
の製造方法に係り、特にＭＯＳ（Metal Oxide Semicond
uctor）トランジスタ等の引き出し電極のコンタクト抵
抗を低減することができる半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、デジタルＩＣ（Integrated circu
it）やアナログＩＣ等の半導体装置では、高集積化・高
速動作化に伴い、これらに用いられるＭＯＳトランジス
タの引き出し電極のコンタクト抵抗の低減が求められて
いる。従来の半導体装置を図８を用いて説明する。図８
は、従来の半導体装置を示す断面図である。
it）やアナログＩＣ等の半導体装置では、高集積化・高
速動作化に伴い、これらに用いられるＭＯＳトランジス
タの引き出し電極のコンタクト抵抗の低減が求められて
いる。従来の半導体装置を図８を用いて説明する。図８
は、従来の半導体装置を示す断面図である。
【０００３】図８に示すように、シリコン基板１１０表
面には素子領域を画定する素子分離膜１１２が形成され
ており、画定された素子領域には例えばｎ形の半導体層
１１４が形成されている。半導体層１１４上には、ＭＯ
Ｓトランジスタを構成するゲート絶縁膜１１６及びゲー
ト電極１１８が順に形成されており、これらの側面には
サイドウォール絶縁膜１２０が形成されている。半導体
層１１４には、ゲート電極１１８に自己整合でソース／
ドレイン拡散層１２２が形成されており、このようにし
て構成されたＭＯＳトランジスタは絶縁膜１２４により
覆われている。
面には素子領域を画定する素子分離膜１１２が形成され
ており、画定された素子領域には例えばｎ形の半導体層
１１４が形成されている。半導体層１１４上には、ＭＯ
Ｓトランジスタを構成するゲート絶縁膜１１６及びゲー
ト電極１１８が順に形成されており、これらの側面には
サイドウォール絶縁膜１２０が形成されている。半導体
層１１４には、ゲート電極１１８に自己整合でソース／
ドレイン拡散層１２２が形成されており、このようにし
て構成されたＭＯＳトランジスタは絶縁膜１２４により
覆われている。
【０００４】絶縁膜１２４には、ゲート電極１１８、ソ
ース／ドレイン拡散層１２２に達するコンタクトホール
１２６が形成されており、このコンタクトホール１２６
内には、ゲート電極１１８及びソース／ドレイン拡散層
１２２に接続された引き出し電極１２８が形成されてい
る。引き出し電極１２８の下層側には、多結晶シリコン
層１２８ａが用いられており、引き出し電極１２８の上
層側には、金属シリサイド層１２８ｂが用いられてい
る。このような構成にすれば、ゲート電極１１８又はソ
ース／ドレイン拡散層１２２と引き出し電極１２８の下
層側に用いられる多結晶シリコン層１２８ａとの間でシ
ョットキー障壁を低くすることができるので、これによ
りコンタクト抵抗を小さくすることが期待できる。
ース／ドレイン拡散層１２２に達するコンタクトホール
１２６が形成されており、このコンタクトホール１２６
内には、ゲート電極１１８及びソース／ドレイン拡散層
１２２に接続された引き出し電極１２８が形成されてい
る。引き出し電極１２８の下層側には、多結晶シリコン
層１２８ａが用いられており、引き出し電極１２８の上
層側には、金属シリサイド層１２８ｂが用いられてい
る。このような構成にすれば、ゲート電極１１８又はソ
ース／ドレイン拡散層１２２と引き出し電極１２８の下
層側に用いられる多結晶シリコン層１２８ａとの間でシ
ョットキー障壁を低くすることができるので、これによ
りコンタクト抵抗を小さくすることが期待できる。
【０００５】次に、従来の他の半導体装置を図８を用い
て説明する。従来の他の半導体装置では、引き出し電極
１２８の下層側に、多結晶シリコン層よりバンドギャッ
プエネルギーが小さい多結晶ＳｉＧｅ層１２８ａ（又は
多結晶ゲルマニウム層１２８ａ）が用いられ、引き出し
電極１２８の上層側に金属シリサイド及び金属ゲリサイ
ドを含む層１２８ｂ（又は金属ゲリサイドを含む層１２
８ｂ）が用いられていることが、上記に示した従来の半
導体装置と異なる。このような構成にすれば、引き出し
電極１２８の下層側に用いられる多結晶ＳｉＧｅ層１２
８ａ（又は多結晶ゲルマニウム層１２８ａ）と、引き出
し電極１２８の上層側に用いられる金属シリサイド及び
金属ゲリサイドを含む層１２８ｂ（又は金属シリサイド
層１２８ｂ）との間でショットキー障壁を低くすること
ができるので、これによりコンタクト抵抗を小さくする
ことが期待できる。
て説明する。従来の他の半導体装置では、引き出し電極
１２８の下層側に、多結晶シリコン層よりバンドギャッ
プエネルギーが小さい多結晶ＳｉＧｅ層１２８ａ（又は
多結晶ゲルマニウム層１２８ａ）が用いられ、引き出し
電極１２８の上層側に金属シリサイド及び金属ゲリサイ
ドを含む層１２８ｂ（又は金属ゲリサイドを含む層１２
８ｂ）が用いられていることが、上記に示した従来の半
導体装置と異なる。このような構成にすれば、引き出し
電極１２８の下層側に用いられる多結晶ＳｉＧｅ層１２
８ａ（又は多結晶ゲルマニウム層１２８ａ）と、引き出
し電極１２８の上層側に用いられる金属シリサイド及び
金属ゲリサイドを含む層１２８ｂ（又は金属シリサイド
層１２８ｂ）との間でショットキー障壁を低くすること
ができるので、これによりコンタクト抵抗を小さくする
ことが期待できる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、引き出し電極１２８の下層側が多結晶
シリコン層１２８ａより成るため、引き出し電極１２８
の下層側の多結晶シリコン層１２８ａとソース／ドレイ
ン拡散層１２２又はゲート電極１１８との界面における
コンタクト抵抗は低いが、引き出し電極１２８の下層側
の多結晶シリコン層１２８ａと上層側の金属シリサイド
層１２８ｂとの間では、材料固有の物性により高いショ
ットキー障壁が生じてしまい、これによりコンタクト抵
抗が高くなってしまっていた。
半導体装置では、引き出し電極１２８の下層側が多結晶
シリコン層１２８ａより成るため、引き出し電極１２８
の下層側の多結晶シリコン層１２８ａとソース／ドレイ
ン拡散層１２２又はゲート電極１１８との界面における
コンタクト抵抗は低いが、引き出し電極１２８の下層側
の多結晶シリコン層１２８ａと上層側の金属シリサイド
層１２８ｂとの間では、材料固有の物性により高いショ
ットキー障壁が生じてしまい、これによりコンタクト抵
抗が高くなってしまっていた。
【０００７】このような場合、金属シリサイド層１２８
ｂの材料を適宜選択することによりショットキー障壁の
高さを低くしてコンタクト抵抗を小さくすることが考え
られるが、ソース／ドレイン拡散層１２２の導電型がｎ
形のｎチャネルＭＯＳトランジスタとソース／ドレイン
拡散層１２２の導電型がｐ形のｐチャネルＭＯＳトラン
ジスタとが併存するＣＭＯＳ（Complementary Metal-Ox
ide Semiconductor）デバイスでは、この両方の導電型
に対してショットキー障壁の高さを低くするように金属
シリサイド層１２８ｂの材料を選択するのは困難であっ
た。
ｂの材料を適宜選択することによりショットキー障壁の
高さを低くしてコンタクト抵抗を小さくすることが考え
られるが、ソース／ドレイン拡散層１２２の導電型がｎ
形のｎチャネルＭＯＳトランジスタとソース／ドレイン
拡散層１２２の導電型がｐ形のｐチャネルＭＯＳトラン
ジスタとが併存するＣＭＯＳ（Complementary Metal-Ox
ide Semiconductor）デバイスでは、この両方の導電型
に対してショットキー障壁の高さを低くするように金属
シリサイド層１２８ｂの材料を選択するのは困難であっ
た。
【０００８】また、従来の他の半導体装置では、引き出
し電極１２８の下層側に用いられている多結晶ＳｉＧｅ
層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）とソ
ース／ドレイン拡散層１２２又はゲート電極１１８との
界面において、格子不整合が大きいため、その界面にお
いて大きな歪みが生じていた。このような歪みが生じる
と、半導体装置の製造における高温の熱処理において、
多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層
１２８ａ）に含まれるＧｅがソース／ドレイン拡散層１
２２やゲート電極１１８へ拡散してしまうことがあり、
電気的特性が変化してしまうことがあった。
し電極１２８の下層側に用いられている多結晶ＳｉＧｅ
層１２８ａ（又は多結晶ゲルマニウム層１２８ａ）とソ
ース／ドレイン拡散層１２２又はゲート電極１１８との
界面において、格子不整合が大きいため、その界面にお
いて大きな歪みが生じていた。このような歪みが生じる
と、半導体装置の製造における高温の熱処理において、
多結晶ＳｉＧｅ層１２８ａ（又は多結晶ゲルマニウム層
１２８ａ）に含まれるＧｅがソース／ドレイン拡散層１
２２やゲート電極１１８へ拡散してしまうことがあり、
電気的特性が変化してしまうことがあった。
【０００９】高温の熱処理による電気的特性の変化の一
例を図９を用いて説明する。図９は、アニール温度に対
するショットキー障壁の高さの変化を示すグラフ（財
満、安田、日本学術振興会薄膜第１３１委員会第１８６
回研究会資料、(1997)、p.13-18より）であって、試料
としてＴｉ／ｐ形ＳｉとＴｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ
形Ｓｉとが用いられているものである。図９からわかる
ように、Ｔｉ／ｐ形Ｓｉの場合には、アニール温度によ
りショットキー障壁が顕著に変化することはないが、Ｔ
ｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ形Ｓｉの場合には、アニー
ル温度によりショットキー障壁が顕著に変化してしま
う。即ち、界面における格子不整合が大きい場合には、
高温での熱処理に対して電気的特性の変化が大きくなっ
てしまっていた。
例を図９を用いて説明する。図９は、アニール温度に対
するショットキー障壁の高さの変化を示すグラフ（財
満、安田、日本学術振興会薄膜第１３１委員会第１８６
回研究会資料、(1997)、p.13-18より）であって、試料
としてＴｉ／ｐ形ＳｉとＴｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ
形Ｓｉとが用いられているものである。図９からわかる
ように、Ｔｉ／ｐ形Ｓｉの場合には、アニール温度によ
りショットキー障壁が顕著に変化することはないが、Ｔ
ｉ／ｐ形Ｓｉ0.8Ｇｅ0.2／ｐ形Ｓｉの場合には、アニー
ル温度によりショットキー障壁が顕著に変化してしま
う。即ち、界面における格子不整合が大きい場合には、
高温での熱処理に対して電気的特性の変化が大きくなっ
てしまっていた。
【００１０】本発明の目的は、ＭＯＳトランジスタ等の
引き出し電極のコンタクト抵抗を低減することができ、
しかも、高温での熱処理に対する電気的特性の安定した
半導体装置及びその製造方法を提供することにある。
引き出し電極のコンタクト抵抗を低減することができ、
しかも、高温での熱処理に対する電気的特性の安定した
半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的は、シリコン基
板上に形成され、ゲート電極とソース／ドレイン拡散層
とを有するトランジスタと、前記トランジスタ上に形成
され、前記ゲート電極又は前記ソース／ドレイン拡散層
に達するコンタクトホールが形成された絶縁膜と、前記
コンタクトホール内に形成され、前記ゲート電極又は前
記ソース／ドレイン拡散層に接続されたＳｉX（ＧｅYＣ
1-Y）1-X化合物層と、前記ＳｉX（ＧｅYＣ1-Y）1-X化合
物層上に形成された金属シリサイド及び金属ゲリサイド
を含む層とを有する引き出し電極とを有することを特徴
とする半導体装置により達成される。これにより、引き
出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を
用い、上層側に金属シリサイド及び金属ゲリサイドを含
む層を用いたので、ショットキー障壁を小さくすること
ができ、コンタクト抵抗の低い半導体装置を提供するこ
とができる。また、引き出し電極の下層側にＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層を用いたので、ゲート電極又は
ソース／ドレイン拡散層との界面における格子不整合を
極めて小さくすることができ、高温での熱処理に対する
電気的特性の安定した半導体装置を提供することができ
る。
板上に形成され、ゲート電極とソース／ドレイン拡散層
とを有するトランジスタと、前記トランジスタ上に形成
され、前記ゲート電極又は前記ソース／ドレイン拡散層
に達するコンタクトホールが形成された絶縁膜と、前記
コンタクトホール内に形成され、前記ゲート電極又は前
記ソース／ドレイン拡散層に接続されたＳｉX（ＧｅYＣ
1-Y）1-X化合物層と、前記ＳｉX（ＧｅYＣ1-Y）1-X化合
物層上に形成された金属シリサイド及び金属ゲリサイド
を含む層とを有する引き出し電極とを有することを特徴
とする半導体装置により達成される。これにより、引き
出し電極の下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を
用い、上層側に金属シリサイド及び金属ゲリサイドを含
む層を用いたので、ショットキー障壁を小さくすること
ができ、コンタクト抵抗の低い半導体装置を提供するこ
とができる。また、引き出し電極の下層側にＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層を用いたので、ゲート電極又は
ソース／ドレイン拡散層との界面における格子不整合を
極めて小さくすることができ、高温での熱処理に対する
電気的特性の安定した半導体装置を提供することができ
る。
【００１２】また、上記の半導体装置において、前記Ｓ
ｉX（ＧｅYＣ1-Y）1-X化合物層の組成比Ｘは、前記ゲー
ト電極又は前記ソース／ドレイン拡散層との界面におい
てほぼ１であり、前記ゲート電極又は前記ソース／ドレ
イン拡散層から離れるに伴って連続的に小さくなってい
ることが望ましい。また、上記の半導体装置において、
前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層の組成比Ｘは、前
記ゲート電極又は前記ソース／ドレイン拡散層との界面
においてほぼ１であり、前記ゲート電極又は前記ソース
／ドレイン拡散層から離れるに伴って段階的に小さくな
っていることが望ましい。
ｉX（ＧｅYＣ1-Y）1-X化合物層の組成比Ｘは、前記ゲー
ト電極又は前記ソース／ドレイン拡散層との界面におい
てほぼ１であり、前記ゲート電極又は前記ソース／ドレ
イン拡散層から離れるに伴って連続的に小さくなってい
ることが望ましい。また、上記の半導体装置において、
前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層の組成比Ｘは、前
記ゲート電極又は前記ソース／ドレイン拡散層との界面
においてほぼ１であり、前記ゲート電極又は前記ソース
／ドレイン拡散層から離れるに伴って段階的に小さくな
っていることが望ましい。
【００１３】また、上記目的は、シリコン基板上に、ゲ
ート電極とソース／ドレイン拡散層を有するトランジス
タを形成するトランジスタ形成工程と、全面に、絶縁膜
を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲー
ト電極又は前記ソース／ドレイン拡散層表面を露出する
コンタクトホールを形成するコンタクトホール形成工程
と、前記コンタクトホール内に、ＳｉX（ＧｅYＣ1-Y）
1-X化合物層を形成するＳｉX（ＧｅYＣ1-Y）1-X化合物
層形成工程と、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層上
を選択的に金属と反応させ、前記ＳｉX（ＧｅYＣ1-Y）
1-X化合物層と金属シリサイド及び金属ゲリサイドを含
む層とを有する引き出し電極を形成する引き出し電極工
程とを有する半導体装置の製造方法により達成される。
これにより、引き出し電極の下層側にＳｉX（ＧｅYＣ
1-Y）1-X化合物層が形成され、上層側に金属シリサイド
及び金属ゲリサイドを含む層が形成されているので、シ
ョットキー障壁を小さくすることができ、コンタクト抵
抗の低い半導体装置の製造方法を提供することができ
る。また、引き出し電極の下層側にＳｉX（Ｇｅ
YＣ1-Y）1-X化合物層が形成されているので、ゲート電
極又はソース／ドレイン拡散層との界面における格子不
整合を極めて小さくすることができ、高温での熱処理に
対する電気的特性の安定した半導体装置の製造方法を提
供することができる。
ート電極とソース／ドレイン拡散層を有するトランジス
タを形成するトランジスタ形成工程と、全面に、絶縁膜
を形成する絶縁膜形成工程と、前記絶縁膜に、前記ゲー
ト電極又は前記ソース／ドレイン拡散層表面を露出する
コンタクトホールを形成するコンタクトホール形成工程
と、前記コンタクトホール内に、ＳｉX（ＧｅYＣ1-Y）
1-X化合物層を形成するＳｉX（ＧｅYＣ1-Y）1-X化合物
層形成工程と、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層上
を選択的に金属と反応させ、前記ＳｉX（ＧｅYＣ1-Y）
1-X化合物層と金属シリサイド及び金属ゲリサイドを含
む層とを有する引き出し電極を形成する引き出し電極工
程とを有する半導体装置の製造方法により達成される。
これにより、引き出し電極の下層側にＳｉX（ＧｅYＣ
1-Y）1-X化合物層が形成され、上層側に金属シリサイド
及び金属ゲリサイドを含む層が形成されているので、シ
ョットキー障壁を小さくすることができ、コンタクト抵
抗の低い半導体装置の製造方法を提供することができ
る。また、引き出し電極の下層側にＳｉX（Ｇｅ
YＣ1-Y）1-X化合物層が形成されているので、ゲート電
極又はソース／ドレイン拡散層との界面における格子不
整合を極めて小さくすることができ、高温での熱処理に
対する電気的特性の安定した半導体装置の製造方法を提
供することができる。
【００１４】また、上記の半導体装置の製造方法におい
て、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程で
は、単結晶の前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層を形
成することが望ましい。また、上記の半導体装置の製造
方法において、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形
成工程では、多結晶の前記ＳｉX（ＧｅYＣ1-Y）1-X化合
物層を形成することが望ましい。
て、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程で
は、単結晶の前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層を形
成することが望ましい。また、上記の半導体装置の製造
方法において、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形
成工程では、多結晶の前記ＳｉX（ＧｅYＣ1-Y）1-X化合
物層を形成することが望ましい。
【００１５】また、上記の半導体装置の製造方法におい
て、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程で
は、前記シリコン基板と前記ＳｉX（ＧｅYＣ1-Y）1-X化
合物層との格子定数がほぼ整合するように組成比Ｙを設
定することが望ましい。また、上記の半導体装置の製造
方法において、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形
成工程では、前記ゲート電極又は前記ソース／ドレイン
拡散層との界面における組成比Ｘをほぼ１とし、前記ゲ
ート電極又は前記ソース／ドレイン拡散層から離れるに
伴い組成比Ｘが徐々に小さくなるように前記ＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層を形成することが望ましい。
て、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程で
は、前記シリコン基板と前記ＳｉX（ＧｅYＣ1-Y）1-X化
合物層との格子定数がほぼ整合するように組成比Ｙを設
定することが望ましい。また、上記の半導体装置の製造
方法において、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形
成工程では、前記ゲート電極又は前記ソース／ドレイン
拡散層との界面における組成比Ｘをほぼ１とし、前記ゲ
ート電極又は前記ソース／ドレイン拡散層から離れるに
伴い組成比Ｘが徐々に小さくなるように前記ＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層を形成することが望ましい。
【００１６】また、上記の半導体装置の製造方法におい
て、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程で
は、組成比Ｘが連続的に小さくなるように前記Ｓｉ
X（ＧｅYＣ 1-Y）1-X化合物層を形成することが望まし
い。また、上記の半導体装置の製造方法において、前記
ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、組成比
Ｘが段階的に小さくなるように前記ＳｉX（Ｇｅ
YＣ 1-Y）1-X化合物層を形成することが望ましい。
て、前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程で
は、組成比Ｘが連続的に小さくなるように前記Ｓｉ
X（ＧｅYＣ 1-Y）1-X化合物層を形成することが望まし
い。また、上記の半導体装置の製造方法において、前記
ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、組成比
Ｘが段階的に小さくなるように前記ＳｉX（Ｇｅ
YＣ 1-Y）1-X化合物層を形成することが望ましい。
【００１７】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置を図１乃至図５を用いて説明す
る。図１は、本実施形態による半導体装置を示す断面図
である。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X
化合物層のバンドギャップエネルギーを示すグラフであ
る。図３は、本実施形態による半導体装置のエネルギー
バンド構造を示す図である。図４及び図５は、本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
施形態による半導体装置を図１乃至図５を用いて説明す
る。図１は、本実施形態による半導体装置を示す断面図
である。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X
化合物層のバンドギャップエネルギーを示すグラフであ
る。図３は、本実施形態による半導体装置のエネルギー
バンド構造を示す図である。図４及び図５は、本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。
【００１８】（半導体装置）まず、本実施形態による半
導体装置を図１を用いて説明する。図１に示すように、
シリコン基板１０表面には素子領域を画定する素子分離
膜１２が形成されており、画定された素子領域には例え
ばｎ形の半導体層１４が形成されている。半導体層１４
上には、ＭＯＳトランジスタを構成するゲート絶縁膜１
６及びゲート電極１８が順に形成されており、これらの
側面にはサイドウォール絶縁膜２０が形成されている。
半導体層１４には、ゲート電極１８に自己整合で例えば
ｐ形のソース／ドレイン拡散層２２が形成されており、
このようにして構成されたＭＯＳトランジスタは絶縁膜
２４により覆われている。
導体装置を図１を用いて説明する。図１に示すように、
シリコン基板１０表面には素子領域を画定する素子分離
膜１２が形成されており、画定された素子領域には例え
ばｎ形の半導体層１４が形成されている。半導体層１４
上には、ＭＯＳトランジスタを構成するゲート絶縁膜１
６及びゲート電極１８が順に形成されており、これらの
側面にはサイドウォール絶縁膜２０が形成されている。
半導体層１４には、ゲート電極１８に自己整合で例えば
ｐ形のソース／ドレイン拡散層２２が形成されており、
このようにして構成されたＭＯＳトランジスタは絶縁膜
２４により覆われている。
【００１９】絶縁膜２４には、ゲート電極１８、ソース
／ドレイン拡散層２２に達するコンタクトホール２６が
形成されており、このコンタクトホール２６内には、ゲ
ート電極１８及びソース／ドレイン拡散層２２に接続さ
れた引き出し電極２８が形成されている。引き出し電極
２８の下層側は、組成比Ｘ＝０．５、組成比Ｙ＝０．９
であるＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成
り、引き出し電極２８の上層側は、金属シリサイド及び
金属ゲリサイドを含む層２８ｂより成る。即ち、本実施
形態による半導体装置は、引き出し電極２８の下層側に
ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａが用いられてい
ることに主な特徴がある。
／ドレイン拡散層２２に達するコンタクトホール２６が
形成されており、このコンタクトホール２６内には、ゲ
ート電極１８及びソース／ドレイン拡散層２２に接続さ
れた引き出し電極２８が形成されている。引き出し電極
２８の下層側は、組成比Ｘ＝０．５、組成比Ｙ＝０．９
であるＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成
り、引き出し電極２８の上層側は、金属シリサイド及び
金属ゲリサイドを含む層２８ｂより成る。即ち、本実施
形態による半導体装置は、引き出し電極２８の下層側に
ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａが用いられてい
ることに主な特徴がある。
【００２０】まず、引き出し電極２８のコンタクト抵抗
を、バンドギャップエネルギーの観点から図２を用いて
説明する。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ
1-X化合物層のバンドギャップエネルギーを示したグラ
フ（R.Braunstein, A.R.Moore,and F.Herman, Phys. Re
v.109 (1958), p.695より）である。図２に示された特
性により、ＳｉXＧｅ1-X化合物層は、Ｓｉの組成比Ｘが
小さくなるにつれて、バンドギャップエネルギーが小さ
くなる傾向にあり、Ｘ≦０．５においては０．９ｅＶ以
下となる。Ｓｉの組成比がＸ＝１の場合は、バンドギャ
ップエネルギーは１．１ｅＶであるので、組成比Ｘ≦
０．５の場合には組成比Ｘ＝１の場合と比べてバンドギ
ャップエネルギーが０．２ｅＶ以上小さくなることがわ
かる。
を、バンドギャップエネルギーの観点から図２を用いて
説明する。図２は、Ｓｉの組成比Ｘに対するＳｉXＧｅ
1-X化合物層のバンドギャップエネルギーを示したグラ
フ（R.Braunstein, A.R.Moore,and F.Herman, Phys. Re
v.109 (1958), p.695より）である。図２に示された特
性により、ＳｉXＧｅ1-X化合物層は、Ｓｉの組成比Ｘが
小さくなるにつれて、バンドギャップエネルギーが小さ
くなる傾向にあり、Ｘ≦０．５においては０．９ｅＶ以
下となる。Ｓｉの組成比がＸ＝１の場合は、バンドギャ
ップエネルギーは１．１ｅＶであるので、組成比Ｘ≦
０．５の場合には組成比Ｘ＝１の場合と比べてバンドギ
ャップエネルギーが０．２ｅＶ以上小さくなることがわ
かる。
【００２１】図２は、本実施形態による半導体装置の引
き出し電極２８の下層側に用いられているＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａについてのグラフではない
が、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａの場合もＳ
ｉXＧｅ1-X化合物層とほぼ同様のバンドギャップエネル
ギーになると考えられる。次に、上記のような検討結果
に基づく本実施形態による半導体装置のエネルギーバン
ド構造について図３を用いて説明する。
き出し電極２８の下層側に用いられているＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａについてのグラフではない
が、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａの場合もＳ
ｉXＧｅ1-X化合物層とほぼ同様のバンドギャップエネル
ギーになると考えられる。次に、上記のような検討結果
に基づく本実施形態による半導体装置のエネルギーバン
ド構造について図３を用いて説明する。
【００２２】図３は、金属／ｐ形Ｓｉ0.5（Ｇｅ
YＣ1-Y）0.5化合物／ｐ形Ｓｉ界面のエネルギーバンド
構造を示したものである。金属シリサイド及び金属ゲリ
サイドを含む層２８ｂ、ＳｉX（ＧｅYＣ1-Y）1-X化合物
層２８ａ、ソース／ドレイン拡散層２２及びゲート電極
１８は、それぞれ図３における金属、ｐ形Ｓｉ0.5（Ｇ
ｅYＣ1- Y）0.5、ｐ形Ｓｉに相当する。また、図３にお
いて、ＥVacは真空準位、ＥCは伝導帯底のエネルギー準
位、ＥFはフェルミ準位、ＥVは価電子帯端のエネルギー
準位を示している。また、φMは金属の真空準位までの
仕事関数、φBpは金属がｐ形半導体と接触した場合のシ
ョットキー障壁を越えるための仕事関数、χ（Ｓｉ 0.5
（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化
合物の電子親和力、χ（Ｓｉ）はｐ形Ｓｉの電子親和
力、Ｅｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ
0.5（ＧｅYＣ1-Y）0.5化合物のエネルギーギャップ、Ｅ
ｇ（Ｓｉ）はｐ形Ｓｉのエネルギーギャップ、ΔＥVは
ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／Ｓｉ界面の価電
子帯端におけるエネルギー準位の差である。
YＣ1-Y）0.5化合物／ｐ形Ｓｉ界面のエネルギーバンド
構造を示したものである。金属シリサイド及び金属ゲリ
サイドを含む層２８ｂ、ＳｉX（ＧｅYＣ1-Y）1-X化合物
層２８ａ、ソース／ドレイン拡散層２２及びゲート電極
１８は、それぞれ図３における金属、ｐ形Ｓｉ0.5（Ｇ
ｅYＣ1- Y）0.5、ｐ形Ｓｉに相当する。また、図３にお
いて、ＥVacは真空準位、ＥCは伝導帯底のエネルギー準
位、ＥFはフェルミ準位、ＥVは価電子帯端のエネルギー
準位を示している。また、φMは金属の真空準位までの
仕事関数、φBpは金属がｐ形半導体と接触した場合のシ
ョットキー障壁を越えるための仕事関数、χ（Ｓｉ 0.5
（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化
合物の電子親和力、χ（Ｓｉ）はｐ形Ｓｉの電子親和
力、Ｅｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）はｐ形Ｓｉ
0.5（ＧｅYＣ1-Y）0.5化合物のエネルギーギャップ、Ｅ
ｇ（Ｓｉ）はｐ形Ｓｉのエネルギーギャップ、ΔＥVは
ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物／Ｓｉ界面の価電
子帯端におけるエネルギー準位の差である。
【００２３】本実施形態のような半導体装置では、電子
親和力χ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）と電子親和力χ
（Ｓｉ）とがほぼ等しいことが知られており、Ｅｇ（Ｓ
ｉ）＝１．１ｅＶとＥｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）＝
０．９ｅＶとの差である０．２ｅＶが価電子帯端におけ
るエネルギー準位の差ΔＥVとなってあらわれるため、
ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物２８ａに相当する
層が設けられていなかった従来の半導体装置と比較して
ショットキー障壁の高さｑφBpを０．２ｅＶ小さくする
ことができる。
親和力χ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）と電子親和力χ
（Ｓｉ）とがほぼ等しいことが知られており、Ｅｇ（Ｓ
ｉ）＝１．１ｅＶとＥｇ（Ｓｉ0.5（Ｇｅ，Ｃ）0.5）＝
０．９ｅＶとの差である０．２ｅＶが価電子帯端におけ
るエネルギー準位の差ΔＥVとなってあらわれるため、
ｐ形Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物２８ａに相当する
層が設けられていなかった従来の半導体装置と比較して
ショットキー障壁の高さｑφBpを０．２ｅＶ小さくする
ことができる。
【００２４】次に、ショットキー障壁の高さｑφBpが
０．２ｅＶ小さくなることによりコンタクト抵抗がどの
程度低下するかについて、Ｌｅｅの発表した不純物バン
ドモデル（D.S.Lee and J.G.Fossum, IEEE Tras. Elect
ron Device, ED-30, 626(1983)）を用いて算出する。こ
れによれば、本実施形態による半導体装置のＳｉ
0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中の不純物濃度を
１×１０20ｃｍ-3とした場合、金属／Ｓｉ0.5（ＧｅYＣ
1-Y）0.5化合物界面におけるコンタクト抵抗は約２×１
０-7Ωｃｍ2となる。従来の半導体装置の金属／Ｓｉ界
面におけるコンタクト抵抗は、約２×１０-6Ωｃｍ2と
算出できるから、本実施形態による半導体装置では、コ
ンタクト抵抗をほぼ１桁小さくすることができる。
０．２ｅＶ小さくなることによりコンタクト抵抗がどの
程度低下するかについて、Ｌｅｅの発表した不純物バン
ドモデル（D.S.Lee and J.G.Fossum, IEEE Tras. Elect
ron Device, ED-30, 626(1983)）を用いて算出する。こ
れによれば、本実施形態による半導体装置のＳｉ
0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中の不純物濃度を
１×１０20ｃｍ-3とした場合、金属／Ｓｉ0.5（ＧｅYＣ
1-Y）0.5化合物界面におけるコンタクト抵抗は約２×１
０-7Ωｃｍ2となる。従来の半導体装置の金属／Ｓｉ界
面におけるコンタクト抵抗は、約２×１０-6Ωｃｍ2と
算出できるから、本実施形態による半導体装置では、コ
ンタクト抵抗をほぼ１桁小さくすることができる。
【００２５】次に、本実施形態による半導体装置の、高
温での熱処理に対する電気的特性の安定性について説明
する。高温での熱処理に対して電気的特性が安定してい
るか否かは、引き出し電極２８による界面の歪みの大き
さに依存すると考えられる。界面の歪みが大きいと、高
温で熱処理を行ったときに界面の歪みに起因して結晶の
再配列が起き、界面の歪みが小さくなるように引き出し
電極２８のＳｉ0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中
のＧｅ等が移動するので、これにより電気的特性が変化
してしまう。界面の歪みの大きさは主に格子不整合に起
因すると考えられる。そこで、本実施形態による半導体
装置の引き出し電極２８による格子不整合について検討
してみる。
温での熱処理に対する電気的特性の安定性について説明
する。高温での熱処理に対して電気的特性が安定してい
るか否かは、引き出し電極２８による界面の歪みの大き
さに依存すると考えられる。界面の歪みが大きいと、高
温で熱処理を行ったときに界面の歪みに起因して結晶の
再配列が起き、界面の歪みが小さくなるように引き出し
電極２８のＳｉ0.5（ＧｅYＣ1-Y）0.5化合物層２８ａ中
のＧｅ等が移動するので、これにより電気的特性が変化
してしまう。界面の歪みの大きさは主に格子不整合に起
因すると考えられる。そこで、本実施形態による半導体
装置の引き出し電極２８による格子不整合について検討
してみる。
【００２６】まず、従来の半導体装置のように、引き出
し電極にＧｅを用いた場合について検討してみる。この
場合、Ｓｉの格子定数は０．５４３０７ｎｍであり、Ｇ
ｅの格子定数は０．５６５７５４ｎｍであるから、Ｇｅ
／Ｓｉ界面では４．１８％と大きな格子不整合が生じて
いた。また、従来の他の半導体装置のように、引き出し
電極にＳｉXＧｅ1-X化合物層を用いた場合について検討
してみる。この場合、Ｓｉの組成比Ｘを０．５とする
と、Ｓｉ0.5Ｇｅ0.5化合物の格子定数は０．５５４４１
２ｎｍであるから、Ｓｉ 0.5Ｇｅ0.5化合物／Ｓｉ界面に
おいても２．０９％と依然として大きい格子不整合が生
じてしまう。従って、ＳｉXＧｅ1-X化合物／Ｓｉの場合
は、上述したようにショットキー障壁を低くする点では
有効であるが、格子不整合に関しては十分に低減するこ
とができず、高温での熱処理に対して電気的安定性が十
分に確保できないと考えられる。
し電極にＧｅを用いた場合について検討してみる。この
場合、Ｓｉの格子定数は０．５４３０７ｎｍであり、Ｇ
ｅの格子定数は０．５６５７５４ｎｍであるから、Ｇｅ
／Ｓｉ界面では４．１８％と大きな格子不整合が生じて
いた。また、従来の他の半導体装置のように、引き出し
電極にＳｉXＧｅ1-X化合物層を用いた場合について検討
してみる。この場合、Ｓｉの組成比Ｘを０．５とする
と、Ｓｉ0.5Ｇｅ0.5化合物の格子定数は０．５５４４１
２ｎｍであるから、Ｓｉ 0.5Ｇｅ0.5化合物／Ｓｉ界面に
おいても２．０９％と依然として大きい格子不整合が生
じてしまう。従って、ＳｉXＧｅ1-X化合物／Ｓｉの場合
は、上述したようにショットキー障壁を低くする点では
有効であるが、格子不整合に関しては十分に低減するこ
とができず、高温での熱処理に対して電気的安定性が十
分に確保できないと考えられる。
【００２７】これに対し、ＳｉX（ＧｅYＣ1-Y）1-X化合
物／Ｓｉの場合は、ＧｅとＣとの組成比を適切に設定す
れば、格子不整合を小さくすることができる。例えば、
Ｓｉ 0.5（Ｇｅ0.9Ｃ0.1）0.5化合物の格子定数は０．５
４３９５８７ｎｍとなり、この場合は、格子不整合は
０．１６４％となるから、従来のようなＧｅ／Ｓｉの場
合や、ＳｉXＧｅ1-X化合物／Ｓｉの場合と比較して十分
に格子不整合を小さくすることができる。そして更に、
ＧｅとＣとの組成比を厳密に調整し、Ｓｉ0.5（Ｇｅ
0.8915Ｃ0.1085）0.5化合物を用いれば、格子不整合を
ほぼ０とすることも可能である。従って、格子不整合の
大きさは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面に
おいては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面
の場合と比較して１桁程度以上も小さくすることができ
る。
物／Ｓｉの場合は、ＧｅとＣとの組成比を適切に設定す
れば、格子不整合を小さくすることができる。例えば、
Ｓｉ 0.5（Ｇｅ0.9Ｃ0.1）0.5化合物の格子定数は０．５
４３９５８７ｎｍとなり、この場合は、格子不整合は
０．１６４％となるから、従来のようなＧｅ／Ｓｉの場
合や、ＳｉXＧｅ1-X化合物／Ｓｉの場合と比較して十分
に格子不整合を小さくすることができる。そして更に、
ＧｅとＣとの組成比を厳密に調整し、Ｓｉ0.5（Ｇｅ
0.8915Ｃ0.1085）0.5化合物を用いれば、格子不整合を
ほぼ０とすることも可能である。従って、格子不整合の
大きさは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面に
おいては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面
の場合と比較して１桁程度以上も小さくすることができ
る。
【００２８】そして、界面の歪みの大きさは上記のよう
な格子不整合に大きく依存するため、界面の歪みの大き
さは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面におい
ては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面の場
合と比較して１桁程度以上も小さくなると考えられる。
このように、引き出し電極２８の下層側にＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａを用いた場合は、ＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層とゲート電極１８又はソース／
ドレイン拡散層２２との界面における格子不整合を極め
て小さくすることができるので、これにより界面の歪み
を極めて小さくすることができ、従って、高温での熱処
理に対して電気的特性の安定性を向上することができ
る。
な格子不整合に大きく依存するため、界面の歪みの大き
さは、ＳｉX（ＧｅYＣ1-Y）1-X化合物／Ｓｉ界面におい
ては、Ｇｅ／Ｓｉ、ＳｉXＧｅ1-X化合物／Ｓｉ界面の場
合と比較して１桁程度以上も小さくなると考えられる。
このように、引き出し電極２８の下層側にＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａを用いた場合は、ＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層とゲート電極１８又はソース／
ドレイン拡散層２２との界面における格子不整合を極め
て小さくすることができるので、これにより界面の歪み
を極めて小さくすることができ、従って、高温での熱処
理に対して電気的特性の安定性を向上することができ
る。
【００２９】このように、本実施形態によれば、引き出
し電極の下層側にＳｉX（ＧｅYＣ1- Y）1-X化合物層を用
い、上層側に金属シリサイド及び金属ゲリサイドを含む
層を用いたので、ショットキー障壁を小さくすることが
でき、コンタクト抵抗の低い半導体装置を提供すること
ができる。また、本実施形態によれば、引き出し電極の
下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたの
で、ゲート電極又はソース／ドレイン拡散層との界面に
おける格子不整合を極めて小さくすることができ、高温
での熱処理に対する電気的特性の安定した半導体装置を
提供することができる。
し電極の下層側にＳｉX（ＧｅYＣ1- Y）1-X化合物層を用
い、上層側に金属シリサイド及び金属ゲリサイドを含む
層を用いたので、ショットキー障壁を小さくすることが
でき、コンタクト抵抗の低い半導体装置を提供すること
ができる。また、本実施形態によれば、引き出し電極の
下層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたの
で、ゲート電極又はソース／ドレイン拡散層との界面に
おける格子不整合を極めて小さくすることができ、高温
での熱処理に対する電気的特性の安定した半導体装置を
提供することができる。
【００３０】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法について説明する。ま
ず、図４（ａ）に示すように、ＬＯＣＯＳ（LOCal Oxid
ation of Silicon）法により、シリコン基板１０表面
に、素子領域を画定する素子分離膜１２を形成する。こ
の後、素子領域に不純物イオンを注入し、例えばｎ形の
半導体層１４を形成する。この後、全面にシリコン酸化
膜を形成し、シリコン酸化膜上に導電膜を形成する。こ
の後、シリコン酸化膜及び導電膜を所定の形状にパター
ニングして、ゲート絶縁膜１６及びゲート電極１８を形
成する。この後、全面に絶縁膜を形成し、この絶縁膜を
異方性エッチングすることによりゲート絶縁膜１６及び
ゲート電極１８の側面にサイドウォール絶縁膜２０を形
成する。この後、ゲート電極１８をマスクとして例えば
ｐ形の不純物イオンを注入し、ゲート電極１８に自己整
合でソース／ドレイン拡散層２２を形成することによ
り、ＭＯＳトランジスタを形成する。
態による半導体装置の製造方法について説明する。ま
ず、図４（ａ）に示すように、ＬＯＣＯＳ（LOCal Oxid
ation of Silicon）法により、シリコン基板１０表面
に、素子領域を画定する素子分離膜１２を形成する。こ
の後、素子領域に不純物イオンを注入し、例えばｎ形の
半導体層１４を形成する。この後、全面にシリコン酸化
膜を形成し、シリコン酸化膜上に導電膜を形成する。こ
の後、シリコン酸化膜及び導電膜を所定の形状にパター
ニングして、ゲート絶縁膜１６及びゲート電極１８を形
成する。この後、全面に絶縁膜を形成し、この絶縁膜を
異方性エッチングすることによりゲート絶縁膜１６及び
ゲート電極１８の側面にサイドウォール絶縁膜２０を形
成する。この後、ゲート電極１８をマスクとして例えば
ｐ形の不純物イオンを注入し、ゲート電極１８に自己整
合でソース／ドレイン拡散層２２を形成することによ
り、ＭＯＳトランジスタを形成する。
【００３１】次に、ＣＶＤ（Chemical Vapor Depositio
n、化学気相堆積）法により、全面に絶縁膜２４を形成
する（図４（ａ）参照）。次に、ＣＭＰ（Chemical Mec
hanical Polishing、化学的機械的研磨）法等により、
絶縁膜２４表面を平坦化する（図４（ｂ）参照）。次
に、フォトリソグラフィ技術とＲＩＥ（Reactive Ion E
tching、反応性イオンエッチング）技術を用いて、ゲー
ト電極１８及びソース／ドレイン拡散層２２表面を露出
するコンタクトホール２６を形成する（図４（ｃ）参
照）。
n、化学気相堆積）法により、全面に絶縁膜２４を形成
する（図４（ａ）参照）。次に、ＣＭＰ（Chemical Mec
hanical Polishing、化学的機械的研磨）法等により、
絶縁膜２４表面を平坦化する（図４（ｂ）参照）。次
に、フォトリソグラフィ技術とＲＩＥ（Reactive Ion E
tching、反応性イオンエッチング）技術を用いて、ゲー
ト電極１８及びソース／ドレイン拡散層２２表面を露出
するコンタクトホール２６を形成する（図４（ｃ）参
照）。
【００３２】次に、全面にＣＶＤ法により、組成比Ｘを
０．５、組成比Ｙを０．９とするＳｉX（ＧｅYＣ1ーY）
1-X化合物層２８ａを形成する（図４（ｄ）参照）。な
お、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成する
にあたっては、ＣＶＤ法ではなく、ＭＢＥ（Molecular
Beam Epitaxy、分子線エピタキシャル）法等の他の方法
を用いてもよい。本実施形態では、ゲート電極１８及び
ソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X
化合物層２８ａとの界面における格子不整合が小さいの
で、ＭＢＥ法を用いれば単結晶を形成することができ
る。ＳｉX（ＧｅYＣ 1-Y）1-X化合物層２８ａを単結晶で
形成することができれば、電子のトラップ等を抑制する
ことができるので、これによりコンタクト抵抗を更に低
減することが可能となる。
０．５、組成比Ｙを０．９とするＳｉX（ＧｅYＣ1ーY）
1-X化合物層２８ａを形成する（図４（ｄ）参照）。な
お、ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成する
にあたっては、ＣＶＤ法ではなく、ＭＢＥ（Molecular
Beam Epitaxy、分子線エピタキシャル）法等の他の方法
を用いてもよい。本実施形態では、ゲート電極１８及び
ソース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X
化合物層２８ａとの界面における格子不整合が小さいの
で、ＭＢＥ法を用いれば単結晶を形成することができ
る。ＳｉX（ＧｅYＣ 1-Y）1-X化合物層２８ａを単結晶で
形成することができれば、電子のトラップ等を抑制する
ことができるので、これによりコンタクト抵抗を更に低
減することが可能となる。
【００３３】次に、ＣＭＰ法等の研磨技術を用いて、Ｓ
ｉX（ＧｅYＣ1ーY）1-X化合物層２８ａを平坦化する（図
５（ａ）参照）。次に、全面に金属膜３０を形成する。
金属膜３０の材料としては、例えば、Ｔｉ、ＴｉＳ
ｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＷＳｉ2等を用いることが
できる（図５（ｂ）参照）。
ｉX（ＧｅYＣ1ーY）1-X化合物層２８ａを平坦化する（図
５（ａ）参照）。次に、全面に金属膜３０を形成する。
金属膜３０の材料としては、例えば、Ｔｉ、ＴｉＳ
ｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＷＳｉ2等を用いることが
できる（図５（ｂ）参照）。
【００３４】次に、熱処理を行うと、ＳｉX（ＧｅYＣ
1ーY）1-X化合物層２８ａと金属膜３０とが反応し、これ
により金属シリサイド及び金属ゲリサイドを含む層２８
ｂが形成される。次に、化学溶液を用いてエッチングす
ることにより、未反応の金属膜３０を除去することによ
り引き出し電極２８を形成し、本実施形態による半導体
装置が完成する。
1ーY）1-X化合物層２８ａと金属膜３０とが反応し、これ
により金属シリサイド及び金属ゲリサイドを含む層２８
ｂが形成される。次に、化学溶液を用いてエッチングす
ることにより、未反応の金属膜３０を除去することによ
り引き出し電極２８を形成し、本実施形態による半導体
装置が完成する。
【００３５】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図１、図４、図５、
及び図６を用いて説明する。図６は、本実施形態による
半導体装置のエネルギーバンド構造を示す図である。 （半導体装置）まず、本実施形態による半導体装置を図
１を用いて説明する。
よる半導体装置及びその製造方法を図１、図４、図５、
及び図６を用いて説明する。図６は、本実施形態による
半導体装置のエネルギーバンド構造を示す図である。 （半導体装置）まず、本実施形態による半導体装置を図
１を用いて説明する。
【００３６】本実施形態による半導体装置は、引き出し
電極２８の下層側がＳｉの組成比Ｘの値が連続的に変化
しているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成
る他は、第１実施形態による半導体装置と同様である。
即ち、本実施形態による半導体装置は、引き出し電極２
８の下層側が、傾斜組成のＳｉX（ＧｅYＣ1-Y）1-X化合
物層２８ａより成り、上層側が金属シリサイド及び金属
ゲリサイドを含む層２８ａより成るものである。ＳｉX
（ＧｅYＣ1-Y）1 -X化合物／Ｓｉ界面において、Ｓｉの
組成比Ｘを１、即ちＳｉ／Ｓｉとし、金属／ＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物界面において、Ｓｉの組成比Ｘを
０．５、つまりＳｉ0.5（Ｇｅ0.9Ｃ0.1）0.5となるよう
に、組成比Ｘを連続的に小さくすることを特徴とするも
のである。
電極２８の下層側がＳｉの組成比Ｘの値が連続的に変化
しているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａより成
る他は、第１実施形態による半導体装置と同様である。
即ち、本実施形態による半導体装置は、引き出し電極２
８の下層側が、傾斜組成のＳｉX（ＧｅYＣ1-Y）1-X化合
物層２８ａより成り、上層側が金属シリサイド及び金属
ゲリサイドを含む層２８ａより成るものである。ＳｉX
（ＧｅYＣ1-Y）1 -X化合物／Ｓｉ界面において、Ｓｉの
組成比Ｘを１、即ちＳｉ／Ｓｉとし、金属／ＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物界面において、Ｓｉの組成比Ｘを
０．５、つまりＳｉ0.5（Ｇｅ0.9Ｃ0.1）0.5となるよう
に、組成比Ｘを連続的に小さくすることを特徴とするも
のである。
【００３７】次に、本実施形態による半導体装置のエネ
ルギーバンド構造を図６を用いて説明する。金属シリサ
イド及び金属ゲリサイドを含む層２８ｂ、ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａ、ソース／ドレイン拡散層２
２及びゲート電極１８は、それぞれ図６における金属、
ｐ形Ｓｉx（ＧｅYＣ1-Y）1-x、ｐ形Ｓｉに相当する。
ルギーバンド構造を図６を用いて説明する。金属シリサ
イド及び金属ゲリサイドを含む層２８ｂ、ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａ、ソース／ドレイン拡散層２
２及びゲート電極１８は、それぞれ図６における金属、
ｐ形Ｓｉx（ＧｅYＣ1-Y）1-x、ｐ形Ｓｉに相当する。
【００３８】第１実施形態による半導体装置では、図３
に示すように、Ｓｉ0.5（ＧｅYＣ1- Y）0.5化合物／Ｓｉ
界面において、価電子帯端にエネルギー準位の差ΔＥV
が生じていた。このような価電子帯端におけるエネルギ
ー準位の差ΔＥVが生じていると、キャリアの移動が阻
害されてしまうため、コンタクト抵抗を十分に低下する
ことができない場合がある。
に示すように、Ｓｉ0.5（ＧｅYＣ1- Y）0.5化合物／Ｓｉ
界面において、価電子帯端にエネルギー準位の差ΔＥV
が生じていた。このような価電子帯端におけるエネルギ
ー準位の差ΔＥVが生じていると、キャリアの移動が阻
害されてしまうため、コンタクト抵抗を十分に低下する
ことができない場合がある。
【００３９】本実施形態による半導体装置は、上記のよ
うな課題に鑑みて為されたものであって、ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物／ｐ形Ｓｉ界面においてのＳｉの組成
比Ｘ＝１、つまりＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物界面において組成比Ｘ＝０．５、つま
り金属／Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物となるよう
に、組成比Ｘを連続的に小さくしている。これにより、
図６に示すようなエネルギーバンド構造となり、図３に
示すような価電子帯端におけるエネルギー準位の差ΔＥ
Vをなくすことができる。即ち、価電子帯端におけるエ
ネルギー準位の差ΔＥVをなくすことにより、キャリア
の移動が容易になるので、コンタクト抵抗を更に小さく
することができる。
うな課題に鑑みて為されたものであって、ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物／ｐ形Ｓｉ界面においてのＳｉの組成
比Ｘ＝１、つまりＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物界面において組成比Ｘ＝０．５、つま
り金属／Ｓｉ0.5（ＧｅYＣ1-Y）0.5化合物となるよう
に、組成比Ｘを連続的に小さくしている。これにより、
図６に示すようなエネルギーバンド構造となり、図３に
示すような価電子帯端におけるエネルギー準位の差ΔＥ
Vをなくすことができる。即ち、価電子帯端におけるエ
ネルギー準位の差ΔＥVをなくすことにより、キャリア
の移動が容易になるので、コンタクト抵抗を更に小さく
することができる。
【００４０】このように、本実施形態によれば、引き出
し電極の下層側にＳｉの組成比Ｘの値が連続的に変化す
るＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金
属シリサイド及び金属ゲリサイドを含む層を用いたの
で、価電子帯端におけるエネルギー準位の差ΔＥVをな
くすことができ、これにより引き出し電極のコンタクト
抵抗を更に低減することができる。
し電極の下層側にＳｉの組成比Ｘの値が連続的に変化す
るＳｉX（ＧｅYＣ1-Y）1-X化合物層を用い、上層側に金
属シリサイド及び金属ゲリサイドを含む層を用いたの
で、価電子帯端におけるエネルギー準位の差ΔＥVをな
くすことができ、これにより引き出し電極のコンタクト
抵抗を更に低減することができる。
【００４１】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図４及び図５説明す
る。図４（ｃ）に示すコンタクトホール２６を形成する
工程までは、第１実施形態と同様であるので、説明を省
略する。次に、全面にＣＶＤ法により、原料ガスの組成
比を連続的に調節し、これにより、Ｓｉの組成比Ｘが１
〜０．５まで連続的に減少するＳｉX（ＧｅYＣ1-Y）1-X
化合物層２８ａを形成する（図４（ｄ）参照）。なお、
ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあ
たっては、ＣＶＤ法ではなく、ＭＢＥ法等の他の方法を
用いてもよい。本実施形態では、ゲート電極１８及びソ
ース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化
合物層２８ａとの界面における格子不整合が小さいの
で、ＭＢＥ法を用いれば単結晶を形成することができ
る。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で
形成することができれば、電子のトラップ等を抑制する
ことができるので、これによりコンタクト抵抗を更に低
減することが可能となる。
態による半導体装置の製造方法を図４及び図５説明す
る。図４（ｃ）に示すコンタクトホール２６を形成する
工程までは、第１実施形態と同様であるので、説明を省
略する。次に、全面にＣＶＤ法により、原料ガスの組成
比を連続的に調節し、これにより、Ｓｉの組成比Ｘが１
〜０．５まで連続的に減少するＳｉX（ＧｅYＣ1-Y）1-X
化合物層２８ａを形成する（図４（ｄ）参照）。なお、
ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを形成するにあ
たっては、ＣＶＤ法ではなく、ＭＢＥ法等の他の方法を
用いてもよい。本実施形態では、ゲート電極１８及びソ
ース／ドレイン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化
合物層２８ａとの界面における格子不整合が小さいの
で、ＭＢＥ法を用いれば単結晶を形成することができ
る。ＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを単結晶で
形成することができれば、電子のトラップ等を抑制する
ことができるので、これによりコンタクト抵抗を更に低
減することが可能となる。
【００４２】この後の、半導体装置の製造方法は、第１
実施形態と同様であるため省略する。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図１、図４、図５及び図７を用い
て説明する。
実施形態と同様であるため省略する。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図１、図４、図５及び図７を用い
て説明する。
【００４３】（半導体装置）まず、本実施形態による半
導体装置を図１を用いて説明する。本実施形態による半
導体装置は、引き出し電極２８の下層側が、Ｓｉの組成
比Ｘの値が段階的に小さくなる傾斜組成のＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａより成る他は、第１実施形態
による半導体装置と同様である。即ち、本実施形態によ
る半導体装置は、引き出し電極２８の下層側が、組成比
Ｘの値が段階的に変化しているＳｉX（ＧｅYＣ1-Y）1-X
化合物層より成り、上層側が金属シリサイド及び金属ゲ
リサイドを含む層より成るものである。ＳｉX（ＧｅYＣ
1-Y）1-X化合物／Ｓｉ界面において、Ｓｉの組成比Ｘを
１、即ちＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅYＣ1-Y）
1-X化合物界面において、Ｓｉの組成比Ｘを０．５、即
ち金属／Ｓｉ0.5（Ｇｅ0.9Ｃ0.1）0.5化合物となるよう
に、Ｘを段階的に小さくすることを特徴とするものであ
る。
導体装置を図１を用いて説明する。本実施形態による半
導体装置は、引き出し電極２８の下層側が、Ｓｉの組成
比Ｘの値が段階的に小さくなる傾斜組成のＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａより成る他は、第１実施形態
による半導体装置と同様である。即ち、本実施形態によ
る半導体装置は、引き出し電極２８の下層側が、組成比
Ｘの値が段階的に変化しているＳｉX（ＧｅYＣ1-Y）1-X
化合物層より成り、上層側が金属シリサイド及び金属ゲ
リサイドを含む層より成るものである。ＳｉX（ＧｅYＣ
1-Y）1-X化合物／Ｓｉ界面において、Ｓｉの組成比Ｘを
１、即ちＳｉ／Ｓｉとし、金属／ＳｉX（ＧｅYＣ1-Y）
1-X化合物界面において、Ｓｉの組成比Ｘを０．５、即
ち金属／Ｓｉ0.5（Ｇｅ0.9Ｃ0.1）0.5化合物となるよう
に、Ｘを段階的に小さくすることを特徴とするものであ
る。
【００４４】本実施形態では、ＳｉX（ＧｅYＣ1-Y）1-X
化合物層２８ａの組成比Ｘの値が段階的に変化している
ので、図７に示すように、エネルギーバンド構造もＳｉ
X（ＧｅYＣ1-Y）1-X化合物層２８ａにおいて段階的に変
化する。このように、本実施形態によれば、引き出し電
極２８の下層側に、Ｓｉの組成比Ｘの値が段階的に小さ
くなっているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを
用いているので、第２実施形態と同様に引き出し電極の
コンタクト抵抗を低減することができる。
化合物層２８ａの組成比Ｘの値が段階的に変化している
ので、図７に示すように、エネルギーバンド構造もＳｉ
X（ＧｅYＣ1-Y）1-X化合物層２８ａにおいて段階的に変
化する。このように、本実施形態によれば、引き出し電
極２８の下層側に、Ｓｉの組成比Ｘの値が段階的に小さ
くなっているＳｉX（ＧｅYＣ1-Y）1-X化合物層２８ａを
用いているので、第２実施形態と同様に引き出し電極の
コンタクト抵抗を低減することができる。
【００４５】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法について説明する。図４
（ｃ）に示すコンタクトホール２６を形成する工程まで
は、第１実施形態と同様であるので、説明を省略する。
次に、全面にＣＶＤ法により、原料ガスの組成比を段階
的に調節し、これにより、Ｓｉの組成比Ｘが１〜０．５
まで段階的に小さくなるＳｉX（ＧｅYＣ1-Y）1 -X層２８
ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａを形成するにあたっては、Ｃ
ＶＤ法ではなく、ＭＢＥ法等の他の方法を用いてもよ
い。本実施形態では、ゲート電極１８及びソース／ドレ
イン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８
ａとの界面における格子不整合が小さいので、ＭＢＥ法
を用いれば単結晶を形成することができる。ＳｉX（Ｇ
ｅYＣ 1-Y）1-X化合物層２８ａを単結晶で形成すること
ができれば、電子のトラップ等を抑制することができる
ので、これによりコンタクト抵抗を更に低減することが
可能となる。
態による半導体装置の製造方法について説明する。図４
（ｃ）に示すコンタクトホール２６を形成する工程まで
は、第１実施形態と同様であるので、説明を省略する。
次に、全面にＣＶＤ法により、原料ガスの組成比を段階
的に調節し、これにより、Ｓｉの組成比Ｘが１〜０．５
まで段階的に小さくなるＳｉX（ＧｅYＣ1-Y）1 -X層２８
ａを形成する（図４（ｄ）参照）。なお、ＳｉX（ＧｅY
Ｃ1-Y）1-X化合物層２８ａを形成するにあたっては、Ｃ
ＶＤ法ではなく、ＭＢＥ法等の他の方法を用いてもよ
い。本実施形態では、ゲート電極１８及びソース／ドレ
イン拡散層２２とＳｉX（ＧｅYＣ1-Y）1-X化合物層２８
ａとの界面における格子不整合が小さいので、ＭＢＥ法
を用いれば単結晶を形成することができる。ＳｉX（Ｇ
ｅYＣ 1-Y）1-X化合物層２８ａを単結晶で形成すること
ができれば、電子のトラップ等を抑制することができる
ので、これによりコンタクト抵抗を更に低減することが
可能となる。
【００４６】この後の、半導体装置の製造方法は、第２
実施形態と同様であるため省略する。 ［変形実施形態］本発明は上記実施形態に限らず種々の
変形が可能である。例えば、第１乃至第３実施形態で
は、ＳｉX（ＧｅYＣ1-Y）1-X化合物層やソース／ドレイ
ン拡散層等の導電型をｐ形として説明したが、Ｓｉ
X（ＧｅYＣ1-Y）1 -X化合物層やソース／ドレイン拡散層
等の導電型はｐ形に限定されるものではなく、ｎ形でも
よい。
実施形態と同様であるため省略する。 ［変形実施形態］本発明は上記実施形態に限らず種々の
変形が可能である。例えば、第１乃至第３実施形態で
は、ＳｉX（ＧｅYＣ1-Y）1-X化合物層やソース／ドレイ
ン拡散層等の導電型をｐ形として説明したが、Ｓｉ
X（ＧｅYＣ1-Y）1 -X化合物層やソース／ドレイン拡散層
等の導電型はｐ形に限定されるものではなく、ｎ形でも
よい。
【００４７】また、第１乃至第３実施形態では、ＭＯＳ
トランジスタの引き出し電極を例に説明したが、ＭＯＳ
トランジスタの引き出し電極に限定されるものではな
く、引き出し電極を有する半導体装置であればあらゆる
半導体装置に適用することができる。
トランジスタの引き出し電極を例に説明したが、ＭＯＳ
トランジスタの引き出し電極に限定されるものではな
く、引き出し電極を有する半導体装置であればあらゆる
半導体装置に適用することができる。
【００４８】
【発明の効果】以上の通り、本発明によれば、引き出し
電極の下層側にＳｉX（ＧｅYＣ1-Y）1 -X化合物層を用
い、上層側に金属シリサイド及び金属ゲリサイドを含む
層を用いたので、ショットキー障壁を小さくすることが
でき、コンタクト抵抗の低い半導体装置を提供すること
ができる。
電極の下層側にＳｉX（ＧｅYＣ1-Y）1 -X化合物層を用
い、上層側に金属シリサイド及び金属ゲリサイドを含む
層を用いたので、ショットキー障壁を小さくすることが
でき、コンタクト抵抗の低い半導体装置を提供すること
ができる。
【００４９】また、本発明によれば、引き出し電極の下
層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたので、
ゲート電極又はソース／ドレイン拡散層との界面におけ
る格子不整合を極めて小さくすることができ、高温での
熱処理に対する電気的特性の安定した半導体装置を提供
することができる。
層側にＳｉX（ＧｅYＣ1-Y）1-X化合物層を用いたので、
ゲート電極又はソース／ドレイン拡散層との界面におけ
る格子不整合を極めて小さくすることができ、高温での
熱処理に対する電気的特性の安定した半導体装置を提供
することができる。
【図１】本発明の第１実施形態による半導体装置を示す
断面図である。
断面図である。
【図２】Ｓｉの組成比Ｘに対するＳｉXＧｅ1-X化合物の
バンドギャップエネルギーを示すグラフである。
バンドギャップエネルギーを示すグラフである。
【図３】本発明の第１実施形態による半導体装置のエネ
ルギーバンド構造を示す図である。
ルギーバンド構造を示す図である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図６】本発明の第２実施形態による半導体装置のエネ
ルギーバンド構造を示す図である。
ルギーバンド構造を示す図である。
【図７】本発明の第３実施形態による半導体装置のエネ
ルギーバンド構造を示す図である。
ルギーバンド構造を示す図である。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図９】熱処理による電気的特性の劣化を示すグラフで
ある。
ある。
１０…シリコン基板 １２…素子分離膜 １４…半導体層 １６…ゲート絶縁膜 １８…ゲート電極 ２０…サイドウォール絶縁膜 ２２…ソース／ドレイン拡散層 ２４…絶縁膜 ２６…コンタクトホール ２８…引き出し電極 ２８ａ…ＳｉX（ＧｅYＣ1-Y）1-X化合物層 ２８ｂ…金属シリサイド及び金属ゲリサイドを含む層 ３０…金属膜 １１０…シリコン基板 １１２…素子分離膜 １１４…半導体層 １１６…ゲート絶縁膜 １１８…ゲート電極 １２０…サイドウォール絶縁膜 １２２…ソース／ドレイン拡散層 １２４…絶縁膜 １２６…コンタクトホール １２８…引き出し電極 １２８ａ…多結晶シリコン層、多結晶ＳｉＧｅ層、多結
晶ゲルマニウム層 １２８ｂ…金属シリサイド層、金属シリサイド及び金属
ゲリサイドを含む層、金属ゲリサイドを含む層
晶ゲルマニウム層 １２８ｂ…金属シリサイド層、金属シリサイド及び金属
ゲリサイドを含む層、金属ゲリサイドを含む層
Claims (10)
- 【請求項１】 シリコン基板上に形成され、ゲート電極
とソース／ドレイン拡散層とを有するトランジスタと、 前記トランジスタ上に形成され、前記ゲート電極又は前
記ソース／ドレイン拡散層に達するコンタクトホールが
形成された絶縁膜と、 前記コンタクトホール内に形成され、前記ゲート電極又
は前記ソース／ドレイン拡散層に接続されたＳｉX（Ｇ
ｅYＣ1-Y）1-X化合物層と、前記ＳｉX（ＧｅYＣ 1-Y）
1-X化合物層上に形成された金属シリサイド及び金属ゲ
リサイドを含む層とを有する引き出し電極とを有するこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層の組成比Ｘは、前
記ゲート電極又は前記ソース／ドレイン拡散層との界面
においてほぼ１であり、前記ゲート電極又は前記ソース
／ドレイン拡散層から離れるに伴って連続的に小さくな
っていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層の組成比Ｘは、前
記ゲート電極又は前記ソース／ドレイン拡散層との界面
においてほぼ１であり、前記ゲート電極又は前記ソース
／ドレイン拡散層から離れるに伴って段階的に小さくな
っていることを特徴とする半導体装置。 - 【請求項４】 シリコン基板上に、ゲート電極とソース
／ドレイン拡散層を有するトランジスタを形成するトラ
ンジスタ形成工程と、 全面に、絶縁膜を形成する絶縁膜形成工程と、 前記絶縁膜に、前記ゲート電極又は前記ソース／ドレイ
ン拡散層表面を露出するコンタクトホールを形成するコ
ンタクトホール形成工程と、 前記コンタクトホール内に、ＳｉX（ＧｅYＣ1-Y）1-X化
合物層を形成するＳｉ X（ＧｅYＣ1-Y）1-X化合物層形成
工程と、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層上を選択的に金属
と反応させ、前記Ｓｉ X（ＧｅYＣ1-Y）1-X化合物層と金
属シリサイド及び金属ゲリサイドを含む層とを有する引
き出し電極を形成する引き出し電極工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、単
結晶の前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、多
結晶の前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４乃至６記載の半導体装置の製造
方法において、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、前
記シリコン基板と前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層
との格子定数がほぼ整合するように組成比Ｙを設定する
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項４乃至７記載の半導体装置の製造
方法において、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、前
記ゲート電極又は前記ソース／ドレイン拡散層との界面
における組成比Ｘをほぼ１とし、前記ゲート電極又は前
記ソース／ドレイン拡散層から離れるに伴い組成比Ｘが
徐々に小さくなるように前記ＳｉX（ＧｅYＣ1-Y）1-X化
合物層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、組
成比Ｘが連続的に小さくなるように前記ＳｉX（ＧｅYＣ
1-Y）1-X化合物層を形成することを特徴とする半導体装
置の製造方法。 - 【請求項１０】 請求項８記載の半導体装置の製造方法
において、 前記ＳｉX（ＧｅYＣ1-Y）1-X化合物層形成工程では、組
成比Ｘが段階的に小さくなるように前記ＳｉX（ＧｅYＣ
1-Y）1-X化合物層を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00877298A JP3686247B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00877298A JP3686247B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214680A true JPH11214680A (ja) | 1999-08-06 |
| JP3686247B2 JP3686247B2 (ja) | 2005-08-24 |
Family
ID=11702189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00877298A Expired - Fee Related JP3686247B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686247B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115566A (en) * | 1997-08-20 | 2000-09-05 | Tsuchiya Tsco Co., Ltd. | Seal member for impeding leakage of toner in a printing apparatus |
| JP2008078559A (ja) * | 2006-09-25 | 2008-04-03 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7442662B2 (en) | 2001-12-21 | 2008-10-28 | Ngk Insulators, Ltd. | High-heat conductive Si-containing material and its manufacturing method |
-
1998
- 1998-01-20 JP JP00877298A patent/JP3686247B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115566A (en) * | 1997-08-20 | 2000-09-05 | Tsuchiya Tsco Co., Ltd. | Seal member for impeding leakage of toner in a printing apparatus |
| US7442662B2 (en) | 2001-12-21 | 2008-10-28 | Ngk Insulators, Ltd. | High-heat conductive Si-containing material and its manufacturing method |
| JP2008078559A (ja) * | 2006-09-25 | 2008-04-03 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3686247B2 (ja) | 2005-08-24 |
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