JP2005150752A - ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 229910021334 nickel silicide Inorganic materials 0.000 title claims abstract description 43
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 title claims abstract description 43
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 242
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 117
- 239000000758 substrate Substances 0.000 claims abstract description 67
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 48
- 239000010703 silicon Substances 0.000 claims abstract description 48
- 238000000151 deposition Methods 0.000 claims abstract description 33
- 230000007704 transition Effects 0.000 claims abstract description 10
- 229910005883 NiSi Inorganic materials 0.000 claims description 99
- 238000010438 heat treatment Methods 0.000 claims description 79
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 230000008021 deposition Effects 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 229910000990 Ni alloy Inorganic materials 0.000 claims description 20
- 238000004544 sputter deposition Methods 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 10
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 9
- 239000012528 membrane Substances 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- 229910052758 niobium Inorganic materials 0.000 claims description 7
- 229910052763 palladium Inorganic materials 0.000 claims description 7
- 229910052697 platinum Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910052720 vanadium Inorganic materials 0.000 claims description 7
- 229910052726 zirconium Inorganic materials 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 abstract description 2
- 238000007669 thermal treatment Methods 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 27
- 241000849798 Nita Species 0.000 description 26
- -1 tungsten nitride Chemical class 0.000 description 11
- 238000005259 measurement Methods 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910005881 NiSi 2 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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Abstract
【課題】 NiSi膜の熱的安定性を向上させるニッケルシリサイド膜の形成方法及びそれを使用して熱的に安定的な半導体素子を製造する方法を提供する。
【解決手段】 シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、前記基板上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して前記シリコン領域上に選択的にNiSi膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記NiSi膜のみを残す段階と、前記未反応ニッケル膜が除去された前記基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含む。
【選択図】 図1
【解決手段】 シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、前記基板上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して前記シリコン領域上に選択的にNiSi膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記NiSi膜のみを残す段階と、前記未反応ニッケル膜が除去された前記基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含む。
【選択図】 図1
Description
本発明は、半導体素子の製造方法に関し、特に、ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法に関する。
半導体素子は、モストランジスタのような個別素子をスイッチング素子として広く用られている。前記半導体素子の集積度が増加するほどに、前記モストランジスタはますますスケールダウンしている。その結果、前記モストランジスタのチャンネル長さが減少して短チャンネル効果(short channel effect)が発生する。また、前記チャンネル長さの減少によって、ゲート電極の幅が狭くなり、前記ゲート電極の電気的な抵抗は増加する。
前記短チャンネル効果を改善するためには、前記モストランジスタのソース/ドレーン領域の接合深みとゲート絶縁膜の厚さを減少させる必要がある。結果的に、前記ゲート電極の抵抗(R)だけではなく前記ゲートキャパシタ(C)が増加する。この場合に、前記ゲート電極に加わる電気的な信号の伝送速度は、RC遅延時間(Resistance−Capacitance delay time)に起因して遅くなる。
また、前記ソース/ドレーン領域は、浅い接合深みを有するので面抵抗(sheet resistance)が増加する。その結果、前記短チャンネルモストランジスタの駆動能力が低下する。これによって、前記固集積半導体素子に適合な高性能モストランジスタを具現するためにシリサイド(salicide)技術が広く使われている。
前記シリサイド技術は、前記ゲート電極及びソース/ドレーン領域上に選択的に金属シリサイド膜を形成して前記ゲート電極及びソース/ドレーン領域の電気的な抵抗を低めるための工程技術である。前記金属シリサイド膜としては、コバルトシリサイド膜又はチタンシリサイド膜などが広く用いられている。特に、前記コバルトシリサイド膜の抵抗は、線幅の変化について非常に依存性が低い。これによって、前記短チャンネルモストランジスタのゲート電極上にコバルトシリサイド膜を形成する技術が広く使われている。
前記コバルトシリサイド膜を形成する方法は、例えば特許文献1に「半導体素子及びその製造方法(semiconductor device and method of manufacturing the same)」という題目でIinumaなどにより開示されている。しかし、前記ゲート電極の幅が約0.1μmより小さい場合に、凝集現象に起因して前記コバルトシリサイド膜の適用に限界がある。これによって、最近ニッケルシリサイド技術が高性能モストランジスタの製造に使われている。
前記ニッケルシリサイド技術により形成されるニッケルシリサイド膜は、多様な構成比を持つことができる。例えば、前記ニッケルシリサイド膜は、Ni2Si膜(di−nickel mono−silicide layer)、NiSi膜(mono−nickel mono−silicide layer)又はNiSi2膜(mono−nickel di−silicide layer)で構成することができる。このニッケルシリサイド膜の中で、NiSi膜が一番低い抵抗率を有する。しかし、前記NiSi膜は、約300℃〜550℃の低温で形成される。
前記ニッケルシリサイド膜及びコバルトシリサイド膜を形成する方法は、例えば特許文献2に「シリコン領域上にモノコバルトダイシリサイド膜を選択的に形成するためのシリサイド工程(salicide process for selectively forming a monocobalt disilicide film on a silicon region)」という題目でInoueにより開示されている。Inoueによれば、シリコン基板上にニッケルを150℃〜300℃の温度で蒸着してNi2Si膜を形成し、前記Ni2Si膜を前記蒸着温度より高温で熱処理してNiSi膜を形成する。この場合、前記NiSi膜が約600℃より高温で後続熱処理した場合に、前記NiSi膜は、NiSi2膜に変化してしまう。
結論的に、前記NiSi膜の熱的安定性を向上させる必要がある。
米国特許第5,989,988号明細書
米国特許第5,780,361号明細書
したがって、本発明は上述した従来技術の問題点を解決するためになされたもので、その目的は、NiSi膜の熱的安定性を向上させることができるニッケルシリサイド膜の形成方法を提供することにある。
本発明の他の目的は、最適化されたニッケルシリサイド膜の形成方法を利用して熱的に安定的な半導体素子を製造する方法を提供することにある。
前記目的を達成するための本発明によるニッケルシリサイド膜の形成方法は、シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、前記基板上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して前記シリコン領域上に選択的にNiSi膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記NiSi膜のみを残す段階と、前記未反応ニッケル膜が除去された前記基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含む。
好ましくは、前記シリコン領域は単結晶シリコン基板又はポリシリコン膜であり、前記絶縁領域はシリコン酸化膜又はシリコン窒化膜である。
好ましくは、前記ニッケルは純粋ニッケル又はニッケル合金であり、前記ニッケル合金はTa、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含む。
好ましくは、前記ニッケルの蒸着は150℃〜300℃の温度で実施し、より好ましくは、前記ニッケルの蒸着はスパッタリング技術を使用して実施する。
好ましくは、前記第2温度は400℃〜500℃範囲以内にあり、前記第2熱処理工程はスパッタリング装備又は急速熱処理装備を使用して実施する。
本発明による最適化されたニッケルシリサイド膜の形成方法を使用して半導体素子を製造する方法は、半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース/ドレーン領域の間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、前記モストランジスタを有する半導体基板の全面上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記半導体基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して少なくとも前記ソース/ドレーン領域上に選択的にNiSi膜を形成すると同時に、前記絶縁性スペーサ上に未反応ニッケル膜を残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁性スペーサを露出させると同時に、前記ソース/ドレーン領域上に前記NiSi膜のみを残す段階と、前記未反応ニッケル膜が除去された前記半導体基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含む。
好ましくは、ゲートパターンを形成する段階は、前記半導体基板上にシリコン膜を形成する段階と、前記シリコン膜をパターニングする段階と、を含み、この場合に、前記パターニングされたシリコン膜は、前記第1熱処理工程の間に前記パターニングされたシリコン膜上のニッケルと反応してNiSi膜を生成する。
好ましくは、前記ゲートパターンを形成する段階は、前記半導体基板上に導電膜及び絶縁膜を順に形成する段階と、前記絶縁膜及び前記導電膜を連続的にパターニングする段階と、を含む。この場合に、前記NiSi膜は、前記ソース/ドレーン領域上にだけ形成される。
好ましくは、前記ニッケルは純粋ニッケル又はニッケル合金であり、前記ニッケル合金はTa、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含む。
好ましくは、前記ニッケルの蒸着は150℃〜300℃の温度で実施でき、より好ましくは、前記ニッケルの蒸着はスパッタリング技術を使用して実施する。
好ましくは、前記第2温度は400℃〜500℃範囲以内であり、前記第2熱処理工程はスパッタリング装備又は急速熱処理装備を使用して実施する。
本発明の他の実施形態による半導体素子の製造方法は、半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース/ドレーン領域の間のチャンネル領域上部に形成されたゲート電極と、前記ゲート電極の側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、前記モストランジスタを有する半導体基板上に、前記ゲート電極を露出させる絶縁性マスクパターンを前記ソース/ドレーン領域を覆うように形成する段階と、前記マスクパターンを含む半導体基板の全面上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記半導体基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して前記ゲート電極上に選択的にNiSi膜を形成すると同時に、前記マスクパターン上に未反応ニッケル膜を残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁性マスクパターンを露出させると同時に、前記ゲート電極上に前記NiSi膜のみを残す段階と、前記未反応ニッケル膜が除去された前記半導体基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含む。
好ましくは、前記ゲート電極はシリコン膜で形成し、前記絶縁性スペーサはシリコン酸化膜又はシリコン窒化膜で形成する。
好ましくは、前記絶縁性マスクパターンを形成する段階は、前記モストランジスタを有する前記半導体基板の全面上に絶縁性マスク膜を形成する段階と、前記ゲート電極が露出されるまで前記絶縁性マスク膜を平坦化させる段階と、を含み、前記絶縁性マスク膜は、シリコン酸化膜で形成する。
好ましくは、前記ニッケルは純粋ニッケル又はニッケル合金であり、前記ニッケル合金はTa、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含む。
好ましくは、前記ニッケルは150℃〜300℃の温度で蒸着でき、前記ニッケルの蒸着はスパッタリング技術を使用して実施できる。
好ましくは、前記第2温度は400℃〜500℃範囲以内であり、前記第2熱処理工程はスパッタリング装備又は急速熱処理装備を使用して実施する。
本発明によると、ニッケルを150℃〜300℃の温度で蒸着し、300℃〜380℃の第1温度及び前記第1温度より高い第2温度で各々第1及び第2熱処理工程を実施する。その結果、熱的に安定的なNiSi膜を形成することができる。
以下、本発明によるニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法の好ましい実施の形態について、添付図面を参照して詳細に説明する。
図1は、本発明の実施形態によるニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法について説明するための工程フローチャートであり、図2〜図7は、本発明の実施形態によるニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法について説明するための断面図である。
図1及び図2を参照すると、単結晶シリコン基板などの半導体基板31の所定領域に素子分離膜33を形成して活性領域を限定する。前記活性領域上にゲート絶縁膜35を形成する。前記ゲート絶縁膜35は、シリコン酸化膜で形成することができる。
次に、前記ゲート絶縁膜35を備える半導体基板の全面上にゲート導電膜及びゲートキャッピング膜を順に形成する。前記ゲート導電膜は、非晶質シリコン膜、ポリシリコン膜又は単結晶シリコン膜などのシリコン膜で形成することができる。前記シリコン膜は、N型の不純物又はP型の不純物でドーピングできる。
一方で、前記ゲート導電膜は、シリコン膜、タングステン窒化膜(tungsten nitride layer)及びタングステン膜を順に積層させて形成することもできる。この場合に、前記シリコン膜、タングステン窒化膜及びタングステン膜は、各々800Åの厚さ、50Åの厚さ及び500Åの厚さで形成することができる。
また、前記ゲートキャッピング膜は、シリコン酸化膜又はシリコン窒化膜などの絶縁膜で形成する。前記ゲートキャッピング膜を形成する工程は省略することもできる。
次に、前記ゲートキャッピング膜及びゲート導電膜をパターニングして前記活性領域の上部を横切るゲートパターン46を形成する(図1のS1)。その結果、前記ゲートパターン46は、順に積層されたゲート電極43と、ゲートキャッピング膜パターン45と、を含む。しかし、前記ゲートキャッピング膜の形成が省略される場合には、前記ゲートパターン46は前記ゲート電極43だけで構成される。前記ゲート導電膜をシリコン膜、タングステン窒化膜及びタングステン膜を順に積層させて形成する場合には、前記ゲート電極43は、順に積層されたシリコンパターン37と、タングステン窒化膜パターン39と、タングステンパターン41と、を含む。一方で、前記ゲート導電膜をシリコン膜だけで形成する場合には、前記ゲート電極43は前記シリコンパターン37だけで形成される。
次に、前記ゲートパターン46及び素子分離膜33をイオン注入マスクとして使用し、前記活性領域に第1不純物イオンを注入してLDD(lightly doped drain)領域47を形成する(図1のS3)。前記第1不純物イオンとしては、N型不純物イオン又はP型不純物イオンを使用できる。
図1及び図3を参照すると、前記LDD領域47を有する半導体基板の全面上にスペーサ絶縁膜を形成する。前記スペーサ絶縁膜は、シリコン酸化膜又はシリコン窒化膜で形成することができる。前記スペーサ絶縁膜を異方性蝕刻して前記ゲートパターン46の側壁上に絶縁性スペーサ49を形成する(図1のS5)。
次に、前記ゲートパターン46と、スペーサ49と、素子分離膜33とをイオン注入マスクとして使用し、前記活性領域に第2不純物イオンを注入してソース/ドレーン領域51を形成する(図1のS7)。その結果、前記スペーサ49の下部に前記LDD領域47が残存する。前記第2不純物イオンもN型不純物イオン又はP型不純物イオンを使用することができる。
前記ソース/ドレーン領域51を有する半導体基板を熱処理して前記ソース/ドレーン領域51内の不純物イオンを活性化させる(図1のS9)。前記ソース/ドレーンの熱処理工程は、830℃〜1150℃の温度で急速熱処理工程を利用して実施することができる。前記ゲートパターン46と、ゲート絶縁膜35と、ソース/ドレーン領域51と、スペーサ49とは、モストランジスタを構成する。前記ソース/ドレーン領域51は、本実施形態で説明した以外にさまざまな他の方法を使用して形成することができる。例えば、前記ソース/ドレーン領域51は、半導体基板の表面から突出したソース/ドレーン領域を形成する方法、すなわち、エレベーティド(elevated)ソース/ドレーン領域を形成する方法で形成することもできる。
図1及び図4を参照すると、前記ソース/ドレーンの熱処理工程が完了した半導体基板の表面を洗浄して前記ソース/ドレーン領域51上に残存する自然酸化膜(native oxide layer)及び汚染粒子(contaminated particles)を除去する。その後、前記洗浄された半導体基板の全面上にニッケルを蒸着する(図1のS11)。前記ニッケルは、純粋ニッケル又はニッケル合金を利用できる。具体的に、前記ニッケル合金は、Ta、Zr、Ti、Hf、W、Co、Pt、Cr、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含むことができる。前記ニッケルがニッケル合金である場合には、後工程で形成されたニッケル合金シリサイド膜の熱的安定性を向上させることができる。
前記ニッケルは、150℃〜300℃の温度で蒸着することが望ましい。また、前記ニッケルは、スパッタリング技術を使用して蒸着することができる。前記ニッケルの蒸着は、前記洗浄された半導体基板の全面上にニッケル膜53、即ち、純粋ニッケル膜又はニッケル合金膜を形成する。この場合に、前記ソース/ドレーン領域51内のシリコン原子は、前記ニッケルを蒸着する間に前記ニッケル膜53内のニッケル原子と反応できる。その結果、前記ソース/ドレーン領域51上にNi2Si膜を形成することができる。しかし、Ni2Si膜は、相変らず高い電気的な抵抗を有する。前記ニッケル膜53上にキャッピング膜55を追加で形成できる。前記キャッピング膜55は、チタン窒化膜で形成できる。この場合に、前記チタン窒化膜は、前記ニッケル膜53の酸化を防止する。しかし、前記キャッピング膜55の形成は省略することもできる。
図1及び図5を参照すると、前記ニッケル膜53及び前記キャッピング膜55を有する半導体基板に、第1熱処理工程を適用する(図1のS13)。前記第1熱処理工程は、約300℃〜380℃の第1温度で実施することが望ましい。この場合に、前記ソース/ドレーン領域51上の前記ニッケル膜53は、前記ソース/ドレーン領域51内のシリコン原子と反応して最小電気的抵抗を有するNiSi膜53aを形成する。前記ニッケルがTa合金である場合には、前記NiSi膜53aはTaを含む。
一方で、前記絶縁性スペーサ49と、ゲートキャッピング膜パターン45と、素子分離膜33とは、前記第1熱処理工程の間に前記ニッケル膜53と反応しない。したがって、前記第1熱処理工程を実施しても、前記絶縁性スペーサ49と、ゲートキャッピング膜パターン45と、素子分離膜33との上に未反応ニッケル膜53が残存する。
前記第1熱処理工程は、スパッタリング装備を使用して実施することができる。即ち、前記ニッケルはスパッタリング装備を使用して蒸着する場合には、前記第1熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程(in−situ process)を使用して実施できる。
続いて、前記未反応ニッケル膜53は湿式蝕刻溶液を使用して選択的に除去され、前記絶縁性スペーサ49と、素子分離膜33及びゲートキャッピング膜パターン45を露出させる(図1のS15)。前記未反応ニッケル膜53は、硫酸溶液(H2SO4)及び過酸化水素(H2O2)の混合溶液を使用して除去できる。前記未反応ニッケル膜を除去する間に前記キャッピング膜55も除去できる。
図1及び図6を参照すると、前記未反応ニッケル膜53が除去された半導体基板に第2熱処理工程を適用する(図1のS17)。前記第2熱処理工程は、前記第1温度より高い第2温度で実施することが望ましい。具体的に、前記第2温度は、約400℃〜500℃の範囲である。この場合に、前記ソース/ドレーン領域51上の前記NiSi膜53aは、どんな相転移なしに熱的に安定化される。結果的に、前記ソース/ドレーン領域51上に熱的安定性を有するNiSi膜53bが形成される。前記第2熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することができる。
前記第2熱処理工程が完了した半導体基板上に、層間絶縁膜57を形成する(図1のS19)。前記層間絶縁膜57をパターニングして前記ソース/ドレーン領域51上の前記NiSi膜53bを露出させるコンタクトホール59を形成する。
次に、前記コンタクトホール59を有する半導体基板の全面上に金属膜を形成し、前記金属膜をパターニングして前記コンタクトホール59を覆う金属配線61を形成する(図1のS21)。
図7は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。本実施形態は、ゲートパターンを形成する方法において、図2〜図6に示す実施形態と異なる。したがって、本実施形態では、ゲートパターンを形成する方法のみを説明する。
図7を参照すると、前記ゲート絶縁膜35を有する半導体基板の全面上にシリコン膜、例えば、ポリシリコン膜を形成する。前記ポリシリコン膜をパターニングして前記活性領域の上部を横切るゲート電極37、即ち、ポリシリコンパターンを形成する。この場合に、図4に示される前記ニッケル膜53は、前記ソース/ドレーン領域51だけでなく前記ポリシリコンパターン37と直接接触するように形成される。その結果、本実施形態によれば、図7に示されるように、前記ソース/ドレーン領域51上の前記NiSi膜53bと共に前記ゲート電極37上にNiSi膜53gが形成される。
図8〜図11は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
図8を参照すると、図2及び図3で説明した方法と同一方法を使用してモストランジスタを形成する。本実施形態において、前記モストランジスタのゲートパターンは、図2及び図3に示されるシリコンパターン37のみを有するように形成される。
次に、前記モストランジスタを有する半導体基板の全面上に絶縁性マスク膜を形成する。好ましくは、前記絶縁性マスク膜は、前記シリコンパターン37について蝕刻選択比を有する絶縁膜で形成する。例えば、前記絶縁性マスク膜は、シリコン酸化膜で形成することができる。前記絶縁性マスク膜を平坦化させて前記シリコンパターン37を露出させる絶縁性マスクパターン95を形成する。その結果、前記ソース/ドレーン領域51は、前記マスクパターン95で覆われる。
図9を参照すると、前記マスクパターン95を有する半導体基板の全面上にニッケルを蒸着する。前記ニッケルは、図4で説明した方法で蒸着する。即ち、前記ニッケルは、純粋ニッケル又はニッケル合金で、150℃〜300℃の温度で蒸着する。その結果、前記露出したシリコンパターン37及び前記マスクパターン95上にニッケル膜97が形成される。前記ニッケル膜97上にキャッピング膜99を追加で形成することができる。前記キャッピング膜99は、図4のキャッピング膜55と同一物質で形成する。
図10を参照すると、前記ニッケル膜97及びキャッピング膜99を有する半導体基板に第1熱処理工程を適用する。前記第1熱処理工程は、図5で説明した方法で実施する。その結果、前記シリコンパターン37上にだけ選択的にNiSi膜97aが形成される。引き継いで、前記マスクパターン95上に残存する未反応ニッケル膜97及び前記キャッピング膜99を硫酸及び過酸化水素の混合溶液を使用して除去する。
図11を参照すると、前記未反応ニッケル膜97が除去された半導体基板に第2熱処理工程を適用する。前記第2熱処理工程は、図6で説明した方法で実施する。その結果、前記シリコンパターン37、即ち、ゲート電極上に熱的安定性を有するNiSi膜97gが形成される。
前記第2熱処理工程が完了した半導体基板上に層間絶縁膜101を形成する。前記層間絶縁膜101及び前記マスクパターン95をパターニングして前記ソース/ドレーン領域51を露出させるコンタクトホール103を形成する。前記コンタクトホール103を形成する間に、前記NiSi膜97gを露出させる他のコンタクトホールを形成することができる。前記コンタクトホール103を有する半導体基板の全面上に金属膜を形成し、前記金属膜をパターニングして前記コンタクトホールを覆う金属配線105を形成する。
以下、上述した実施形態及び従来の技術によって製作された試料の多様な測定結果について説明する。
図12は、従来の技術及び本発明によって製作されたNiSi膜の耐熱性を示すグラフである。図12において、横軸は後熱処理温度(Tp)を、縦軸は面抵抗(Rs)を表す。
図12の測定結果を示すNiSi膜は、次の表1に記載された主要工程条件を使用してシリコン基板上に製作した。
図12及び表1を参照すると、従来のNiSi膜及び本発明によるNiSi膜は全て常温(RT)で約5ohms/sq.の面抵抗を示した。しかし、従来のNiSi膜は650℃の温度で30分間実施される後熱処理工程後に、約160ohms/sq.の高い面抵抗を示した。これに反し、本発明によるNiSi膜は、前記後熱処理工程後にも相変らず5ohms/sq.の面抵抗を示した。結果的に、従来のNiSi膜は、650℃の高温で相転移するが、本発明によるNiSi膜は、650℃の高温でも相転移しないことが理解できる。即ち、本発明は、従来技術と比較してNiSi膜の熱的安定性を向上させる。
図13は、表1に記載された前記第1熱処理工程後に形成されたニッケルシリサイド膜の面抵抗を示すグラフである。図13において、横軸は第1熱処理工程の温度(T1)を、縦軸は面抵抗(Rs)を表す。ここで、前記ニッケルシリサイド膜は、純粋ニッケルを150℃の温度でスパッタリング技術を使用して蒸着した後に、前記純粋ニッケルを3分間熱処理することにより形成した。
図13から分かるように、前記第1熱処理温度(T1)が300℃より低い場合には、前記ニッケルシリサイド膜は約30ohms/sq.の面抵抗を示す。これに反し、前記第1熱処理温度(T1)が300℃又はそれより高い場合には、前記ニッケルシリサイド膜の面抵抗は約5〜10ohms/sq.で急激に減少した。これは300℃又はそれより高温で一番低い電気的抵抗を有するNiSi膜が形成されることで理解できる。
図14は、純粋ニッケルの蒸着温度によるNiSi膜の熱的安定性を示すグラフである。図14において、横軸は後熱処理温度(Tp)を、縦軸は面抵抗(Rs)を表す。
図14の測定結果を示すNiSi膜は、次の表2に記載された主要工程条件でシリコン基板上に製作した。
図14及び表2を参照すれば、前記純粋ニッケルを約150℃より高温で蒸着する場合には、前記NiSi膜は、約600℃で実施された後熱処理工程以後にも約5ohms/sq.の安定的な面抵抗を示した。これに反し、前記純粋ニッケルを約100℃又はそれより低温で蒸着する場合には、前記NiSi膜の面抵抗は、約600℃で実施された後熱処理工程以後に約9ohms/sq.で急激に増加した。結果的に、前記純粋ニッケルの蒸着温度が約100℃より高い場合には、熱的に安定的なNiSi膜を得ることができる。
図15は、NiTaの蒸着温度によるNiSi膜の熱的安定性を示すグラフである。図15において、横軸は後熱処理温度(Tp)を、縦軸は面抵抗(Rs)を表す。ここで、前記NiTaは、3.5atomic%のTa含量(tantalum content)を有するNiTaターゲット(target)を使用して蒸着した。
図15の測定結果を示すNiSi膜は、表2に記載された熱処理工程条件で製作した。
図15を参照すると、前記後熱処理温度を700℃まで増加させたにもかかわらず、前記NiSi膜は約4〜6ohms/sq.の面抵抗を示した。特に、前記NiTaを300℃で蒸着する場合には、前記NiSi膜は700℃で実施された後熱処理工程以後にも約4.5ohms/sq.の低い面抵抗を維持した。結果的に、Taを含むニッケル合金シリサイド膜は、純粋ニッケルシリサイド膜より優秀な熱的安定性を示した。
図16は、N型不純物領域上に蒸着されたNiTaの蒸着温度によるNiSi膜の熱的安定性を示すグラフであり、図17は、P型不純物領域上に蒸着されたNiTaの蒸着温度によるNiSi膜の熱的安定性を示すグラフである。図16及び図17において、横軸は後熱処理温度を、縦軸は面抵抗(Rs)を表す。
ここで、前記NiTaは、3.5atomic%のTa含量を有するNiTaターゲットを使用して蒸着した。また、前記N型不純物領域は、シリコン基板内にヒ素イオン(Arsenic ions)を3×1015atoms/cm2のドーズ(dose)で注入して前記ヒ素イオンを900℃の温度で熱処理することにより形成し、前記P型不純物領域は、シリコン基板内にホウ素イオン(Boron ions)を3×1015atoms/cm2のドーズで注入して前記ホウ素イオンを900℃の温度で熱処理することにより形成した。
図16及び図17の測定結果を示すNiSi膜は、表2に記載された熱処理工程条件で製作した。
図16及び図17を参照すれば、前記NiTaを150℃の低温で蒸着したにもかかわらず、前記N型不純物領域上に形成されたNiSi膜は、700℃の高温で実施された後熱処理工程以後に約5ohms/sq.の安定的な面抵抗を示した。
一方で、前記NiTaを150℃の低温で蒸着した場合には、前記P型不純物領域上に形成されたNiSi膜は、700℃の高温で実施された後熱処理工程以後に約8.5ohms/sq.の高い面抵抗を示した。しかし、前記NiTaを300℃の高温で蒸着した場合には、前記N型不純物領域及び前記P型不純物領域上に形成された前記NiSi膜は全て700℃の高温で実施された後熱処理工程以後にも約4〜5ohms/sq.の安定的な面抵抗を維持する。
図18は、多様な幅を有するN型ポリシリコンゲート電極上に蒸着されたNiTaの蒸着温度及び後熱処理温度によるNiSi膜の熱的安定性を示すグラフであり、図19は、多様な幅を有するP型ポリシリコンゲート電極上に蒸着されたNiTaの蒸着温度及び後熱処理温度によるNiSi膜の熱的安定性を示すグラフである。図18において、横軸はN型ポリシリコンゲート電極の幅(WNG)を、縦軸は前記N型ポリシリコンゲート電極上に形成されたNiSi膜の面抵抗(Rs)を表す。それと同様に、図19において、横軸はP型ポリシリコンゲート電極の幅(WPG)を、縦軸は前記P型ポリシリコンゲート電極上に形成されたNiSi膜の面抵抗(Rs)を表す。ここで、前記NiTaは3.5atomic%のTa含量を有するNiTaターゲットを使用して蒸着した。
図18及び図19の測定結果を示すNiSi膜は、表2に記載された熱処理工程を使用して製作した。
図18及び図19を参照すれば、前記NiTaを300℃の高温で蒸着した場合には、前記N型ポリシリコンゲート電極及び前記P型ポリシリコンゲート電極上に形成されたNiSi膜が全て550℃の温度で実施された後熱処理工程以後にも約5〜10ohms/sq.の均一な面抵抗を示した。この場合に、前記N型ポリシリコンゲート電極の幅(WNG)及び前記P型ポリシリコンゲート電極の幅(WPG)が0.09μmで減少したにもかかわらず、前記ポリシリコンゲート電極上に形成されたNiSi膜は約5〜10ohms/sq.の安定的な面抵抗を示した。
一方で、前記NiTaを200℃の低温で蒸着した場合には、前記N型ポリシリコンゲート電極及び前記P型ポリシリコンゲート電極上に形成されたNiSi膜の面抵抗は、450℃の低温で実施された後熱処理工程以後に急激に増加した。特に、0.09μmの狭い幅を有する前記ポリシリコンゲート電極上に形成されたNiSi膜は、約15〜20ohms/sq.の高い面抵抗を示した。
図20は、多様な幅を有するN型活性領域上に蒸着されたNiTaの蒸着温度及び後熱処理温度によるNiSi膜の熱的安定性を示すグラフであり、図21は、多様な幅を有するP型活性領域上に蒸着されたNiTaの蒸着温度及び後熱処理温度によるNiSi膜の熱的安定性を示すグラフである。図20において、横軸はN型活性領域の幅(WNA)を、縦軸は前記N型活性領域上に形成されたNiSi膜の面抵抗(Rs)を表す。それと同様に、図21において、横軸はP型活性領域の幅(WPA)を、縦軸は前記P型活性領域上に形成されたNiSi膜の面抵抗(Rs)を表す。ここで、前記NiTaは、3.5atomic%のTa含量を有するNiTaターゲットを使用して蒸着した。前記N型活性領域及び前記P型活性領域は、各々図16で説明したN型不純物拡散領域及び図17で説明したP型不純物拡散領域を形成する方法と同一方法を使用して形成した。
図20及び図21の測定結果を示すNiSi膜は、表2に記載された熱処理工程を使用して製作した。
図20及び図21を参照すれば、前記NiTaを300℃の高温で蒸着した場合には、前記N型活性領域及び前記P型活性領域上に形成されたNiSi膜が、全て550℃の温度で実施された後熱処理工程以後にも約5〜8ohms/sq.の均一な面抵抗を示した。この場合に、前記N型活性領域の幅(WNA)及び前記P型活性領域の幅(WPA)が約0.1μmで減少したにもかかわらず、前記活性領域上に形成されたNiSi膜は約8ohms/sq.より小さな面抵抗を示した。
一方で、前記NiTaを200℃の低温で蒸着した場合には、前記N型活性領域及び前記P型活性領域上に形成されたNiSi膜の面抵抗は、450℃の低温で実施された後熱処理工程以後に急激に増加した。特に、約0.1umの狭い幅を有する前記活性領域上に形成されたNiSi膜は、約12〜15ohms/sq.の高い面抵抗を示した。
図22は、多様なニッケル蒸着温度によって製作されたニッケルシリサイド膜のX線回折測定結果である。図22において、横軸はX線の回折角度(2θ)を表し、縦軸は前記回折されたX線の強度(I)を表す。図22において、曲線(a)はニッケルを300℃の温度で蒸着した試料の測定結果であり、曲線(b)はニッケルを150℃の温度で蒸着した試料の測定結果である。また、曲線(c)はニッケルを50℃の温度で蒸着した試料の測定結果である。前記試料は全て表2に記載された熱処理工程と同一条件で製作した。
図22から分かるように、50℃の低い蒸着温度を使用して形成されたニッケルシリサイド膜は、表2の第2熱処理工程後に約36.5゜及び44.5゜の回折角度で著しいピークを見せた。しかし、300℃の高い蒸着温度を使用してニッケルシリサイド膜を形成する場合には、前記ピークは著しく減少した。前記ピークは不安定な相を有するη−NiSi相の存在を表す。結果的に、前記ニッケルの蒸着温度を増加させると、前記ニッケルシリサイド膜内に存在するη−NiSi相が減少して前記ニッケルシリサイド膜の熱的安定性が向上することが理解できる。
以上、本発明の好適な実施の形態について添付図面を参照して詳細に説明したが、以上の説明及び添付図面における多くの特定詳細は本発明のより全般的理解のために提供されるだけであって、これらの特定事項が本発明の範囲内で所定の変形や変更が可能であることは、当該技術分野で通常の知識を有する者には自明である。
31 半導体基板
33 素子分離膜
35 ゲート絶縁膜
37 シリコンパターン
39 タングステン窒化膜パターン
41 タングステンパターン
43 ゲート電極
45 ゲートキャッピング膜パターン
46 ゲートパターン
47 LDD領域
49 スペーサ
51 ソース/ドレーン領域
53、97 ニッケル膜
55、99 キャッピング膜
53a、53b、97a、97g NiSi膜
57、101 層間絶縁膜
59、103 コンタクトホール
61、105 金属配線
95 マスクパターン。
33 素子分離膜
35 ゲート絶縁膜
37 シリコンパターン
39 タングステン窒化膜パターン
41 タングステンパターン
43 ゲート電極
45 ゲートキャッピング膜パターン
46 ゲートパターン
47 LDD領域
49 スペーサ
51 ソース/ドレーン領域
53、97 ニッケル膜
55、99 キャッピング膜
53a、53b、97a、97g NiSi膜
57、101 層間絶縁膜
59、103 コンタクトホール
61、105 金属配線
95 マスクパターン。
Claims (38)
- シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、
前記基板上にニッケルを蒸着する段階と、
前記蒸着ニッケルを有する前記基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して前記シリコン領域上に選択的にNiSi膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、
前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記NiSi膜のみを残す段階と、
前記未反応ニッケル膜が除去された前記基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含むことを特徴とするニッケルシリサイド膜の形成方法。 - 前記ニッケルは、純粋ニッケル又はニッケル合金であることを特徴とする請求項1記載のニッケルシリサイド膜の形成方法。
- 前記ニッケル合金は、Ta、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含むことを特徴とする請求項2記載のニッケルシリサイド膜の形成方法。
- 前記ニッケルの蒸着は、150℃〜300℃の温度で実施することを特徴とする請求項1記載のニッケルシリサイド膜の形成方法。
- 前記ニッケルの蒸着は、スパッタリング技術を使用して実施することを特徴とする請求項4記載のニッケルシリサイド膜の形成方法。
- 前記第1熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程を使用して実施することを特徴とする請求項5記載のニッケルシリサイド膜の形成方法。
- 前記未反応ニッケル膜を選択的に除去する段階は、硫酸及び過酸化水素の混合溶液を使用して実施することを特徴とする請求項1記載のニッケルシリサイド膜の形成方法。
- 前記第2温度は、400℃〜500℃の範囲にあることを特徴とする請求項1記載のニッケルシリサイド膜の形成方法。
- 前記第2熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することを特徴とする請求項8記載のニッケルシリサイド膜の形成方法。
- 前記絶縁領域は、シリコン酸化膜又はシリコン窒化膜であることを特徴とする請求項1記載のニッケルシリサイド膜の形成方法。
- 前記シリコン領域は、単結晶シリコン基板又はポリシリコン膜であることを特徴とする請求項1記載のニッケルシリサイド膜の形成方法。
- 半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース/ドレーン領域の間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、
前記モストランジスタを有する半導体基板の全面上にニッケルを蒸着する段階と、
前記蒸着ニッケルを有する前記半導体基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して少なくとも前記ソース/ドレーン領域上に選択的にNiSi膜を形成すると同時に、前記絶縁性スペーサ上に未反応ニッケル膜を残す段階と、
前記未反応ニッケル膜を選択的に除去して前記絶縁性スペーサを露出させると同時に、前記ソース/ドレーン領域上に前記NiSi膜のみを残す段階と、
前記未反応ニッケル膜が除去された前記半導体基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記ゲートパターンを形成する段階は、前記半導体基板上にシリコン膜を形成する段階と、前記シリコン膜をパターニングする段階と、を含み、
前記パターニングされたシリコン膜は、前記第1熱処理工程の間に前記パターニングされたシリコン膜上のニッケルと反応してNiSi膜を生成することを特徴とする請求項12記載の半導体素子の製造方法。 - 前記ゲートパターンを形成する段階は、前記半導体基板上に導電膜及び絶縁膜を順に形成する段階と、
前記絶縁膜及び前記導電膜を連続的にパターニングする段階と、を含むことを特徴とする請求項12記載の半導体素子の製造方法。 - 前記ニッケルは、純粋ニッケル又はニッケル合金であることを特徴とする請求項12記載の半導体素子の製造方法。
- 前記ニッケル合金は、Ta、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含むことを特徴とする請求項15記載の半導体素子の製造方法。
- 前記ニッケルの蒸着は、150℃〜300℃の温度で実施することを特徴とする請求項12記載の半導体素子の製造方法。
- 前記ニッケルの蒸着は、スパッタリング技術を使用して実施することを特徴とする請求項17記載の半導体素子の製造方法。
- 前記第1熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程を使用して実施することを特徴とする請求項18記載の半導体素子の製造方法。
- 前記未反応ニッケル膜を選択的に除去する段階は、硫酸及び過酸化水素の混合溶液を使用して実施することを特徴とする請求項12記載の半導体素子の製造方法。
- 前記第2温度は、400℃〜500℃の範囲にあることを特徴とする請求項12記載の半導体素子の製造方法。
- 前記第2熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することを特徴とする請求項21記載の半導体素子の製造方法。
- 前記絶縁性スペーサは、シリコン酸化膜又はシリコン窒化膜で形成することを特徴とする請求項12記載の半導体素子の製造方法。
- 前記第2熱処理工程が完了した前記半導体基板の全面上に層間絶縁膜を形成する段階をさらに含むことを特徴とする請求項12記載の半導体素子の製造方法。
- 半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース/ドレーン領域の間のチャンネル領域上部に形成されたゲート電極と、前記ゲート電極の側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、
前記モストランジスタを有する半導体基板上に、前記ゲート電極を露出させる絶縁性マスクパターンを、前記ソース/ドレーン領域を覆うように形成する段階と、
前記マスクパターンを含む半導体基板の全面上にニッケルを蒸着する段階と、
前記蒸着ニッケルを有する前記半導体基板に、300℃〜380℃の第1温度で第1熱処理工程を適用して前記ゲート電極上に選択的にNiSi膜を形成すると同時に、前記マスクパターン上に未反応ニッケル膜を残す段階と、
前記未反応ニッケル膜を選択的に除去して前記絶縁性マスクパターンを露出させると同時に、前記ゲート電極上に前記NiSi膜のみを残す段階と、
前記未反応ニッケル膜が除去された前記半導体基板に、前記第1温度より高い第2温度で第2熱処理工程を適用して前記NiSi膜の相転移なしに熱的に安定的なNiSi膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記ゲート電極は、シリコン膜で形成することを特徴とする請求項25記載の半導体素子の製造方法。
- 前記絶縁性スペーサは、シリコン酸化膜又はシリコン窒化膜で形成することを特徴とする請求項25記載の半導体素子の製造方法。
- 前記絶縁性マスクパターンを形成する段階は、前記モストランジスタを有する前記半導体基板の全面上に絶縁性マスク膜を形成する段階と、
前記ゲート電極が露出されるまで前記絶縁性マスク膜を平坦化させる段階と、を含むこと
を特徴とする請求項25記載の半導体素子の製造方法。 - 前記絶縁性マスク膜は、シリコン酸化膜で形成することを特徴とする請求項28記載の半導体素子の製造方法。
- 前記ニッケルは、純粋ニッケル又はニッケル合金であることを特徴とする請求項25記載の半導体素子の製造方法。
- 前記ニッケル合金は、Ta、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V及びNbよりなる群から選択された少なくとも一つの物質を含むことを特徴とする請求項30記載の半導体素子の製造方法。
- 前記ニッケルの蒸着は、150℃〜300℃の温度で実施することを特徴とする請求項25記載の半導体素子の製造方法。
- 前記ニッケルの蒸着は、スパッタリング技術を使用して実施することを特徴とする請求項32記載の半導体素子の製造方法。
- 前記第1熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程を使用して実施することを特徴とする請求項33記載の半導体素子の製造方法。
- 前記未反応ニッケル膜を選択的に除去する段階は、硫酸及び過酸化水素の混合溶液を使用して実施することを特徴とする請求項25記載の半導体素子の製造方法。
- 前記第2温度は、400℃〜500℃の範囲にあることを特徴とする請求項25記載の半導体素子の製造方法。
- 前記第2熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することを特徴とする請求項36記載の半導体素子の製造方法。
- 前記第2熱処理工程が完了した前記半導体基板の全面上に層間絶縁膜を形成する段階をさらに含むことを特徴とする請求項25記載の半導体素子の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030081255A KR100558006B1 (ko) | 2003-11-17 | 2003-11-17 | 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005150752A true JP2005150752A (ja) | 2005-06-09 |
Family
ID=34698365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004333524A Pending JP2005150752A (ja) | 2003-11-17 | 2004-11-17 | ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20050158996A1 (ja) |
JP (1) | JP2005150752A (ja) |
KR (1) | KR100558006B1 (ja) |
CN (1) | CN1329967C (ja) |
DE (1) | DE102004056022A1 (ja) |
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-
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- 2004-11-16 DE DE102004056022A patent/DE102004056022A1/de not_active Ceased
- 2004-11-16 US US10/988,848 patent/US20050158996A1/en not_active Abandoned
- 2004-11-17 JP JP2004333524A patent/JP2005150752A/ja active Pending
- 2004-11-17 CN CNB2004100997492A patent/CN1329967C/zh not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US20050158996A1 (en) | 2005-07-21 |
CN1649112A (zh) | 2005-08-03 |
KR20050047433A (ko) | 2005-05-20 |
KR100558006B1 (ko) | 2006-03-06 |
CN1329967C (zh) | 2007-08-01 |
DE102004056022A1 (de) | 2005-08-04 |
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