JP5011921B2 - 半導体集積回路装置及びその製造方法 - Google Patents
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"Integration of Dual Metal Gate CMOS with TaSiN(NMOS) and Ru(PMOOS) Gate Electrodes on HfO2 Dielectric", 2005 Symposium on VLSI Technology Digest of Technical Papers, p.50-51. "Effect of the Composition on the Electrical Properties of TaSixNy Metal Gate Electrodes", IEEE ELECTRON DEVICE LETTERS, VOL.24, 2003, p.429-431.
第2の発明は、第1の発明において、第1の金属層と第1の中間層が同一成長装置内で連続的に形成され、且つ、第2の金属層と第2の中間層が同一成長装置内で連続的に形成されていることを特徴とする。
第3の発明は、第1又は第2の発明において、第1及ぶ第2の中間層が、TiN又はTaNからなることを特徴とする。
第4の発明は、第1乃至3の発明において、前記同一の材料が、W、WSi2、Mo、Ru、Ta及びSiの何れか一つからなることを特徴とする。
ゲート酸化膜に接して形成された第1の金属層と、第1の金属層の上に形成された第1の低抵抗層とからなる第1のゲート電極を有するnチャネルMOSFETと、ゲート酸化膜に接して形成された第2の金属層と、第2の金属層の上に形成された第2の低抵抗層とからなる第2のゲート電極を有するpチャネルMOSFETとを備え、第1の金属層と第2の金属層が、異なった仕事関数を有する金属によって構成され、第1の低抵抗層と第2の低抵抗層とが、同一の材料からなる多結晶で構成され、第1の金属層と第1の低抵抗層の間に第1の中間層を有し、且つ第2の金属層と第2の低抵抗層の間に第2の中間層を有し、第1の中間層および第2の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる半導体集積回路装置の製造方法において、第1の金属層となる第1の金属膜と、第1の中簡層となる第2の金属膜とを、同一成長装置内で連続的に形成する工程と、且つ、第2の金属層となる第3の金属膜と、第2の中簡層となる第4の金属膜とを、同一成長装置内で連続的に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
[素子構造]
(1)全体構成
図1は、本実施の形態による半導体集積回路を構成するCMOSFET(相補型MOSFET)の断面図である。nチャネルMOSFET50とpチャネルMOSFET51が、高抵抗シリコン基板1に形成されている。nチャネルMOSFET50とpチャネルMOSFET51は、STI(Shallow Trench Isolation)からなる素子分離領域2によって絶縁されている。この素子分離領域2は、400nm程度の浅い溝をSiO2で充填したものである。
nチャネルMOSFET50の閾値電極(もしくは仕事関数電極)52は、仕事関数が3.9〜4.4eVの範囲にある金属で構成されるのが好ましい。具体的には、Ta,TaN,TaSi,TaSi2,TaSixNyの何れかが好ましい。TaSixNyの仕事関数は、膜形成時の組成およびその後の熱処理工程等によって、4.2〜4.4eVの範囲で変化する(非特許文献2)。nチャネルMOSFET50の閾値電極(もしくは仕事関数電極)52の膜厚としては、1〜10nm程度が好ましい。
中間層53,56を設けた理由は、nチャネルMOSFET50のゲート電極及びpチャネルMOSFET51のゲート電極双方を、ゲート電極として好ましい形状に同時に一回のエッチングで形成するためである。
nチャネルMOSFET50及びpチャネルMOSFET51のゲート酸化膜58,59としては、膜厚1.5〜5nmのHfSixOyNz膜が好ましい。膜厚1〜3nmの二酸化シリコン膜(SiO2膜)又は酸窒化シリコン膜(SiON膜)であっても良いが、リーク電流が増大して絶縁膜として機能しなくなる限界膜厚に近い。従って、この様なSiO2膜またはSiON膜を用いる場合には、薄膜化による性能向上が難しくなる。
図2乃至22に、図1に示したCMOSFETの製造方法を示す。
図2は、高抵抗シリコン基板1にnウェル領域3及びpウェル4を形成する工程を示している。図2(a)のように、まずSTI(Shallow Trench Isolation)からなる素子分離領域2を、高抵抗シリコン基板1に形成する。高抵抗シリコン基板1に深さ400nm程度の浅い溝を形成し、CVD(chemical vapor deposition)法により600nm程度の厚さのSiO2膜を堆積する。その後、CMP(Chemical Mechanical Polishing)法により、上記溝の外に堆積されたSiO2膜を除去して、STI(Shallow Trench Isolation)と呼ばれる絶縁物で充填された素子分離域2を形成する。次に、図2(b)のようにフォトレジスト膜60をマスクとしてリン(P)61を300kVでイオン注入する。同様に、フォトレジスト膜60をマスクとしてボロン(B)62を130kVでイオン注入し、その後の熱処理によって、Pを活性化してn型ウェル3を、Bを活性化してp型ウェル4を形成する(図2(c))。
次に、図3(a)のように、ゲート絶縁膜58,59となる酸化物5を、p型ウェル領域4およびn型ウェル領域3が形成された高抵抗シリコン1の表面に形成する。ゲート絶縁膜としては、膜厚1〜3nm程度の二酸化シリコン膜(SiO2膜)又は酸窒化シリコン膜(SiON膜)を堆積しても良い。しかし、本実施の形態では、高誘電率ゲート絶縁膜として実用化が期待されているHfSiON膜を1.5〜5nm の厚さにCVD法で堆積する。
2 素子分離領域
3 n型ウェル領域
4 p型ウェル領域
5 ゲート絶縁膜となる酸化物
6 nチャンネルMOSFETの閾値電極(もしくは仕事関数電極)となる金属膜
7 nチャンネルMOSFETの中間層となる金属膜
8 nチャンネルMOSFET領域用のマスク膜
9 pチャンネルMOSFETの閾値電極(もしくは仕事関数電極)となる金属膜
10 pチャンネルMOSFETの中間層となる金属膜
11 pチャンネルMOSFET領域用のマスク膜
12 ワイヤリング金属層となる金属膜
13 金属膜6,7,9,10を加工してゲート電極とするためのマスク膜
14 サイドウォールスペーサー絶縁膜
15 pチャネルMOSFETエクステンション領域となるBイオン注入領域
16 pチャネルMOSFETエクステンション領域形成のためにBイオン注入用フォ トレジストマスク
17 nチャネルMOSFETエクステンション領域となるAsイオン注入領域
18 nチャネルMOSFETエクステンション領域形成のためにAsイオン注入用フォ トレジストマスク
19 サイドウォール絶縁膜
20 nチャネルのMOSFETのソース
21 nチャネルMOSFETのドレイン
22 nチャネMOSFETのソースを形成するために、イオン注入用マスクとして用 いられるフォトレジスト膜
23 pチャネルMOSFETのドレイン
24 pチャネルMOSFETのソース
25 nチャネMOSFETのソースを形成するために、イオン注入用マスクとして用 いられるフォトレジスト膜
26 ニッケルシリサイドコンタクト電極
27 サイドウォール絶縁膜となるSiO2膜
50 nチャネルMOSFET
51 pチャネルMOSFET
52 nチャネルMOSFETの閾値電極(もしくは仕事関数電極)
53 nチャネルMOSFETの中間層
54 nチャンネルMOSFETのワイヤリング金属層
55 pチャネルMOSFETの閾値電極(もしくは仕事関数電極)
56 pチャネルMOSFETの中間層
57 pチャンネルMOSFETのワイヤリング金属層
58,59 ゲート絶縁膜
60 ウェル形成のために、イオン注入用マスクとして用いられるフォトレジス ト膜
61 P
62 B
63 As
Claims (4)
- ゲート酸化膜に接して形成された第1の金属層と、第1の金属層の上に形成された第1の低抵抗層とからなる第1のゲート電極を有するnチャネルMOSFETと、
ゲート酸化膜に接して形成された第2の金属層と、第2の金属層の上に形成された第2の低抵抗層とからなる第2のゲート電極を有するpチャネルMOSFETとを有する半導体集積回路装置において、
第1の金属層と第2の金属層が、異なった仕事関数を有する金属によって構成され、
第1の低抵抗層と第2の低抵抗層とが、同一の材料からなる多結晶で構成され、
第1の金属層と第1の低抵抗層の間に第1の金属層と同一成長装置内で連続的に形成された第1の中間層を有し、且つ第2の金属層と第2の低抵抗層の間に第2の金属層と同一成長装置内で連続的に形成された第2の中間層を有し、
第1の中間層および第2の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなることを特徴とする半導体集積回路装置。 - 第1及び第2の中間層が、TiN又はTaNからなることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記同一の材料が、W、WSi2、Mo、Ru、Ta及びSiの何れか一つからなることを特徴とする請求項1又は2に記載の半導体集積回路装置。
- ゲート酸化膜に接して形成された第1の金属層と、第1の金属層の上に形成された第1の低抵抗層とからなる第1のゲート電極を有するnチャネルMOSFETと、
ゲート酸化膜に接して形成された第2の金属層と、第2の金属層の上に形成された第2の低抵抗層とからなる第2のゲート電極を有するpチャネルMOSFETとを備え、
第1の金属層と第2の金属層が、異なった仕事関数を有する金属によって構成され、
第1の低抵抗層と第2の低抵抗層とが、同一の材料からなる多結晶で構成され、
第1の金属層と第1の低抵抗層の間に第1の中間層を有し、且つ第2の金属層と第2の低抵抗層の間に第2の中間層を有し、
第1の中間層および第2の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる半導体集積回路装置の製造方法において、
第1の金属層となる第1の金属膜と、第1の中簡層となる第2の金属膜とを、同一成長装置内で連続的に形成する工程と、
且つ、第2の金属層となる第3の金属膜と、第2の中簡層となる第4の金属膜とを、同一成長装置内で連続的に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006268901A JP5011921B2 (ja) | 2006-09-29 | 2006-09-29 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006268901A JP5011921B2 (ja) | 2006-09-29 | 2006-09-29 | 半導体集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008091501A JP2008091501A (ja) | 2008-04-17 |
JP5011921B2 true JP5011921B2 (ja) | 2012-08-29 |
Family
ID=39375379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006268901A Expired - Fee Related JP5011921B2 (ja) | 2006-09-29 | 2006-09-29 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5011921B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5042162B2 (ja) * | 2008-08-12 | 2012-10-03 | 株式会社日立ハイテクノロジーズ | 半導体加工方法 |
JP5401244B2 (ja) * | 2009-10-01 | 2014-01-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR101909091B1 (ko) * | 2012-05-11 | 2018-10-17 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US10854591B2 (en) * | 2016-11-04 | 2020-12-01 | Samsung Electronics Co., Ltd. | Semiconductor device including a repeater/buffer at upper metal routing layers and methods of manufacturing the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3287403B2 (ja) * | 1999-02-19 | 2002-06-04 | 日本電気株式会社 | Mis型電界効果トランジスタ及びその製造方法 |
JP2004165555A (ja) * | 2002-11-15 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US7326631B2 (en) * | 2003-02-03 | 2008-02-05 | Nxp B.V. | Method of manufacturing MOS transistors with gate electrodes formed in a packet of metal layers deposited upon one another |
US7598545B2 (en) * | 2005-04-21 | 2009-10-06 | International Business Machines Corporation | Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled CMOS devices |
JP4996890B2 (ja) * | 2006-07-31 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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2006
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Publication number | Publication date |
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JP2008091501A (ja) | 2008-04-17 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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