JP5186701B2 - 半導体装置の製造方法 - Google Patents
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Description
シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、
200℃以上280℃以下の温度で、前記ニッケルプラチナ合金層と前記シリコン領域又は前記ポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する1次熱処理を行う工程と、
未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、
300℃以上500℃以下の温度で、前記ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する2次熱処理を行う工程と、
を含む半導体装置の製造方法
が提供される。
(付記1)(1)
活性領域を有する半導体基板と、
前記活性領域上に形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造両側の前記活性領域に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域上に形成されたニッケルプラチナモノシリサイド層であって、前記ニッケルプラチナモノシリサイド層の底部におけるプラチナ組成より表面部におけるプラチナ組成が高く、薬液による面荒れを実質的に受けていないニッケルプラチナモノシリサイド膜と、
を有する半導体装置。
前記絶縁ゲート電極構造が、下から順に、ゲート絶縁膜、ポリシリコンゲート電極、ニッケルプラチナモノシリサイドゲート電極の積層を含み、前記ニッケルプラチナモノシリサイドゲート電極の底部におけるプラチナ組成より表面部におけるプラチナ組成が高く、前記ニッケルプラチナモノシリサイドゲート電極は薬液による面荒れを実質的に受けていない付記1記載の半導体装置。
前記ソース/ドレイン領域が、Si−Ge又はSi−Ge−Cの混晶領域を含む付記1または2記載の半導体装置。
活性領域を有する半導体基板と、
前記活性領域上に形成された絶縁ゲート電極構造であって、ゲート絶縁膜と、前記ゲート絶縁膜上方に形成されたニッケルプラチナモノシリサイドゲート電極を含み、前記ニッケルプラチナモノシリサイドゲート電極の底部におけるプラチナ組成より表面部におけるプラチナ組成が高く、前記ニッケルプラチナモノシリサイドゲート電極は薬液による面荒れを実質的に受けていない絶縁ゲート電極構造と、
前記絶縁ゲート電極構造両側の前記活性領域に形成されたソース/ドレイン領域と、
を有する半導体装置。
(付記5)
前記ソース/ドレイン領域上に形成されたニッケルプラチナモノシリサイド層をさらに有する付記4記載の半導体装置。
(付記6)
前記ニッケルプラチナモノシリサイド層は、前記ニッケルプラチナモノシリサイドゲート電極より薄い付記5記載の半導体装置。
シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、
プラチナが拡散しない温度で、前記ニッケルプラチナ合金層と前記シリコン領域又は前記ポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する1次熱処理を行う工程と、
薬液による面荒れを実質的に生じることなく、未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、
前記ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する2次熱処理を行う工程と、
を含む半導体装置の製造方法。
(付記8)
前記シリコン領域又はポリシリコン領域が、Si基板上方に形成されたポリシリコンゲート電極と、前記ポリシリコンゲート電極両側のシリコン基板である付記7記載の半導体装置の製造方法。
前記シリコン領域又はポリシリコン領域が、シリコン基板上方に形成されたポリシリコンゲート領域であり、
前記ニッケルプラチナモノシリサイド層と前記ポリシリコン領域とをパターニングしてゲート電極構造を形成する工程と、
前記ゲート電極構造両側のシリコン基板にソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域の上にニッケルプラチナモノシリサイド層を形成する工程と、
を更に含む付記7記載の半導体装置の製造方法。
前記シリコン領域又はポリシリコン領域が、シリコン基板上方に形成されたポリシリコンゲート領域であり、
前記2次熱処理は、前記ポリシリコンゲート領域を全て消費して、ニッケルプラチナモノシリサイドゲート領域を形成し、さらに、
前記ニッケルプラチナモノシリサイドゲート領域をパターニングしてゲート電極構造を形成する工程と、
前記ゲート電極構造両側のシリコン基板にソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域の上にニッケルプラチナモノシリサイド層を形成する工程と、
を含む付記7記載の半導体装置の製造方法。
(付記11)
前記ソース/ドレイン領域を形成する工程が、Si−GeまたはCを添加したSi−Ge−C混晶を埋め込む工程を含む付記9または10記載の半導体装置の製造方法。
(付記12)
前記ニッケルプラチナ合金層のPt組成は0.1at%〜10at%である付記7〜11のいずれか1項に記載の半導体装置の製造方法。
(付記13)
前記1次熱処理の温度は200℃〜280℃の範囲内である付記7〜11のいずれか1項に記載の半導体装置の製造方法。
2 Ni95Pt5合金層
2x 反応層(シリサイド層)
3 Ni層
3x 反応層(シリサイド層)
4 TiN層
11 Si基板
12 素子分離領域(STI)
13 ゲート絶縁膜
14 ポリシリコン膜(ゲート電極)
16 エクステンション領域
17 ソース/ドレイン領域
18 Ni−Pt希釈合金層
19 シリサイド層
31 Ni−Pt希釈合金層
32 Ni−Ptシリサイド層(フルシリサイデーション)
34 Si−Ge混晶、またはSi−Ge−C混晶
SW サイドウォール
W ウェル
Claims (1)
- シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、
200℃以上280℃以下の温度で、前記ニッケルプラチナ合金層と前記シリコン領域又は前記ポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する1次熱処理を行う工程と、
未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、
300℃以上500℃以下の温度で、前記ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する2次熱処理を行う工程と、
を含む半導体装置の製造方法。
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