JP2010212388A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010212388A JP2010212388A JP2009055905A JP2009055905A JP2010212388A JP 2010212388 A JP2010212388 A JP 2010212388A JP 2009055905 A JP2009055905 A JP 2009055905A JP 2009055905 A JP2009055905 A JP 2009055905A JP 2010212388 A JP2010212388 A JP 2010212388A
- Authority
- JP
- Japan
- Prior art keywords
- film
- stress film
- insulating film
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 670
- 238000004519 manufacturing process Methods 0.000 title claims description 222
- 229910052751 metal Inorganic materials 0.000 claims abstract description 345
- 239000002184 metal Substances 0.000 claims abstract description 345
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 330
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 330
- 238000000034 method Methods 0.000 claims abstract description 203
- 239000000758 substrate Substances 0.000 claims abstract description 183
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims abstract description 137
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910021339 platinum silicide Inorganic materials 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims description 76
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 73
- 239000000463 material Substances 0.000 claims description 50
- 230000005669 field effect Effects 0.000 claims description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 35
- 229910045601 alloy Inorganic materials 0.000 claims description 33
- 239000000956 alloy Substances 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 229910052759 nickel Inorganic materials 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 23
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 21
- 229910052697 platinum Inorganic materials 0.000 claims description 20
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 abstract description 212
- 230000008569 process Effects 0.000 abstract description 126
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 abstract 2
- 101100371160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TSL1 gene Proteins 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 562
- 239000010410 layer Substances 0.000 description 353
- 238000005530 etching Methods 0.000 description 206
- 229920002120 photoresistant polymer Polymers 0.000 description 156
- 239000011229 interlayer Substances 0.000 description 136
- 230000000149 penetrating effect Effects 0.000 description 36
- 238000009826 distribution Methods 0.000 description 33
- 238000002955 isolation Methods 0.000 description 33
- 235000012431 wafers Nutrition 0.000 description 25
- 230000004888 barrier function Effects 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 23
- 238000004380 ashing Methods 0.000 description 22
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 17
- 239000004020 conductor Substances 0.000 description 16
- 239000007789 gas Substances 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 13
- 238000009413 insulation Methods 0.000 description 12
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 11
- 238000005498 polishing Methods 0.000 description 11
- 239000000203 mixture Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 230000009467 reduction Effects 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 7
- 239000010941 cobalt Substances 0.000 description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical group N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910052691 Erbium Inorganic materials 0.000 description 6
- 229910052769 Ytterbium Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 230000006835 compression Effects 0.000 description 6
- 238000007906 compression Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 6
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 229910052741 iridium Inorganic materials 0.000 description 6
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 229910052763 palladium Inorganic materials 0.000 description 6
- 229910052720 vanadium Inorganic materials 0.000 description 6
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 6
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011261 inert gas Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- 101000983583 Homo sapiens Procathepsin L Proteins 0.000 description 2
- 102100026534 Procathepsin L Human genes 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 229940070337 ammonium silicofluoride Drugs 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 229960001730 nitrous oxide Drugs 0.000 description 2
- 235000013842 nitrous oxide Nutrition 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。
【選択図】図１７
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。
【選択図】図１７
Description
本発明は、半導体装置およびその製造方法に関し、特に、ＣＭＩＳＦＥＴを有しかつ応力の方向が異なる２つの応力膜を使用する半導体装置およびその製造に適用して有効な技術に関する。
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、窒化膜に代表される応力膜を用いてトランジスタの性能を向上させる手法が現れてきている。
応力膜を用いてトランジスタの性能向上を図る手法の一つとして、例えば、国際公開２００２／０４３１５１号パンフレット（特許文献１）に記載されているような、ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力膜を形成し、ｎチャネル型ＭＩＳＦＥＴ上に引張応力膜を形成し、両方のＭＩＳＦＥＴのチャネルに応力を印加して性能向上を図る、いわゆるＤＳＬ（Dual Stress Liner）と呼ばれる技術がある。
また、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されており、トランジスタの高速動作を図ることができる。
特開２００８−６０１０１号公報、特開２００７−１４２３４７号公報、特開２００７−１０３４５６号公報、特開２００７−１０３８９７号公報、特開２００７−２３４６６７号公報、特開２００７−２３４７６０号公報および特開２００７−２３４７６０号公報（特許文献２〜８）には、ソース・ドレイン領域の表面にニッケル白金シリサイド層を形成する技術が記載されている。
また、特開２００６−１７３４３２号公報（特許文献９）には、ＤＳＬ技術において、引張応力を有するシリコン窒化膜上に、エッチングストッパ膜となるシリコン酸化膜を形成する技術が記載されている。
本発明者の検討によれば、次のことが分かった。
図１０９〜図１１４は、本発明者が検討した半導体装置の製造工程中の要部断面図である。
まず、図１０９に示されるように、半導体基板１０１に絶縁体からなる素子分離領域１０２を形成し、半導体基板１０１のｎチャネル型ＭＩＳＦＥＴを形成する領域であるｎＭＩＳ領域１０１Ａに、ｐ型ウエル１０３を形成し、半導体基板１０１のｐチャネル型ＭＩＳＦＥＴを形成する領域であるｐＭＩＳ領域１０１Ｂに、ｎ型ウエル１０４を形成する。それから、ｐ型ウエル１０３上にゲート絶縁膜１０５を介してゲート電極ＧＥ１０１を形成し、ｎ型ウエル１０４上にゲート絶縁膜１０５を介してゲート電極ＧＥ１０２を形成する。そして、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ＋型半導体領域１０７とｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ＋型半導体領域１０８を形成し、ｎ＋型半導体領域１０７、ｐ＋型半導体領域１０８およびゲート電極ＧＥ１０１，ＧＥ１０２の表面に、サリサイドプロセスを用いて金属シリサイド層１１３を形成する。
次に、半導体基板１０１の主面全面上に引張応力膜または圧縮応力膜を形成するが、図１１０では、引張応力膜ＴＳＬ１０１を形成した場合を示してある。
次に、図１１１に示されるように、ｎＭＩＳ領域１０１Ａを覆いかつｐＭＩＳ領域１０１Ｂを露出するフォトレジスト膜ＲＰ１０１を用いて、ｐＭＩＳ領域１０１Ｂの引張応力膜ＴＳＬ１０１をドライエッチングにより除去する。図１１０で引張応力膜ＴＳＬ１０１の代わりに圧縮応力膜を形成した場合は、図１１１では、その圧縮応力膜をｎＭＩＳ領域１０１Ａでドライエッチングにより除去する。
次に、図１１２に示されるように、半導体基板１０１の主面全面上に圧縮応力膜ＣＳＬ１０１を形成する。図１１０で圧縮応力膜を形成した場合は、図１１２では、圧縮応力膜ＣＳＬ１０１の代わりに引張応力膜を形成する。
次に、図１１３に示されるように、ｐＭＩＳ領域１０１Ｂを覆いかつｎＭＩＳ領域１０１Ａを露出するフォトレジスト膜ＲＰ１０２を用いて、ｎＭＩＳ領域１０１Ａの圧縮応力膜ＣＳＬ１０１をドライエッチングにより除去する。図１１２で引張応力膜を形成した場合は、図１１３では、その引張応力膜をｐＭＩＳ領域１０１Ｂでドライエッチングにより除去する。
次に、図１１４に示されるように、半導体基板１０１の主面全面上に層間絶縁膜１２１を形成、この層間絶縁膜１２１に、金属シリサイド層１１３に達するコンタクトホール１２２を形成し、コンタクトホール内をプラグ１２３で埋め込む。
このようにして、ｎＭＩＳ領域１０１Ａに引張応力膜ＴＳＬ１０１が形成され、ｐＭＩＳ領域１０１Ｂに圧縮応力膜ＣＳＬ１０１が形成される。引張応力膜ＴＳＬ１０１による引張応力が、ｎＭＩＳ領域１０１Ａに形成されたｎチャネル型ＭＩＳＦＥＴのチャネル領域に加わることで、そのチャネル領域の移動度を向上させることができ、また、圧縮応力膜ＣＳＬ１０１の圧縮応力が、ｐＭＩＳ領域１０１Ｂに形成されたｐチャネル型ＭＩＳＦＥＴのチャネル領域に加わることで、そのチャネル領域の移動度を向上させることができる。これにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のオン電流を向上させることができる。
しかしながら、本発明者が検討したところ、次のような課題を見出した。
すなわち、図１１１の工程で、応力膜（図１１１の場合は引張応力膜ＴＳＬ１０１）をドライエッチングする際に、金属シリサイド層１１３がオーバーエッチングされて金属シリサイド層１１３の膜厚の減少やエッチングダメージが生じてしまい、金属シリサイド層１１３の抵抗が上昇してしまう可能性があることが分かった。金属シリサイド層１１３は、低抵抗化のために設けられているため、金属シリサイド層１１３の抵抗は低いことが望ましく、金属シリサイド層１１３の抵抗上昇は、半導体装置の性能を低下させる可能性がある。金属シリサイド層１１３のオーバーエッチングに起因した金属シリサイド層１１３の抵抗上昇のこの問題は、図１１１の工程でエッチングする応力膜が、引張応力膜または圧縮応力膜のいずれの場合も発生し得る。
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置およびその製造方法は、ソース領域およびドレイン領域上の金属シリサイド層として、深さが浅いほどＰｔ濃度が濃くなるニッケル白金シリサイド層を使用し、かつＤＳＬ（Dual Stress Liner）を形成する際、引張応力膜を先に形成した後、ｐチャネル型ＭＩＳＦＥＴ上の引張応力膜を除去し、その後圧縮応力膜を形成したものである。
また、代表的な他の実施の形態による半導体装置およびその製造方法は、ソース領域およびドレイン領域上の金属シリサイド層の形成後、ＤＳＬを形成する前に、金属シリサイド層の表面を酸化させたものである。
また、代表的な他の実施の形態による半導体装置およびその製造方法は、ソース領域およびドレイン領域上の金属シリサイド層の形成後、ＤＳＬを形成する際に、最初に形成する応力膜の下に酸化シリコン膜を形成し、後で形成する応力膜は、金属シリサイド層の直接上に形成したものである。
また、代表的な他の実施の形態による半導体装置およびその製造方法は、ＤＳＬを構成する２種類の応力膜の下に、炭化珪素からなる共通の応力膜を形成したものである。
また、代表的な他の実施の形態による半導体装置およびその製造方法は、ソース領域およびドレイン領域上の金属シリサイド層の形成後、ＤＳＬを形成する際に、最初に形成する応力膜を、その応力膜の応力が必要でないＭＩＳＦＥＴ上から除去するときに、応力膜の上層部分のみを除去して、金属シリサイド層が露出しないようにしたものである。
また、代表的な他の実施の形態による半導体装置およびその製造方法は、ＤＳＬを形成する際に、応力膜、絶縁膜、他の応力膜の順に形成し、前記他の応力膜の応力が必要でないＭＩＳＦＥＴ上から前記他の応力膜を除去するときに、前記他の応力膜と前記絶縁膜とは除去するが、前記応力膜は残したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域であるｎＭＩＳ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ｂとを有している。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ａ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ｂ）にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエル３およびｎ型ウエル４の形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル３およびｎ型ウエル４の表面）上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
次に、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのゲート絶縁膜５上にゲート電極ＧＥ１，ＧＥ２をそれぞれ形成する。ゲート電極ＧＥ１，ＧＥ２を形成するには、例えば、半導体基板１の主面上（すなわちゲート絶縁膜５上）に、多結晶シリコン膜（ドープトポリシリコン膜）などの導体膜を形成してから、この導体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすればよい。これにより、パターニングされた導体膜からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエル３の表面上にゲート絶縁膜５を介して形成され、パターニングされた導体膜からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエル４の表面上にゲート絶縁膜５を介して形成される。
次に、図２に示されるように、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などの１５族（Ｖ族）の元素からなるｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）７ａを形成する。このｎ−型半導体領域７ａ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエル３）にゲート電極Ｇ１をマスクとしてイオン注入する。また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などの１３族（ＩＩＩ族）の元素からなるｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（不純物拡散層）８ａを形成する。このｐ−型半導体領域８ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエル４）にゲート電極Ｇ２をマスクとしてイオン注入する。ｎ−型半導体領域７ａを先に形成しても、あるいはｐ−型半導体領域８ａを先に形成してもよい。
次に、ゲート電極ＧＥ１，ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）９を形成する。例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォール９を形成することができる。なお、図面の簡略化のために、図２では、サイドウォール９を構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
次に、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール９の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などの１５族（Ｖ族）の元素からなるｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域７ｂ（ソース、ドレイン）を形成する。このｎ＋型半導体領域７ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエル３）に、ゲート電極Ｇ１およびその側壁上のサイドウォール９をマスクとしてイオン注入する。このため、ｎ−型半導体領域７ａは、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域７ｂはサイドウォール９に整合して形成される。また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール９の両側の領域にホウ素（Ｂ）などの１３族（ＩＩＩ族）の元素からなるｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域８ｂ（ソース、ドレイン）を形成する。このｐ＋型半導体領域８ｂ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエル４）に、ゲート電極Ｇ２およびその側壁上のサイドウォール９をマスクとしてイオン注入する。このため、ｐ−型半導体領域８ａは、ゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域８ｂはサイドウォール９に整合して形成される。ｎ＋型半導体領域７ｂを先に形成しても、あるいはｐ＋型半導体領域８ｂを先に形成してもよい。
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域７ａ、ｐ−型半導体領域８ａ、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂなどに導入された不純物を活性化することができる。
このようにして、図２に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
ｎ＋型半導体領域７ｂは、ｎ−型半導体領域７ａよりも不純物濃度が高くかつ接合深さが深く、また、ｐ＋型半導体領域８ｂは、ｐ−型半導体領域８ａよりも不純物濃度が高くかつ接合深さが深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域７ｂおよびｎ−型半導体領域７ａにより形成され、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域８ｂおよびｐ−型半導体領域８ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ＋型半導体領域７ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域８ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
図３は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。また、図４は、図３のステップＳ１の金属シリサイド層の形成工程を、更に具体的に示した製造プロセスフロー図である。図５〜図９、図１１〜図１７は、図２に続く半導体装置の製造工程中における要部断面図である。なお、図３には、図２の構造が得られた後の工程から図１４の構造が得られるまでの製造プロセスフローが示されている。また、図１０は、半導体装置の製造工程中の要部平面図であり、図９と同じ工程段階に対応する。図１、図２、図５〜図９、図１１〜図１７に示される断面は、図１０のＡ−Ａ線で示される断面位置にほぼ対応する。なお、図１０は、平面図であるが、後述のフォトレジスト膜ＲＰ１で覆われている領域（すなわち引張応力膜ＴＳＬ１が残存している領域）にハッチングを付すと共に、フォトレジスト膜ＲＰ１および引張応力膜ＴＳＬ１の積層膜で覆われているゲート電極ＧＥ１、ｎ＋型半導体領域７ｂ（ｎ＋型半導体領域７ｂの上層に形成された金属シリサイド層１３ｂ）の平面レイアウトを点線で示してある。
上述のようにして図２の構造が得られた後、ＲＣＡ洗浄などを用いて半導体基板１の表面の清浄化を行う。また、ＲＣＡ洗浄の後、フッ酸などを用いて、半導体基板１の表面の自然酸化膜の除去を行う。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域７ｂ）の表面と、ｐＭＩＳ形成領域１Ｂのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域８ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層１３ｂに対応）を形成する（図３のステップＳ１）。
以下に、このステップＳ１の金属シリサイド層の形成工程について説明する。
自然酸化膜の除去によってゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面を露出させてから、図５に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ上を含む半導体基板１の主面（全面）上に合金膜（金属膜）１１を、例えばスパッタリング法を用いて形成（堆積）する（図４のステップＳ２）。すなわち、ステップＳ２では、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ上を含む半導体基板１上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、合金膜１１が形成される。
本実施の形態では、合金膜１１は、白金（Ｐｔ）を含有する合金膜（金属膜）であり、より特定的には、ニッケル（Ｎｉ）と白金（Ｐｔ）とを含有する合金膜である。より好ましくは、本実施の形態における合金膜１１は、Ｎｉ（ニッケル）とＰｔ（白金）の合金膜であるＮｉ−Ｐｔ合金膜であり、合金膜１１におけるＮｉとＰｔの比（原子比）を１−ｘ：ｘとすると、合金膜１１をＮｉ１−ｘＭｘ合金膜と表記することもできる。
ステップＳ２で成膜した合金膜１１中のＰｔの濃度としては、３〜７原子％の範囲が好ましく、成膜した合金膜１１の膜厚としては７〜２０ｎｍの範囲が好ましい。Ｎｉ１−ｘＰｔｘ合金膜におけるＮｉの割合（比率）は、（１−ｘ）×１００％であり、Ｎｉ１−ｘＰｔｘ合金膜におけるＰｔの割合（比率）は、ｘ×１００％であるため、合金膜１１をＮｉ１−ｘＰｔｘ合金膜と表記した場合には、Ｎｉ１−ｘＰｔｘにおけるｘは、０．０３≦ｘ≦０．０７の範囲が好ましい。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。
次に、合金膜１１上に、バリア膜１２を形成（堆積）する（図４のステップＳ３）。バリア膜１２は、スパッタリング法などによって形成することができ、例えば窒化チタン（ＴｉＮ）膜からなる。バリア膜１２は、合金膜１１の酸化防止などの機能を有しており、後述の第１の熱処理時を行っても合金膜１１と反応し難い膜である。
次に、半導体基板１に第１の熱処理（アニール処理）を施す（図４のステップＳ４）。この第１の熱処理により、ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコン膜と合金膜１１、およびｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを構成する単結晶シリコンと合金膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層１３ａを形成する。この場合、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの各上部（上層部）と合金膜１１とが反応することにより金属シリサイド層１３ａが形成されるので、金属シリサイド層１３ａは、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの各表面（上層部）に形成される。なお、第１の熱処理では、合金膜１１中のＮｉとＰｔとがｎ＋型半導体領域７ｂ、ｐ＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層１３ａが形成される。
この第１の熱処理は、例えばランプアニールなどのＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。また、この第１の熱処理は、本実施の形態では、２９０℃以下の温度で、３０秒以内の間、行うことが好ましい。また、第１の熱処理時の雰囲気は、好ましくは窒素（Ｎ２）ガス雰囲気であるが、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または不活性ガスと窒素ガスとの混合ガス雰囲気中で行うこともできる。
このように、第１の熱処理で、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ（を構成するＳｉ）と合金膜１１を選択的に反応させて、ＮｉおよびＰｔのシリサイド（ニッケル白金シリサイド、白金添加ニッケルシリサイド）からなる金属シリサイド層１３ａを形成するが、第１の熱処理を行った段階では、金属シリサイド層１３ａは、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）である。すなわち、第１の熱処理は、金属シリサイド層１３ａが（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ相とはならないような熱処理温度で行なう。
なお、本実施の形態では、後述するように、ステップＳ４の第１の熱処理が過剰とならないように、ステップＳ４の第１の熱処理の熱処理温度と熱処理時間を上記数値以下に抑制することが重要である。しかしながら、合金膜１１とゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂとを反応させる観点から、ステップＳ４の第１の熱処理の熱処理温度は、２００℃以上、熱処理時間は５秒以上が好ましい。
次に、例えば硫酸過水などを用いたウェット洗浄処理を行うことにより、バリア膜１２と、未反応の合金膜１１（すなわち第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂまたはｐ＋型半導体領域８ｂと反応しなかった合金膜１１）とを除去する（図４のステップＳ５）。この際、未反応の合金膜１１が除去されるが、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂの表面上に金属シリサイド層１３ａを残存させる。図６には、ステップＳ５のウェット洗浄処理によって、バリア膜１２および未反応の合金膜１１を除去した段階が示されている。
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図４のステップＳ６）。このステップＳ６の第２の熱処理を行うことにより、図７に示されるように、ステップＳ４の第１の熱処理で形成された（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａは、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂに変わり、金属元素（ＮｉとＰｔを足したもの）とＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層１３ｂが形成される。
すなわち、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａと、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂ及びｐ＋型半導体領域８ｂのＳｉとを、ステップＳ６の第２の熱処理で更に反応させ、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相よりも安定で低抵抗率のＮｉ１−ｙＰｔｙＳｉ相からなる金属シリサイド層１３ｂを、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂ及びｐ＋型半導体領域８ｂの表面上（上層部分）に形成する。従って、金属シリサイド層１３ａと金属シリサイド層１３ｂは、いずれも、ＮｉおよびＰｔのシリサイド（ニッケル白金シリサイド、白金添加ニッケルシリサイド）からなるが、金属シリサイド層１３ａは（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相であり、金属シリサイド層１３ｂはＮｉ１−ｙＰｔｙＳｉ相である。
ステップＳ６の第２の熱処理は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａをＮｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂにすることができるような温度で行う必要があるため、第２の熱処理の熱処理温度は、少なくとも第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層１３ｂがＮｉ１−ｙＰｔｙＳｉ相よりも高抵抗率のＮｉ１−ｙＰｔｙＳｉ２相にはならないようにするため、ステップＳ６の第２の熱処理は、金属シリサイド層１３ｂがＮｉ１−ｙＰｔｙＳｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ２相とはならないような熱処理温度で行なうことが好ましい。
なお、Ｎｉ１−ｙＰｔｙＳｉ相は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相およびＮｉ１−ｙＰｔｙＳｉ２相よりも低抵抗率である。ステップＳ６の第２の熱処理工程以降も（半導体装置の製造終了まで）、金属シリサイド層１３ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層１３ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相となっている。
ステップＳ６の第２の熱処理は、例えばランプアニールなどのＲＴＡ法を用いて行なうことができる。また、ステップＳ６の第２の熱処理は、本実施の形態では、好ましくは５２５℃以下、より好ましくは５００℃以下の温度で、好ましくは３０秒以内の間、行う。また、ステップＳ６の第２の熱処理時の雰囲気は、好ましくは窒素（Ｎ２）ガス雰囲気であるが、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または不活性ガスと窒素ガスとの混合ガス雰囲気中で行うこともできる。
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域７ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域８ｂ）の表面（上層部）とに、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂが形成される。
なお、本実施の形態では、後述するように、ステップＳ６の第２の熱処理が過剰とならないように、ステップＳ６の第２の熱処理の熱処理温度と熱処理時間を上記数値以下に抑制することが重要である。しかしながら、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂを形成して金属シリサイド層１３ｂを低抵抗化する観点から、ステップＳ６の第２の熱処理の熱処理温度は、４００℃以上、熱処理時間は５秒以上が好ましい。
このようにしてステップＳ１で金属シリサイド層１３ｂを形成した後、図８に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、引張応力膜ＴＳＬ１を形成する（図３のステップＳ１１）。図３のステップＳ１１において、引張応力膜ＴＳＬ１は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成される。引張応力膜ＴＳＬ１は、プラズマＣＶＤ法などを用いて形成することができる。引張応力膜ＴＳＬ１の材料としては窒化シリコン（ＳｉＮ）、引張応力膜ＴＳＬ１の膜厚としては２０ｎｍから５０ｎｍの範囲が最適であるが、引張応力膜ＴＳＬ１の材料として炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）または炭酸化シリコン（ＳｉＣＯ）を用いることもできる。
窒化シリコンからなる引張応力膜ＴＳＬ１を形成する場合は、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、２５０℃から４００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜した後、紫外線を照射しながら４００℃から５５０℃程度の熱処理を施すことにより、この窒化シリコン膜からなる引張応力膜ＴＳＬ１を形成することができる。
なお、本実施の形態１および以下の実施の形態２〜１２において、金属シリサイド層１３ｂ形成後に半導体基板１の主面上に形成する各膜（引張応力膜ＴＳＬ１や後述の圧縮応力膜ＣＳＬ１、層間絶縁膜２１、絶縁膜３１，４１，５１，６１，６２など）は、ｎＭＩＳ形成領域１Ａに形成されたｎチャネル型ＭＩＳＦＥＴＱｎとｐＭＩＳ形成領域１Ｂに形成されたｐチャネル型ＭＩＳＦＥＴＱｐとを覆うよう形成される。すなわち、その膜（引張応力膜ＴＳＬ１や後述の圧縮応力膜ＣＳＬ１、層間絶縁膜２１、絶縁膜３１，４１，５１，６１，６２など）は、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを覆うように形成される。
次に、図９および図１０に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜（フォトレジストパターン、レジスト膜、マスク層）ＲＰ１をフォトリソグラフィ法を用いて引張応力膜ＴＳＬ１上に形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図３のステップＳ１２）。図３のステップＳ１２のドライエッチング工程では、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
図３のステップＳ１２で引張応力膜ＴＳＬ１をドライエッチングする際のドライエッチング対象領域（引張応力膜ＴＳＬ１がエッチングされて除去される領域）と非対象領域（引張応力膜ＴＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、平面図である図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。なお、ドライエッチングの対象領域は、エッチングマスク用のフォトレジスト膜（ここではフォトレジスト膜ＲＰ１）から露出した領域にも相当し、ドライエッチングの非対象領域は、エッチングマスク用のフォトレジスト膜（ここではフォトレジスト膜ＲＰ１）で覆われた領域にも相当する。
次に、図１１に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、圧縮応力膜ＣＳＬ１を形成する（図３のステップＳ１３）。図３のステップＳ１３において、圧縮応力膜ＣＳＬ１は、ｐＭＩＳ形成領域１Ｂにおいては、ゲート電極ＧＥ２およびその側壁上のサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成され、ｎＭＩＳ形成領域１Ａにおいては、引張応力膜ＴＳＬ１が存在するため、引張応力膜ＴＳＬ１上に形成される。
圧縮応力膜ＣＳＬ１は、プラズマＣＶＤ法などを用いて形成することができる。圧縮応力膜ＣＳＬ１の材料としては窒化シリコン（ＳｉＮ）、圧縮応力膜ＣＳＬ１の膜厚としては２０ｎｍから５０ｎｍの範囲が最適であるが、圧縮応力膜ＣＳＬ１の材料として炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）または炭酸化シリコン（ＳｉＣＯ）を用いることもできる。
窒化シリコンからなる圧縮応力膜ＣＳＬ１を形成する場合は、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、３５０℃から５００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜することで、この窒化シリコン膜からなる圧縮応力膜ＣＳＬ１を形成することができる。
なお、本実施の形態および以下の実施の形態２〜１２において、引張応力膜とは、その引張応力膜を形成した半導体基板に引張応力を与える膜（絶縁膜）であり、半導体基板上に引張応力膜が形成された領域では、その引張応力膜によって半導体基板に引張応力が作用している（与えられている、生じている）。ｎチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に引張応力膜によって引張応力が作用すると、電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、引張応力膜を、引張の応力膜という場合もある。一方、圧縮応力膜とは、その圧縮応力膜を形成した半導体基板に圧縮応力を与える膜（絶縁膜）であり、半導体基板上に圧縮応力膜が形成された領域では、その圧縮応力膜によって半導体基板に圧縮応力が作用している（与えられている、生じている）。ｐチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に圧縮応力膜によって圧縮応力が作用すると、正孔の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、圧縮応力膜を、圧縮の応力膜という場合もある。
次に、図１２に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜（フォトレジストパターン、レジスト膜、マスク層）ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図３のステップＳ１４）。図３のステップＳ１４のドライエッチング工程では、オーバーエッチング量を制御することにより、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は除去せずに残存させるようにする。また、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１は、エッチングされずに残存する。
図３のステップＳ１４で圧縮応力膜ＣＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図１２に示されるように、圧縮応力膜ＣＳＬ１の一部が、引張応力膜ＴＳＬ１を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、引張応力膜ＴＳＬ１の一部（端部近傍領域）上に圧縮応力膜ＣＳＬ１が重なる（覆う）ようにする。
ｎチャネル型ＭＩＳＦＥＴＱｎに対する圧縮応力膜ＣＳＬ１による圧縮応力は不要であるため、図３のステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング工程は、行うことが好ましいが、他の形態として、図３のステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング工程（フォトレジスト膜ＲＰ２形成工程も含む）を省略することもできる。図３のステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング工程を省略した場合には、後述するコンタクトホール２２を開口する際には、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は圧縮応力膜ＣＳＬ１で覆われているため、ｎＭＩＳ形成領域１Ａのコンタクトホール２２の底部において、引張応力膜ＴＳＬ１をドライエッチング法でエッチングする前に、その上部にある圧縮応力膜ＣＳＬ１をエッチングしなければならない。
なお、本実施の形態１および以下の実施の形態２〜１２において、金属シリサイド層１３ｂ形成後に半導体基板１の主面上に形成した各膜（引張応力膜ＴＳＬ１、圧縮応力膜ＣＳＬ１、後述の絶縁膜３１，４１，５１，６１，６２など）を、ｎＭＩＳ形成領域１Ａで除去した場合は、その膜のゲート電極ＧＥ１およびｎ＋型半導体領域７ｂを覆う部分が除去されることになる。また、金属シリサイド層１３ｂ形成後に半導体基板１の主面上に形成した各膜（引張応力膜ＴＳＬ１、圧縮応力膜ＣＳＬ１、後述の絶縁膜３１，４１，５１，６１，６２など）を、ｐＭＩＳ形成領域１Ｂで除去した場合は、その膜のゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆う部分が除去されることになる。また、金属シリサイド層１３ｂ形成後に半導体基板１の主面上に形成した各膜（引張応力膜ＴＳＬ１、圧縮応力膜ＣＳＬ１、後述の絶縁膜３１，４１，５１，６１，６２など）を、ｎＭＩＳ形成領域１Ａで残存させた場合は、その膜のゲート電極ＧＥ１およびｎ＋型半導体領域７ｂを覆う部分が残存することになる。また、金属シリサイド層１３ｂ形成後に半導体基板１の主面上に形成した各膜（引張応力膜ＴＳＬ１、圧縮応力膜ＣＳＬ１、後述の絶縁膜３１，４１，５１，６１，６２など）を、ｐＭＩＳ形成領域１Ｂで残存させた場合は、その膜のゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆う部分が残存することになる。
次に、図１３に示されるように、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
次に、図１４に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図３のステップＳ１５）。層間絶縁膜２１は、引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚および圧縮応力膜ＣＳＬ１の膜厚よりも厚い。層間絶縁膜２１の材料としては、例えば酸化シリコンなどを用いることができる。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図１５に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１をドライエッチングすることにより、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１にコンタクトホール（貫通孔、孔）２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１およびその下の引張応力膜ＴＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１およびその下の圧縮応力膜ＣＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
コンタクトホール２２を形成するには、まず、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１に比較して層間絶縁膜２１がエッチングされやすい条件で層間絶縁膜２１のドライエッチングを行い、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１をエッチングストッパ膜として機能させることで、層間絶縁膜２１にコンタクトホール２２を形成する。それから、層間絶縁膜２１に比較して圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１がエッチングされやすい条件でｐＭＩＳ形成領域１Ｂのコンタクトホール２２の底部の圧縮応力膜ＣＳＬ１およびｎＭＩＳ形成領域１Ａのコンタクトホール２２の底部の引張応力膜ＴＳＬ１をドライエッチングして除去することで、貫通孔としてのコンタクトホール２２が形成される。
ｎＭＩＳ形成領域１Ａにおいてｎ＋型半導体領域７ｂの上部に形成されたコンタクトホール２２の底部では、ｎ＋型半導体領域７ｂ上の金属シリサイド層１３ｂが露出される。また、ｐＭＩＳ形成領域１Ｂにおいてｐ＋型半導体領域８ｂの上部に形成されたコンタクトホール２２の底部では、ｐ＋型半導体領域８ｂ上の金属シリサイド層１３ｂが露出される。これは、以下の実施の形態２〜１２でも同様である。
次に、図１６に示されるように、コンタクトホール２２内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）２３を形成する。プラグ２３を形成するには、例えば、コンタクトホール２２の内部（底部および側壁上）を含む層間絶縁膜２１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール２２を埋めるように形成し、層間絶縁膜２１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２３を形成することができる。なお、図面の簡略化のために、図１６では、プラグ２３を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
ｎＭＩＳ形成領域１Ａにおいてｎ＋型半導体領域７ｂの上部に形成されたプラグ２３は、その底部でｎ＋型半導体領域７ｂの表面上の金属シリサイド層１３ｂと接して電気的に接続される。また、ｐＭＩＳ形成領域１Ｂにおいてｐ＋型半導体領域８ｂの上部に形成されたプラグ２３は、その底部でｐ＋型半導体領域８ｂの表面上の金属シリサイド層１３ｂと接して電気的に接続される。これは、以下の実施の形態２〜１２でも同様である。
次に、図１７に示されるように、プラグ２３が埋め込まれた層間絶縁膜２１上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）２４および配線形成用の絶縁膜（層間絶縁膜）２５を順次形成する。ストッパ絶縁膜２４は、絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２５に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜２４を窒化シリコン膜とし、絶縁膜２５を酸化シリコン膜とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２５およびストッパ絶縁膜２４の所定の領域に配線溝２６を形成した後、半導体基板１の主面上（すなわち配線溝２６の底部および側壁上を含む絶縁膜２５上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝２６の内部を埋め込む。それから、配線溝２６以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
配線Ｍ１は、プラグ２３を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
このようにして製造された本実施の形態の半導体装置においては、図１７に示されるように、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、すなわちゲート電極ＧＥ１およびｎ＋型半導体領域７ｂを覆うように、引張応力膜ＴＳＬ１が形成され、また、ｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆うように、圧縮応力膜ＣＳＬ１が形成されている。そして、後から形成された圧縮応力膜ＣＳＬ１の少なくとも一部が、先に形成された引張応力膜ＴＳＬ１上に重なっている。
図１８は、本実施の形態の製造工程によって形成されたｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂの組成分布（深さ方向の組成分布）をＳＩＭＳ（Secondary Ion Mass Spectroscopy：２次イオン質量分析法）により測定した結果を示すグラフである。また、図１９は、本実施の形態の製造工程によって形成されたｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂの組成分布（深さ方向の組成分布）をＳＩＭＳにより測定した結果を示すグラフである。図１８および図１９のグラフの横軸は、スパッタ時間に対応するが、周知のように、深さ方向（深さ方向の位置）を表している。また、図１８および図１９のグラフの縦軸は、強度（検出強度）に対応し、各元素の濃度を表している。例えば、図１８および図１９のグラフにおいて、Ｐｔの検出強度（図１８および図１９のグラフの縦軸に対応）が大きいところほど、Ｐｔ濃度が高いことを意味している。なお、図１８および図１９のグラフには、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｓｉ（ケイ素）、Ｏ（酸素）、Ｎ（窒素）およびＣ（炭素）の検出強度が示されている。また、図１８および図１９のグラフでは、金属シリサイド層１３ｂの本来の表面は、周知の通り、グラフ中に点線で表される位置と考えられる。
図１８および図１９からも分かるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのいずれにおいても、金属シリサイド層１３ｂにおけるＰｔ濃度は、深さ方向の分布が均一ではなく、金属シリサイド層１３ｂの最表面で最もＰｔ濃度が高く、最表面よりも深い位置になるほどＰｔ濃度は低くなっている。この傾向は、ｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂよりも、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂで、より顕著である。すなわち、ｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂにおけるＰｔの濃度分布（図１９のグラフのＰｔの分布に対応）に比べて、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂにおけるＰｔの濃度分布（図１８のグラフのＰｔの分布に対応）の方が、金属シリサイド層１３ｂの最表面に、より偏ってＰｔが分布している。このため、ｐＭＩＳ形成領域１Ｂ（ｐ＋型半導体領域８ｂ上）の金属シリサイド層１３ｂの表面のＰｔ濃度は、ｎＭＩＳ形成領域１Ａ（ｎ＋型半導体領域７ｂ上）の金属シリサイド層１３ｂの表面のＰｔ濃度よりも高くなっている。
そして、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂの深さ方向のＰｔ濃度分布におけるピーク値（最大値）は、ｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂの深さ方向のＰｔ濃度分布におけるピーク値（最大値）の１．５倍以上となっている。上述のように、金属シリサイド層１３ｂの最表面でＰｔ濃度が最大（ピーク）となるため、ｐＭＩＳ形成領域１Ｂ（ｐ＋型半導体領域８ｂ上）の金属シリサイド層１３ｂの表面でのＰｔ濃度は、ｎＭＩＳ形成領域１Ａ（ｎ＋型半導体領域７ｂ上）の金属シリサイド層１３ｂの表面でのＰｔ濃度の１．５倍以上となっていると言うこともできる。これは、ｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂは、その最表面でＰｔ濃度がピーク（最大）となり、そのピーク値（最大値）をα原子％とし、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂは、その最表面でＰｔ濃度がピーク（最大）となり、そのピーク値（最大値）をβ原子％とすると、
β≧α×１．５
の関係が成り立っていることを意味している。
β≧α×１．５
の関係が成り立っていることを意味している。
図２０は、上記ステップＳ１２の引張応力膜ＴＳＬ１のドライエッチング工程において、本実施の形態とは異なり、上記フォトレジスト膜ＲＰ１を形成することなくｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方で引張応力膜ＴＳＬ１をドライエッチングした場合の、ドライエッチング時間と、金属シリサイド層１３ｂの抵抗との関係を調べたグラフである。従って、図２０のグラフの場合は、ドライエッチング時間（図２０のグラフの横軸に対応）を長くすると、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方で引張応力膜ＴＳＬ１が除去されて金属シリサイド層１３ｂが露出し、オーバーエッチングされる。なお、図２０の横軸は、引張応力膜ＴＳＬ１のドライエッチング時間に対応する。また、図２０のグラフの縦軸は、引張応力膜ＴＳＬ１のドライエッチングを所定の時間（図２０の横軸に対応）行った後の金属シリサイド層１３ｂの抵抗に対応する。
図２０のグラフからも分かるように、ｎＭＩＳ形成領域１Ａでは、ドライエッチング時間を長くすると、金属シリサイド層１３ｂが露出してオーバーエッチングされることで、金属シリサイド層１３ｂの抵抗値が上昇する。それに対して、ｐＭＩＳ形成領域１Ｂでは、ドライエッチング時間を長くして金属シリサイド層１３ｂが露出されてオーバーエッチングされても、金属シリサイド層１３ｂの抵抗値は、低抵抗のまま、ほとんど変わらない。その理由は、次のように考えられる。
ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂでは、表層部分でＰｔ濃度（上記βに対応）が濃くなっている。このＰｔ濃度が高い表層部分がドライエッチングのオーバーエッチングに対するバリアとして機能するために、ドライエッチング時間を長くしてｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂがオーバーエッチングされても、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂの厚みはほとんど変わらず、金属シリサイド層１３ｂの抵抗値がほとんど変わらないものと考えられる。一方、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂに比べて、ｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂでは、表層部分のＰｔ濃度が低く（上記αに対応）、ドライエッチングのオーバーエッチングに対するバリア機能が低いために、ドライエッチング時間を長くして金属シリサイド層１３ｂがオーバーエッチングされると、金属シリサイド層１３ｂが薄くなって、金属シリサイド層１３ｂの抵抗値が上昇するものと考えられる。
すなわち、同じサリサイドプロセスでｎＭＩＳ形成領域１Ａのｎ＋型半導体領域７ｂ上とｐＭＩＳ形成領域１Ｂのｐ＋型半導体領域８ｂ上とに金属シリサイド層１３ｂを形成した場合、ｎＭＩＳ形成領域１Ａ（ｎ＋型半導体領域７ｂ上）の金属シリサイド層１３ｂに比べて、ｐＭＩＳ形成領域１Ｂ（ｐ＋型半導体領域８ｂ上）の金属シリサイド層１３ｂの方が、表面のＰｔ濃度が高くなり、オーバーエッチングに対する耐性が高くなる。
そこで、本実施の形態では、Ｐｔ濃度が高いほどオーバーエッチングに対する耐性が高くなることを利用し、表層部分のＰｔ濃度を高めやすいｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂはオーバーエッチングを受けるが、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂに比べて、表層部分のＰｔ濃度が低くなるｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂは、オーバーエッチングを受けないように、工程を工夫している。
すなわち、本実施の形態では、ステップＳ１で金属シリサイド層１３ｂを形成した後、図３のステップＳ１１で引張応力膜ＴＳＬ１を形成してから図３のステップＳ１２でｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１をドライエッチングで除去し、その後、図３のステップＳ１３で圧縮応力膜ＣＳＬ１を形成している。この工程順で製造を行うため、図３のステップＳ１１で引張応力膜ＴＳＬ１を形成した後には、オーバーエッチングに対する耐性が高いｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂは、図３のステップＳ１２のドライエッチング工程で露出されてオーバーエッチングされ得るが、オーバーエッチングに対する耐性が高いことから、金属シリサイド層１３ｂの抵抗上昇は生じにくい。一方、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂよりもオーバーエッチングに対する耐性が相対的に低いｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂは、図３のステップＳ１１で引張応力膜ＴＳＬ１を形成した後には、引張応力膜ＴＳＬ１で覆われたまま露出されることがなく、オーバーエッチングを受けることがないため、金属シリサイド層１３ｂの抵抗上昇は生じない。これにより、ｎＭＩＳ形成領域１ＡのおよびｐＭＩＳ形成領域１Ｂの両方において、オーバーエッチングによる金属シリサイド層１３ｂの抵抗上昇を抑制または防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、金属シリサイド層１３ｂがＰｔを含有し、より好ましくは、上述のように金属シリサイド層１３ｂをニッケル白金シリサイドにより構成している。そして、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂのオーバーエッチングに対する耐性を高めるために、ｐＭＩＳ形成領域１Ｂ（ｐ＋型半導体領域８ｂ上）の金属シリサイド層１３ｂの表面のＰｔ濃度が、ｐＭＩＳ形成領域１Ｂ（ｐ＋型半導体領域８ｂ上）の金属シリサイド層１３ｂの内部のＰｔ濃度よりも高くなるようにしている。より具体的には、ｐＭＩＳ形成領域１Ｂ（ｐ＋型半導体領域８ｂ上）の金属シリサイド層１３ｂにおけるＰｔの濃度分布が、金属シリサイド層１３ｂの表面で最大となり、深い位置になるほど（すなわち金属シリサイド層１３ｂの表面から深くなるほど）、Ｐｔ濃度が低くなるように、金属シリサイド層１３ｂを形成している。ここで、深さ方向は、半導体基板１の厚み方向に対応し、また、半導体基板１の主面に垂直な方向に対応する。このようなＰｔ濃度分布にするために、ステップＳ１のサリサイドプロセスを以下のように工程を工夫している。
すなわち、本実施の形態では、ステップＳ４の第１の熱処理について、熱処理温度を２９０℃以下の温度とし、熱処理時間を３０秒以内としている。ステップＳ１の第１の熱処理が過剰であると、第１の熱処理でＰｔが十分に拡散できるため、形成された金属シリサイド層１３ａでは、Ｐｔ濃度分布が均一になりやすい。それに対して、本実施の形態のように、ステップＳ４の第１の熱処理の熱処理温度と熱処理時間を上述のように抑制することで、Ｐｔの拡散を抑制して金属シリサイド層１３ａにおけるＰｔ濃度分布を不均一にし、金属シリサイド層１３ａの表面でＰｔ濃度が最大となり、深い位置になるほど、Ｐｔ濃度が低くなるようにすることができる。
更に、本実施の形態では、ステップＳ６の第２の熱処理について、熱処理温度を５２５℃以下、より好ましくは５００℃以下の温度とし、熱処理時間を３０秒以内としている。ステップＳ２の第２の熱処理が過剰であると、たとえ金属シリサイド層１３ａのＰｔ濃度分布が不均一であったとしても、第２の熱処理でＰｔが十分に拡散できるため、形成された金属シリサイド層１３ｂでは、Ｐｔ濃度分布が均一になりやすい。それに対して、本実施の形態のように、ステップＳ６の第２の熱処理の熱処理温度と熱処理時間を上述のように抑制することで、金属シリサイド層１３ａにおける上述したＰｔ濃度の不均一さ（金属シリサイド層１３ａの表面でＰｔ濃度が最大となり、深い位置になるほどＰｔ濃度が低くなる分布）を維持しながら金属シリサイド層１３ｂを形成することができる。これにより、金属シリサイド層１３ｂにおけるＰｔ濃度分布は、金属シリサイド層１３ａの表面でＰｔ濃度が最大となり、深い位置になるほど、Ｐｔ濃度が低くなる。
このように、本実施の形態では、ｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂにおけるＰｔの濃度分布と、引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１を形成する工程順と、上述のように工夫することで、ｎＭＩＳ形成領域１ＡのおよびｐＭＩＳ形成領域１Ｂの両方において、金属シリサイド層１３ｂの抵抗上昇を抑制または防止することができ、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ）上とゲート電極（ＧＥ１，ＧＥ２）上とに金属シリサイド層１３ｂを形成する場合について説明した。他の形態として、ゲート電極ＧＥ１，ＧＥ２上には金属シリサイド層１３ｂを形成せずに、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂ）上に金属シリサイド層１３ｂを形成することもできる。これは、以下の実施の形態２〜１２についても同様である。
（実施の形態２）
図２１は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図２２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ｎＭＩＳ形成領域１ＡのおよびｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂ近傍が示されている。
図２１は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図２２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ｎＭＩＳ形成領域１ＡのおよびｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂ近傍が示されている。
本実施の形態は、上記実施の形態１の第１の変形例に対応するものである。本実施の形態の半導体装置の製造工程は、ステップＳ１で金属シリサイド層１３ｂを形成するまでは、上記実施の形態１と同様であるのでここではその説明は省略する。
本実施の形態では、上記ステップＳ１で金属シリサイド層１３ｂを形成した後（すなわち上記ステップＳ６の第２の熱処理を行った後）、金属シリサイド層１３ｂの表面を酸化する（図２１のステップＳ２１）。ステップＳ２１の酸化工程により、図２２に示されるように、金属シリサイド層１３ｂの表面に、酸化膜（金属シリサイドの酸化膜）１５が形成される。この酸化膜１５は、金属シリサイド層１３ｂを構成する元素（ここではＮｉ，Ｐｔ，Ｓｉ）と酸素（Ｏ）とを構成元素とする酸化膜（すなわち、Ｎｉ、Ｐｔ、ＳｉおよびＯからなる化合物膜）である。
ステップＳ２１における金属シリサイド層１３ｂの表面の酸化方法としては、酸素プラズマで処理する方法、過酸化水素で処理する方法、あるいは酸素ガスにより酸化する方法があり、いずれの方法においても、金属シリサイド層１３ｂを形成する際の最大温度以下、すなわち上記ステップＳ６の第２の熱処理の熱処理温度以下で行う。
また、ステップＳ２１の酸化工程で金属シリサイド層１３ｂの表面に形成される酸化膜１５の膜厚Ｔ１，Ｔ２としては、１ｎｍから５ｎｍ程度が最適である（すなわち１ｎｍ≦Ｔ１≦５ｎｍ，１ｎｍ≦Ｔ２≦５ｎｍ）。そして、この酸化膜１５の膜厚は、ｎＭＩＳ形成領域１Ａにおける金属シリサイド層１３ｂ（ｎ＋型半導体領域７ｂ上の金属シリサイド層１３ｂ）の表面に形成された酸化膜１５の膜厚（厚み）Ｔ１よりも、ｐＭＩＳ形成領域１Ｂにおける金属シリサイド層１３ｂ（ｐ＋型半導体領域８ｂ上の金属シリサイド層１３ｂ）の表面に形成された酸化膜１５の膜厚（厚み）Ｔ２の方が厚くなる（すなわちＴ１＜Ｔ２）。その理由は、ｐ型の基板領域（ここではｐ＋型半導体領域８ｂ）とｎ型の基板領域（ここではｎ＋型半導体領域７ｂ）の表面状態が異なり、表面での反応が異なるためと考えられる。
以降の工程は、上記実施の形態１と同じであり、上記ステップＳ１１（引張応力膜ＴＳＬ１の形成工程）およびそれ以降の工程を上記実施の形態１と同様にして行う。すなわち、本実施の形態は、上記ステップＳ１のサリサイドプロセスと上記ステップＳ１１の引張応力膜ＴＳＬ１の形成工程の間に、ステップＳ２１の金属シリサイド層１３ｂの表面の酸化工程を追加したものに対応する。
このようにして製造された本実施の形態の半導体装置は、上記実施の形態１の半導体装置と比べると、金属シリサイド層１３ｂの表面に上記酸化膜１５が形成されている点が異なっている。
本実施の形態では、上記実施の形態１で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、図２１のステップＳ２１で金属シリサイド層１３ｂの表面を酸化したことにより形成された酸化膜１５が、図２１のステップＳ１２でｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１をドライエッチングで除去する際に、オーバーエッチングに対するバリア（金属シリサイド層１３ｂの保護膜）として機能することができる。このため、オーバーエッチングによる金属シリサイド層１３ｂの抵抗上昇を、より的確に抑制または防止することができる。従って、半導体装置の性能や信頼性を、より向上させることができる。
また、上述のように、ｎＭＩＳ形成領域１Ａにおける金属シリサイド層１３ｂの表面に形成された酸化膜１５の膜厚Ｔ１よりも、ｐＭＩＳ形成領域１Ｂにおける金属シリサイド層１３ｂの表面に形成された酸化膜１５の膜厚Ｔ２の方が厚い（Ｔ１＜Ｔ２）。このため、図２１のステップＳ１２でｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１をドライエッチングで除去する際に、相対的に厚い（厚みＴ２の）酸化膜１５が、オーバーエッチングに対するバリアとして機能するので、酸化膜１５を形成したことによる金属シリサイド層１３ｂの抵抗上昇抑制効果を、十分に得ることができる。
（実施の形態３）
図２３は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図２４〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図２３は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図２４〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態は、上記実施の形態１の第２の変形例に対応するものである。本実施の形態の半導体装置の製造工程は、ステップＳ１１で引張応力膜ＴＳＬ１を形成するまで（すなわち上記図８の構造を得るまで）は、上記実施の形態１と同様であるのでここではその説明は省略する。また、本実施の形態においても、上記実施の形態２のように、上記ステップＳ１のサリサイドプロセスと上記ステップＳ１１の引張応力膜ＴＳＬ１の形成工程の間に、上記ステップＳ２１の金属シリサイド層１３ｂの表面の酸化工程を追加することもできる。
本実施の形態では、上記ステップＳ１１で引張応力膜ＴＳＬ１を形成して上記図８の構造を得た後、図２４に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち引張応力膜ＴＳＬ１上に、絶縁膜３１を形成する（図２３のステップＳ３１）。絶縁膜３１として最適なのは、ＳｉＯ２に代表される酸化シリコン膜であるが、後で形成する圧縮応力膜ＣＳＬ１に対してエッチングの選択性が得られるものであれば、これには限定されない。但し、圧縮応力膜ＣＳＬ１と絶縁膜３１とでエッチングの選択性を得られるようにするために、絶縁膜３１は、圧縮応力膜ＣＳＬ１とは異なる材料により形成されていることが必要である。例えば、後で形成する圧縮応力膜ＣＳＬ１を窒化シリコン膜とする場合には、絶縁膜３１として酸化シリコン膜が好適であるが、それ以外にも、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜を絶縁膜３１として用いることができる。絶縁膜３１の膜厚（形成膜厚）は、６〜２０ｎｍ程度が好ましい。
次に、図２５に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて絶縁膜３１上に形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある絶縁膜３１およびその下の引張応力膜ＴＳＬ１をドライエッチングして除去する（図２３のステップＳ１２ａ）。図２３のステップＳ１２ａのドライエッチング工程では、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの絶縁膜３１およびその下の引張応力膜ＴＳＬ１は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
上記実施の形態１の図３のステップＳ１２のドライエッチング工程では、引張応力膜ＴＳＬ１をドライエッチングしているのに対して、本実施の形態における図２３のステップＳ１２ａのドライエッチング工程では、絶縁膜３１とその下の引張応力膜ＴＳＬ１との積層膜をドライエッチングするが、それ以外については、図２３のステップＳ１２ａのドライエッチング工程は、上記図３のステップＳ１２のドライエッチング工程と同様である。
次に、上記実施の形態１と同様に、図２６に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、圧縮応力膜ＣＳＬ１を形成する（図２３のステップＳ１３）。図２３のステップＳ１３において、圧縮応力膜ＣＳＬ１は、ｐＭＩＳ形成領域１Ｂにおいては、ゲート電極ＧＥ２およびその側壁上のサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成され、ｎＭＩＳ形成領域１Ａにおいては、絶縁膜３１およびその下の引張応力膜ＴＳＬ１の積層膜が存在するため、絶縁膜３１上に形成される。
次に、図２７に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図２３のステップＳ１４）。
本実施の形態における図２３のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）は、絶縁膜３１をエッチングストッパと機能させること以外は、上記実施の形態１の図３のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）と同様である。
すなわち、本実施の形態における図２３のステップＳ１４のドライエッチング工程では、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１は、エッチングされずに残存する。また、図２３のステップＳ１４のドライエッチング工程では、絶縁膜３１に比較して圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１のドライエッチングを行い、絶縁膜３１をエッチングストッパ膜として機能させる。このため、フォトレジスト膜ＲＰ２で覆われていないｎＭＩＳ形成領域１Ａにおいて、絶縁膜３１およびその下の引張応力膜ＴＳＬ１が残存する。このため、金属シリサイド層１３ｂは、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのいずれにおいても、露出しない。図２３のステップＳ１４のドライエッチング工程の後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
本実施の形態では、図２３のステップＳ１４のドライエッチング工程において、絶縁膜３１がエッチングストッパ（引張応力膜ＴＳＬ１のエッチング保護膜）として機能するため、引張応力膜ＴＳＬ１がエッチングされるのを防止でき、引張応力膜ＴＳＬ１の膜厚が減少するのを防止することができる。
なお、図２３のステップＳ１４のドライエッチング工程では、ｎＭＩＳ形成領域１Ａにおいて、オーバーエッチングにより絶縁膜３１の一部（上層部分）がエッチング（除去）される場合もあり得る。但し、図２３のステップＳ１４のドライエッチング工程が終了した段階で、ｎＭＩＳ形成領域１Ａにおいて、引張応力膜ＴＳＬ１上に絶縁膜３１の少なくとも一部（下層部分）が層状に残存して、引張応力膜ＴＳＬ１が露出されないようにすることが好ましい。これにより、ステップＳ１４のドライエッチング工程で、引張応力膜ＴＳＬ１がエッチングされるのを的確に防止することができる。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図２８に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図２３のステップＳ１５）。層間絶縁膜２１は、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜上と圧縮応力膜ＣＳＬ１上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、絶縁膜３１の膜厚および圧縮応力膜ＣＳＬ１の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、絶縁膜３１および引張応力膜ＴＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１および圧縮応力膜ＣＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
コンタクトホール２２は、次のようにして形成することができる。まず、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１に比較して層間絶縁膜２１および絶縁膜３１がエッチングされやすい条件で層間絶縁膜２１のドライエッチングを行い、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１をエッチングストッパ膜として機能させることで、ｐＭＩＳ形成領域１Ｂの層間絶縁膜２１とｎＭＩＳ形成領域１Ａの層間絶縁膜２１および絶縁膜３１とにコンタクトホール２２を形成する。それから、層間絶縁膜２１および絶縁膜３１に比較して圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１がエッチングされやすい条件でｐＭＩＳ形成領域１Ｂのコンタクトホール２２の底部の圧縮応力膜ＣＳＬ１およびｎＭＩＳ形成領域１Ａのコンタクトホール２２の底部の引張応力膜ＴＳＬ１をドライエッチングして除去することで、貫通孔としてのコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置（図２８）は、上記実施の形態１の半導体装置（図１７）と比べると、ｎＭＩＳ形成領域１Ａにおいて、引張応力膜ＴＳＬ１上（引張応力膜ＴＳＬ１と層間絶縁膜２１との間）に絶縁膜３１がある点が異なっている。この絶縁膜３１は、引張応力膜ＴＳＬ１と同じ平面形状を有している。そして、圧縮応力膜ＣＳＬ１の少なくとも一部が、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜上に重なっている。
本実施の形態では、上記実施の形態１で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、本実施の形態では、図２３のステップＳ３１で形成した絶縁膜３１を、図２３のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）でエッチングストッパ（引張応力膜ＴＳＬ１のエッチング保護膜）として機能させることで、引張応力膜ＴＳＬ１がエッチングされるのを防止し、引張応力膜ＴＳＬ１の膜厚減少を防止することができる。これにより、製造された半導体装置における引張応力膜ＴＳＬ１の厚みは、堆積膜厚（図２３のステップＳ１１で引張応力膜ＴＳＬ１を堆積したときの膜厚）のままとなる。半導体ウエハ上に成膜する際の堆積膜厚は精度よく制御できるため、本実施の形態のように引張応力膜ＴＳＬ１の厚みが堆積膜厚を維持できると、製造された半導体装置における引張応力膜ＴＳＬ１の膜厚をほぼ設計値通りとすることができ、それによって、ＭＩＳＦＥＴに作用する応力値をほぼ設計値通りとすることができる。また、本実施の形態では、引張応力膜ＴＳＬ１の厚みが堆積膜厚を維持できるため、ウエハ毎に引張応力膜ＴＳＬ１の膜厚が変動するのを抑制でき、ウエハ間でＭＩＳＦＥＴの特性がばらつくのを抑制することができる。
（実施の形態４）
図２９は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図３０〜図３７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図２９は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図３０〜図３７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程は、金属シリサイド層１３ｂを形成するまで（すなわち上記図７の構造を得るまで）は、上記実施の形態１とほぼ同様に行うことができるので、ここではその説明は省略する。
但し、本実施の形態４および以下の実施の形態５〜１２においては、ステップＳ１の金属シリサイド層１３ｂの形成工程は、上記実施の形態１で説明したステップＳ１には限定されない。すなわち、本実施の形態４および以下の実施の形態５〜１２における金属シリサイド層１３ｂの材料、濃度分布および形成方法は、上記実施の形態１で説明したような金属シリサイド層１３ｂの材料、濃度分布および形成方法には限定されない。例えば、金属シリサイド層１３ｂを構成する金属元素として、上記実施の形態１ではＮｉ（ニッケル）およびＰｔ（白金）の組み合わせを用いていたが、本実施の形態４および以下の実施の形態５〜１２においては、Ｎｉ（ニッケル）およびＰｔ（白金）の組み合わせだけでなく、それ以外を用いることもできる（すなわち金属シリサイド層１３ｂはニッケル白金シリサイドでなくともよい）。例えば、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｉｒ（イリジウム），Ｙｂ（イッテルビウム）からなる群から選択された１つ以上の元素を、本実施の形態４および以下の実施の形態５〜１２における金属シリサイド層１３ｂを構成する金属元素として用いることができる。この場合、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｉｒ（イリジウム），Ｙｂ（イッテルビウム）からなる群から選択された１つ以上の元素からなる金属膜または合金膜を、上記合金膜１１の代わりに用いればよい。
また、本実施の形態においても、ステップＳ１で金属シリサイド層１３ｂを形成した後、後述のステップＳ４１で絶縁膜４１を形成する前に、上記実施の形態２で説明したような上記ステップＳ２１の金属シリサイド層１３ｂの表面の酸化工程を追加することもできる。
金属シリサイド層１３ｂの形成工程までを行って上記図７の構造を得た後、本実施の形態では、図３０に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、絶縁膜４１を形成する（図２９のステップＳ４１）。図２９のステップＳ４１において、絶縁膜４１は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成される。
図２９のステップＳ４１で形成する絶縁膜４１は、後述のステップＳ１３で形成する第１応力膜に対してエッチングの選択性を得られるものである必要があるため、図２９のステップＳ４１で形成する絶縁膜４１は、後述のステップＳ１３で形成する第１応力膜とは、異なる材料により形成されていることが必要である。但し、絶縁膜４１は、後述のステップＳ４２の絶縁膜４１の除去工程を、金属シリサイド層１３ｂの膜厚減少を抑制しながら行える材料からなることが望ましく、この点、ＳｉＯ２に代表される酸化シリコンは、絶縁膜４１の材料として最適である。また、絶縁膜４１の膜厚（形成膜厚）としては、３〜１０ｎｍ程度が好適である。例えばＴＥＯＳ(Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う)とＯ３ガスを用いた熱ＣＶＤ法により、酸化シリコンからなる絶縁膜４１を形成することができる。
次に、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち絶縁膜４１上に、第１応力膜を形成する（図２９のステップＳ１３）。以下では、図２９のステップＳ１３で形成する第１応力膜が圧縮応力膜ＣＳＬ１である場合について図示および説明するが、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とすることもできる。本実施の形態における圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１の材料、膜厚および形成法については、上記実施の形態１と同様であるので、ここではその説明は省略する。
次に、図３１に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図２９のステップＳ１４）。この際、絶縁膜４１に比較して圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１のドライエッチングを行うことで、絶縁膜４１をエッチングストッパ膜として機能させて、ｎＭＩＳ形成領域１Ａに絶縁膜４１を残存させ、金属シリサイド層１３ｂが露出しないようにする。すなわち、絶縁膜４１を金属シリサイド層１３ｂのエッチング保護膜（エッチングのバリア）として機能させる。また、この際、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１およびその下の絶縁膜４１は、エッチングされずに残存する。
図２９のステップＳ１４で圧縮応力膜ＣＳＬ１をドライエッチングする際のドライエッチング対象領域（フォトレジスト膜ＲＰ２から露出して圧縮応力膜ＣＳＬ１がエッチングされて除去される領域）と非対象領域（フォトレジスト膜ＲＰ２で覆われて圧縮応力膜ＣＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。
なお、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図２９のステップＳ１４では、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングにより除去する。
次に、図３２に示されるように、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
次に、図３３に示されるように、ｎＭＩＳ形成領域１Ａの絶縁膜４１を選択的に除去する（図２９のステップＳ４２）。図２９のステップＳ４２の絶縁膜４１の除去工程では、ｎＭＩＳ形成領域１Ａにおいて絶縁膜４１を除去して金属シリサイド層１３ｂを露出させると共に、ｐＭＩＳ形成領域１Ｂにおいては、圧縮応力膜ＣＳＬ１が除去されずに残存するようにする。これは、例えば、絶縁膜４１を酸化シリコン膜により形成し、圧縮応力膜ＣＳＬ１を酸化シリコン膜以外で形成し、ステップＳ４２の絶縁膜４１の除去工程を次のように行うことで、実現できる。
すなわち、まず、Ｎ２、Ｈ２およびＮＦ３などの混合ガスのプラズマに半導体基板１を曝すことで、このプラズマにより絶縁膜４１（酸化シリコン膜）に化学的作用が及ぼされ、絶縁膜４１を構成するＳｉＯ２が反応して、ケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）等の分解可能な（揮発性の）反応成分（重合膜）が生成される。その後、半導体基板１を熱処理（例えば熱処理温度２００〜３００℃程度で不活性ガス雰囲気中で熱処理）することで、上記ケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）等の反応成分（重合膜）を揮発（分解）させて半導体基板１から除去する。これにより、酸化シリコン膜（絶縁膜４１）のみを選択的に除去することができる。この際、酸化シリコンではない圧縮応力膜ＣＳＬ１は、除去されずに残存する。また、この際、金属シリサイド層１３ｂはエッチングされない（除去されない）ため、金属シリサイド層１３ｂの厚みが薄くなるのを防止でき、金属シリサイド層１３ｂの抵抗が上昇するのを防止できる。また、ｐＭＩＳ形成領域１Ｂでは、絶縁膜４１は、圧縮応力膜ＣＳＬ１で覆われているので、分解されずに残存する。
このように、金属シリサイド層１３ｂに接して窒化シリコン膜を形成した場合には、金属シリサイド層１３ｂがエッチングされるのを防止しながら窒化シリコン膜のみを除去することは困難であるのに対して、金属シリサイド層１３ｂに接して酸化シリコン膜を形成した場合には、金属シリサイド層１３ｂがエッチングされるのを防止しながら酸化シリコン膜のみを除去することが容易であることを、本実施の形態は利用している。このため、絶縁膜４１としては、酸化シリコン膜が好ましい。
なお、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図２９のステップＳ４２では、ｐＭＩＳ形成領域１Ｂの絶縁膜４１を選択的に除去し、ｐＭＩＳ形成領域１Ｂにおいて金属シリサイド層１３ｂを露出させると共に、ｎＭＩＳ形成領域１Ａにおいて引張応力膜ＴＳＬ１（およびその下の絶縁膜４１）を残存させる。
次に、図３４に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図２９のステップＳ１１）。図２９のステップＳ１１で形成する第２応力膜は、図２９のステップＳ１３で形成する第１応力膜とは、反対方向の応力の膜であり、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１とした場合には、図２９のステップＳ１１で形成する第２応力膜は、図３４に示されるように、引張応力膜ＴＳＬ１である。このステップＳ１１において、引張応力膜ＴＳＬ１は、ｎＭＩＳ形成領域１Ａにおいては、ゲート電極ＧＥ１およびその側壁上のサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成され、ｐＭＩＳ形成領域１Ｂにおいては、圧縮応力膜ＣＳＬ１およびその下の絶縁膜４１の積層膜が存在するため、圧縮応力膜ＣＳＬ１上に形成される。
なお、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図２９のステップＳ１１では、第２応力膜として、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１を形成する。
次に、図３５に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図２９のステップＳ１２）。図２９のステップＳ１２のドライエッチング工程では、オーバーエッチング量を制御することにより、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１（およびその下の絶縁膜４１）は除去せずに残存させるようにする。また、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
また、図２９のステップＳ１２で引張応力膜ＴＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図３５に示されるように、引張応力膜ＴＳＬ１の一部が、圧縮応力膜ＣＳＬ１を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１２の引張応力膜ＴＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、圧縮応力膜ＣＳＬ１の一部（端部近傍領域）上に引張応力膜ＴＳＬ１が重なる（覆う）ようにする。
なお、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合（すなわち第２応力膜を圧縮応力膜ＣＳＬ１とした場合）には、図２９のステップＳ１２では、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとして、ｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１はエッチングされずに残存し、また、オーバーエッチング量を制御することにより、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（およびその下の絶縁膜４１）は除去せずに残存させる。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図３６に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図２９のステップＳ１５）。層間絶縁膜２１は、圧縮応力膜ＣＳＬ１および絶縁膜３１の積層膜上と引張応力膜ＴＳＬ１上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、絶縁膜４１の膜厚および圧縮応力膜ＣＳＬ１の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図３７に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１および引張応力膜ＴＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および絶縁膜４１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図２９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１及び絶縁膜４１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１及び圧縮応力膜ＣＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置においては、図３７に示されるように、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、すなわちゲート電極ＧＥ１およびｎ＋型半導体領域７ｂを覆うように、引張応力膜ＴＳＬ１が形成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆うように、絶縁膜４１とその上の圧縮応力膜ＣＳＬ１との積層膜が形成されている。そして、引張応力膜ＴＳＬ１の少なくとも一部が、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜上に重なっている。
応力膜は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または炭酸化シリコン膜が好ましいが、このような材料から構成される応力膜を、本実施の形態とは異なり、金属シリサイド層１３ｂ上に金属シリサイド層１３ｂに接して形成した場合には、金属シリサイド層１３ｂのエッチング（膜厚減少）を防止しながら金属シリサイド層１３ｂ上の応力膜を除去することは困難である。
そこで、本実施の形態では、図２９のステップＳ４１で金属シリサイド層１３ｂ上に金属シリサイド層１３ｂに接して絶縁膜４１を形成してから、図２９のステップＳ１３で絶縁膜４１上に第１応力膜（圧縮応力膜ＣＳＬ１または引張応力膜ＴＳＬ１）を形成する。その後、図２９のステップＳ１４でｎＭＩＳ形成領域１ＡまたはｐＭＩＳ形成領域１Ｂの一方の第１応力膜をドライエッチングで除去してから、図２９のステップＳ４２でｎＭＩＳ形成領域１ＡまたはｐＭＩＳ形成領域１Ｂの前記一方で絶縁膜４１を選択的に除去している。絶縁膜４１以外に、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１を用いているため、絶縁膜４１は応力膜として機能させる必要がない。すなわち、絶縁膜４１は応力膜ではない。このため、本実施の形態では、金属シリサイド層１３ｂのエッチング（膜厚減少）を防止しながら金属シリサイド層１３ｂ上の絶縁膜４１のみを選択的に除去できるような材料膜（好ましくは酸化シリコン膜）で絶縁膜４１を形成することができる。このため、本実施の形態では、金属シリサイド層１３ｂがエッチングされる（膜厚が減少したり、エッチングダメージが入る）のを防止することができ、金属シリサイド層１３ｂの抵抗上昇を抑制または防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、図２９のステップＳ１３で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合について主として図示および説明するとともに、図２９のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合についても併記して説明してきたが、図２９のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合は、図３８のようになる。図３８は、図２９のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図３７（図３７と同じ工程段階）に対応するものである。
図２９のステップＳ１３で形成する第１応力膜は、圧縮応力膜ＣＳＬ１または引張応力膜ＴＳＬ１のいずれとすることもできるが、圧縮応力膜ＣＳＬ１がより好ましく（すなわち図３８の場合よりも図３７の場合がより好ましく）、その理由は次の通りである。
すなわち、製造された半導体装置においては、図２９のステップＳ１３で形成された第１応力膜よりも、図２９のステップＳ１１で形成された第２応力膜の方が、半導体基板１との間に絶縁膜４１が介在しない分、半導体基板１により近く配置されている。一般に、応力膜の応力の方向が引張応力の場合よりも、応力の方向が圧縮応力の場合の方が、応力の絶対値が大きな応力膜を成膜することが容易である。このため、半導体基板１から離れて配置される第１応力膜を、応力の絶対値が大きな膜を成膜することが容易な圧縮応力膜ＣＳＬ１とし、半導体基板１に近く配置される第２応力膜を、応力の絶対値が大きな膜を成膜することが難しい引張応力膜ＴＳＬ１とすれば、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方で、応力をより有効に作用させることができる。また、ｎＭＩＳ形成領域１Ａにおける引張応力の不足も防止しやすい点でも、有利である。
（実施の形態５）
図３９は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態４の図２９に対応するものである。図４０〜図４６は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図３９は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態４の図２９に対応するものである。図４０〜図４６は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態は、上記実施の形態４の変形例（上記実施の形態４の第１応力膜上に絶縁膜３１を設けた変形例）に対応するものである。本実施の形態の半導体装置の製造工程は、ステップＳ１３で第１応力膜を形成するまで（すなわち上記図３０の構造を得るまで）は、上記実施の形態４と同様であるのでここではその説明は省略し、それに続く工程について説明する。なお、以下では、図３９のステップＳ１３で形成する第１応力膜が圧縮応力膜ＣＳＬ１である場合について図示および説明するが、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とすることもできる。
次に、図４０に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち引張応力膜ＴＳＬ１上に、絶縁膜３１を形成する（図３９のステップＳ３１）。
絶縁膜３１として最適なのは、ＳｉＯ２に代表される酸化シリコン膜であるが、後述のステップＳ１１で形成する第２応力膜に対してエッチングの選択性が得られるものであれば、これには限定されない。但し、後述のステップＳ１１で形成する第２応力膜に対してエッチングの選択性が得られるようにするために、絶縁膜３１は、後述のステップＳ１１で形成する第２応力膜とは異なる材料により形成されていることが必要である。例えば、後述のステップＳ１１で形成する第２応力膜を窒化シリコン膜とする場合には、絶縁膜３１として酸化シリコン膜が好適であるが、それ以外にも、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜を絶縁膜３１として用いることができる。絶縁膜３１の膜厚（形成膜厚）は、６〜２０ｎｍ程度が好ましい。
なお、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図３９のステップＳ３１では、引張応力膜ＴＳＬ１上に絶縁膜３１を形成する。
次に、図４１に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２（図４１では図示せず）をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある絶縁膜３１およびその下の圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図３９のステップＳ１４ａ）。
図３９のステップＳ１４ａのドライエッチング工程では、まず、圧縮応力膜ＣＳＬ１に比べて絶縁膜３１がエッチングされやすい条件で絶縁膜３１のドライエッチングを行うことで、圧縮応力膜ＣＳＬ１をエッチングストッパ膜として機能させ、それから、絶縁膜４１に比べて圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１のドライエッチングを行うことで、絶縁膜４１をエッチングストッパ膜として機能させる。これにより、ｎＭＩＳ形成領域１Ａに絶縁膜４１を残存させ、金属シリサイド層１３ｂが露出しないようにする。また、図３９のステップＳ１４ａのドライエッチング工程では、上記フォトレジスト膜ＲＰ２（図４１では図示せず）がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜は、エッチングされずに残存する。その後、上記フォトレジスト膜ＲＰ２をアッシングなどで除去する。
図３９のステップＳ１４ａで絶縁膜３１およびその下の圧縮応力膜ＣＳＬ１をドライエッチングする際のドライエッチング対象領域（絶縁膜３１および圧縮応力膜ＣＳＬ１がエッチングされて除去される領域）と非対象領域（絶縁膜３１および圧縮応力膜ＣＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。
なお、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図３９のステップＳ１４ａでは、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある絶縁膜３１およびその下の引張応力膜ＴＳＬ１をドライエッチングにより除去する。
次に、図４２に示されるように、ｎＭＩＳ形成領域１Ａの絶縁膜４１を選択的に除去する（図３９のステップＳ４２）。図３９のステップＳ４２の絶縁膜４１の除去工程は、上記実施の形態４の上記図２９のステップＳ４２の絶縁膜４１の除去工程と同様であるので、ここではその説明は省略する。図３９のステップＳ４２の絶縁膜４１の除去工程により、ｎＭＩＳ形成領域１Ａにおいては、絶縁膜４１が除去されて金属シリサイド層１３ｂが露出すると共に、ｐＭＩＳ形成領域１Ｂにおいては、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜が除去されずに残存する。
本実施の形態では、絶縁膜３１は、絶縁膜４１とは異なる材料により形成することが必要であり、絶縁膜４１を酸化シリコン膜とし、絶縁膜３１を、例えば炭化シリコン膜または炭窒化シリコン膜とすることができる。これにより、図３９のステップＳ４２の絶縁膜４１の除去工程で絶縁膜３１が除去されるのを防止することができる。
なお、図３９のステップＳ３８で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図３９のステップＳ４２では、ｐＭＩＳ形成領域１Ｂの絶縁膜４１を選択的に除去し、ｐＭＩＳ形成領域１Ｂにおいて金属シリサイド層１３ｂを露出させると共に、ｎＭＩＳ形成領域１Ａにおいて、絶縁膜３１、引張応力膜ＴＳＬ１および絶縁膜４１の積層膜を残存させる。
次に、図４３に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図３９のステップＳ１１）。図３９のステップＳ１１で形成する第２応力膜は、図３９のステップＳ１３で形成する第１応力膜とは、反対方向の応力の膜であり、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１とした場合には、図３９のステップＳ１１で形成する第２応力膜は、図４３に示されるように、引張応力膜ＴＳＬ１である。このステップＳ１１において、引張応力膜ＴＳＬ１は、ｎＭＩＳ形成領域１Ａにおいては、ゲート電極ＧＥ１およびその側壁上のサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成され、ｐＭＩＳ形成領域１Ｂにおいては、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜が存在するため、絶縁膜３１上に形成される。
なお、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図３９のステップＳ１１では、第２応力膜として、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１を形成する。
次に、図４４に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図３９のステップＳ１２）。
本実施の形態における図３９のステップＳ１２のドライエッチング工程（引張応力膜ＴＳＬ１の除去工程）は、絶縁膜３１をエッチングストッパと機能させること以外は、上記実施の形態４の図２９のステップＳ１２のドライエッチング工程（引張応力膜ＴＳＬ１の除去工程）と同様である。
すなわち、本実施の形態における図３９のステップＳ１２のドライエッチング工程では、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は、エッチングされずに残存する。また、図３９のステップＳ１２のドライエッチング工程では、絶縁膜３１に比較して引張応力膜ＴＳＬ１がエッチングされやすい条件で引張応力膜ＴＳＬ１のドライエッチングを行い、絶縁膜３１をエッチングストッパ膜として機能させる。このため、フォトレジスト膜ＲＰ１で覆われていないｐＭＩＳ形成領域１Ｂにおいて、絶縁膜３１とその下の圧縮応力膜ＣＳＬ１および絶縁膜４１が残存する。このため、金属シリサイド層１３ｂは、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのいずれにおいても、露出しない。図３９のステップＳ１２のドライエッチング工程の後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
本実施の形態では、図３９のステップＳ１２のドライエッチング工程において、絶縁膜３１がエッチングストッパ（圧縮応力膜ＣＳＬ１のエッチング保護膜）として機能するため、圧縮応力膜ＣＳＬ１（図３９のステップＳ１３で形成した第１応力膜）がエッチングされるのを防止でき、圧縮応力膜ＣＳＬ１の膜厚が減少するのを防止することができる。
なお、図３９のステップＳ１２のドライエッチング工程では、ｐＭＩＳ形成領域１Ｂにおいて、オーバーエッチングにより絶縁膜３１の一部（上層部分）がエッチング（除去）される場合もあり得る。但し、図３９のステップＳ１２のドライエッチング工程が終了した段階で、ｐＭＩＳ形成領域１Ｂにおいて、圧縮応力膜ＣＳＬ１上に絶縁膜３１の少なくとも一部（下層部分）が層状に残存して、圧縮応力膜ＣＳＬ１が露出されないようにすることが好ましい。これにより、図３９のステップＳ１２のドライエッチング工程で、圧縮応力膜ＣＳＬ１がエッチングされるのを的確に防止することができる。
また、図３９のステップＳ１２で引張応力膜ＴＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図４４に示されるように、引張応力膜ＴＳＬ１の一部が、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１２の引張応力膜ＴＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜の一部（端部近傍領域）上に引張応力膜ＴＳＬ１が重なる（覆う）ようにする。
なお、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合（すなわち第２応力膜を圧縮応力膜ＣＳＬ１とした場合）には、図３９のステップＳ１２では、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１はエッチングされずに残存し、また、絶縁膜３１をエッチングストッパ膜として機能させることで、ｎＭＩＳ形成領域１Ａでは、絶縁膜３１とその下の引張応力膜ＴＳＬ１および絶縁膜４１が残存する。
以降の工程は、上記実施の形態４とほぼ同様である。すなわち、図４５に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図３９のステップＳ１５）。層間絶縁膜２１は、絶縁膜４１、圧縮応力膜ＣＳＬ１および絶縁膜３１の積層膜上と引張応力膜ＴＳＬ１上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、絶縁膜４１の膜厚、圧縮応力膜ＣＳＬ１の膜厚および絶縁膜３１の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図４６に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１および引張応力膜ＴＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図３９のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、絶縁膜３１、引張応力膜ＴＳＬ１および絶縁膜４１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１および圧縮応力膜ＣＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
なお、図３９のステップＳ１３で形成する第１応力膜は、圧縮応力膜ＣＳＬ１または引張応力膜ＴＳＬ１のいずれとすることもできるが、圧縮応力膜ＣＳＬ１がより好ましく、その理由は、上記実施の形態４と同様である。
このようにして製造された本実施の形態の半導体装置（図４６）は、上記実施の形態４の半導体装置（図３７）と比べると、ｐＭＩＳ形成領域１Ｂにおいて圧縮応力膜ＣＳＬ１上（圧縮応力膜ＣＳＬ１と層間絶縁膜２１との間）に絶縁膜３１がある点が異なっている。この絶縁膜３１と圧縮応力膜ＣＳＬ１と絶縁膜４１とは、同じ平面形状を有している。そして、引張応力膜ＴＳＬ１の少なくとも一部が、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜４１の積層膜上に重なっている。
本実施の形態では、上記実施の形態４で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、本実施の形態では、図３９のステップＳ３１で形成した絶縁膜３１を、図３９のステップＳ１２のドライエッチング工程（第２応力膜の除去工程）においてエッチングストッパ（第１応力膜のエッチング保護膜）として機能させることで、第１応力膜がエッチングされるのを防止し、第１応力膜の膜厚減少を防止することができる。これにより、製造された半導体装置における第１応力膜（図３９のステップＳ１３で形成した第１応力膜）の厚みは堆積膜厚（図３９のステップＳ１３で堆積したときの膜厚）のままとなる。半導体ウエハ上に成膜する際の堆積膜厚は精度よく制御できるため、本実施の形態のように第１応力膜の厚みが堆積膜厚を維持できると、製造された半導体装置における第１応力膜の膜厚をほぼ設計値通りとすることができ、それによって、ＭＩＳＦＥＴに作用する応力値をほぼ設計値通りとすることができる。また、本実施の形態では、第１応力膜の厚みが堆積膜厚を維持できるため、ウエハ毎に第１応力膜の膜厚が変動するのを抑制でき、ウエハ間でＭＩＳＦＥＴの特性がばらつくのを抑制することができる。
また、本実施の形態では、図３９のステップＳ１３で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合について主として図示および説明するとともに、図３９のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合についても併記して説明してきたが、図３９のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合は、図４７のようになる。図４７は、図３９のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図４６（図４６と同じ工程段階）に対応するものである。
図３９のステップＳ１３で形成する第１応力膜は、圧縮応力膜ＣＳＬ１または引張応力膜ＴＳＬ１のいずれとすることもできるが、圧縮応力膜ＣＳＬ１がより好ましく（すなわち図４７の場合よりも図４６の場合がより好ましく）、その理由は上記実施の形態４と同様である。
（実施の形態６）
図４８は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図４９〜図５５は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図４８は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図４９〜図５５は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程は、金属シリサイド層１３ｂを形成するまで（すなわち上記図７の構造を得るまで）は、上記実施の形態１とほぼ同様に行うことができるので、ここではその説明は省略する。
但し、上記実施の形態４でも述べたように、本実施の形態においても、ステップＳ１の金属シリサイド層１３ｂの形成工程は、上記実施の形態１で説明したステップＳ１には限定されない。すなわち、上記実施の形態４，５と同様、本実施の形態においても、金属シリサイド層１３ｂの材料、濃度分布および形成方法は、上記実施の形態１で説明したような金属シリサイド層１３ｂの材料、濃度分布および形成方法には限定されない。例えば、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｉｒ（イリジウム），Ｙｂ（イッテルビウム）からなる群から選択された１つ以上の元素を、本実施の形態における金属シリサイド層１３ｂを構成する金属元素として用いることができる。
金属シリサイド層１３ｂの形成工程までを行って上記図７の構造を得た後、本実施の形態では、図４９に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、絶縁膜５１を形成する（図４８のステップＳ５１）。図４８のステップＳ５１において、絶縁膜５１は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成される。
絶縁膜５１は、後述のステップＳ１１で形成する第１応力膜とは異なる材料により形成し、好ましくは、炭化シリコン（炭化ケイ素、ＳｉＣ）、炭窒化シリコン（炭窒化ケイ素、ＳｉＣＮ）または炭酸化シリコン（炭酸化ケイ素、ＳｉＣＯ）からなる炭化膜であり、例えばＣＶＤ法などにより形成することができる。この絶縁膜５１は、引張または圧縮のいずれかの応力膜とされている。すなわち、絶縁膜５１は、引張応力膜または圧縮応力膜のいずれかである。
例えば、ＣＶＤ法で成膜した炭化シリコン膜は、圧縮応力膜であるが、成膜後に紫外線を照射することで、引張応力膜に変化させることができ、これを利用して、炭化シリコンからなる圧縮応力膜としての絶縁膜５１も、炭化シリコンからなる引張応力膜としての絶縁膜５１も、形成することができる。但し、後で形成する引張応力膜ＴＳＬ１と圧縮応力膜ＣＳＬ１とでは、引張応力膜ＴＳＬ１の方が応力の絶対値を大きくすることが困難であるため、引張応力膜ＴＳＬ１の引張応力を絶縁膜５１が補強できるように、絶縁膜５１は引張応力膜（引張の応力膜）であることが、より好ましい。
次に、図５０に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち絶縁膜５１上に、第１応力膜を形成する（図４８のステップＳ１１）。以下では、図４８のステップＳ１１で形成する第１応力膜が引張応力膜ＴＳＬ１である場合について図示および説明するが、図４８のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とすることもできる。本実施の形態における引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１の材料、膜厚および形成法については、上記実施の形態１と同様であるので、ここではその説明は省略する。
図４８のステップＳ１１で形成する第１応力膜は、絶縁膜５１に対してエッチングの選択性を得られるものである必要があるため、図４８のステップＳ１１で形成する第１応力膜と図４８のステップＳ５１で形成する絶縁膜５１とは、異なる材料により構成される。好ましくは、図４８のステップＳ５１で形成する絶縁膜５１を炭化膜（炭化シリコン膜、炭窒化シリコン膜または炭酸化シリコン膜）とし、図４８のステップＳ１１で形成する第１応力膜を窒化シリコン膜とする。
次に、図５１に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図４８のステップＳ１２）。この際、絶縁膜５１に比較して引張応力膜ＴＳＬ１がエッチングされやすい条件で引張応力膜ＴＳＬ１のドライエッチングを行うことで、絶縁膜５１をエッチングストッパ膜として機能させる。すなわち、絶縁膜５１を金属シリサイド層１３ｂのエッチング保護膜（エッチングのバリア）として機能させる。また、この際、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１およびその下の絶縁膜５１は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
図４８のステップＳ１２で引張応力膜ＴＳＬ１をドライエッチングする際のドライエッチング対象領域（引張応力膜ＴＳＬ１がエッチングされて除去される領域）と非対象領域（引張応力膜ＴＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。
なお、図４８のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図４８のステップＳ１２では、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある第１応力膜（圧縮応力膜ＣＳＬ１）をドライエッチングにより除去し、絶縁膜５１をエッチングストッパ膜として機能させる。
また、図４８のステップＳ１１で形成した第１応力膜をステップＳ１２でドライエッチングする際に、エッチング対象領域（第１応力膜がエッチングされて除去される領域）において、絶縁膜５１の全てまたは大半が除去された場合であっても、絶縁膜５１を設けなかった場合に比べて、オーバーエッチングによる金属シリサイド層１３ｂの膜厚減少やエッチングダメージを抑制することができる。但し、図４８のステップＳ１１で形成した第１応力膜をステップＳ１２でドライエッチングする際に、エッチング対象領域（第１応力膜がエッチングされて除去される領域）において、絶縁膜５１の少なくとも一部（下層部分）を層状に残存させて金属シリサイド層１３ｂが露出しないようにすることがより好ましい。これにより、オーバーエッチングによる金属シリサイド層１３ｂの膜厚減少やエッチングダメージを、より的確に防止することができる。
次に、図５２に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図４８のステップＳ１３）。図４８のステップＳ１３で形成する第２応力膜は、図４８のステップＳ１１で形成する第１応力膜とは、反対方向の応力の膜であり、図４８のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１とした場合には、図４８のステップＳ１３で形成する第２応力膜は、図５２に示されるように、圧縮応力膜ＣＳＬ１である。
図４８のステップＳ１３において、圧縮応力膜ＣＳＬ１は、ｐＭＩＳ形成領域１Ｂにおいては、残存する絶縁膜５１上に形成され、ｎＭＩＳ形成領域１Ａにおいては、引張応力膜ＴＳＬ１およびその下の絶縁膜５１の積層膜が存在するため、引張応力膜ＴＳＬ１上に形成される。
なお、図４８のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図４８のステップＳ１３では、第２応力膜として、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１を形成する。
次に、図５３に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図４８のステップＳ１４）。図４８のステップＳ１４のドライエッチング工程では、オーバーエッチング量を制御することにより、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（およびその下の絶縁膜５１）は除去せずに残存させるようにする。また、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１（およびその下の絶縁膜５１）は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
また、このステップＳ１４で圧縮応力膜ＣＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図５３に示されるように、圧縮応力膜ＣＳＬ１の一部が、引張応力膜ＴＳＬ１を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、引張応力膜ＴＳＬ１の一部（端部近傍領域）上に圧縮応力膜ＣＳＬ１が重なる（覆う）ようにする。
なお、図４８のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合（すなわち第２応力膜を引張応力ＴＳＬ１とした場合）には、図４８のステップＳ１４では、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（およびその下の絶縁膜５１）はエッチングされずに残存し、また、ｐＭＩＳ形成領域１Ｂでは、圧縮応力膜ＣＳＬ１とその下の絶縁膜５１が残存する。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図５４に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図４８のステップＳ１５）。層間絶縁膜２１は、絶縁膜５１および引張応力膜ＴＳＬ１の積層膜上と絶縁膜５１および圧縮応力膜ＣＳＬ１の積層膜上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、圧縮応力膜ＣＳＬ１の膜厚、および絶縁膜５１の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図５５に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図４８のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合でも、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置においては、図５５に示されるように、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを覆うように、絶縁膜５１が形成されている。そして、絶縁膜５１上に、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、すなわちゲート電極ＧＥ１およびｎ＋型半導体領域７ｂを覆うように、引張応力膜ＴＳＬ１が形成され、また、ｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆うように、圧縮応力膜ＣＳＬ１が形成されている。そして、圧縮応力膜ＣＳＬ１の少なくとも一部が、引張応力膜ＴＳＬ１上に重なっている。
本実施の形態とは異なり、絶縁膜５１を形成しなかった場合には、図４８のステップＳ１１で形成した第１応力膜を図４８のステップＳ１２でドライエッチングする際に、金属シリサイド層１３ｂがオーバーエッチングされて金属シリサイド層１３ｂの膜厚の減少やエッチングダメージが生じてしまい、金属シリサイド層１３ｂの抵抗が上昇してしまう可能性がある。
それに対して、本実施の形態では、図４８のステップＳ５１で絶縁膜５１を形成し、図４８のステップＳ１１では、この絶縁膜５１上に第１応力膜を形成し、この第１応力膜を図４８のステップＳ１２でドライエッチングする際には、絶縁膜５１をエッチングストッパとして機能させている。これにより、金属シリサイド層１３ｂがオーバーエッチングされて金属シリサイド層１３ｂの膜厚の減少やエッチングダメージが生じてしまうのを防止でき、金属シリサイド層１３ｂの抵抗が上昇するのを防止することができる。このため、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、エッチングストッパとして機能させる絶縁膜５１を、引張または圧縮のいずれかの応力膜（より好ましくは引張応力膜）とすることで、引張応力膜ＴＳＬ１の応力および圧縮応力膜ＣＳＬ１の応力だけでなく、絶縁膜５１の応力も半導体基板（ＭＩＳＦＥＴのチャネル領域）に作用させることができる。このため、ＭＩＳＦＥＴのチャネルの移動度を、より的確に向上させることができ、半導体基板１に形成したＭＩＳＦＥＴの性能を、より向上させることができる。引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１よりも絶縁膜５１の方が、半導体基板１に近接して形成されているため、この絶縁膜５１を応力膜とすることによるチャネル領域の移動度の向上効果は、極めて大きい。
また、本実施の形態では、図４８のステップＳ１１で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合について主として図示および説明するとともに、図４８のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合についても併記して説明してきたが、図４８のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合は、図５６のようになる。図５６は、図４８のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図５５（図５５と同じ工程段階）に対応するものである。
（実施の形態７）
図５７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態６の図４８に対応するものである。図５８〜図６３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図５７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態６の図４８に対応するものである。図５８〜図６３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態７は、上記実施の形態６の変形例（上記実施の形態６の第１応力膜上に絶縁膜３１を設けた変形例）に対応するものである。本実施の形態の半導体装置の製造工程は、ステップＳ１１で第１応力膜を形成するまで（すなわち上記図５０の構造を得るまで）は、上記実施の形態６と同様であるのでここではその説明は省略し、それに続く工程について説明する。なお、以下では、図５７のステップＳ１１で形成する第１応力膜が引張応力膜ＴＳＬ１である場合について図示および説明するが、図５７のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とすることもできる。
次に、図５８に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち引張応力膜ＴＳＬ１上に、絶縁膜３１を形成する（図５７のステップＳ３１）。
絶縁膜３１として最適なのは、ＳｉＯ２に代表される酸化シリコン膜であるが、後述のステップＳ１３で形成する第２応力膜に対してエッチングの選択性が得られるものであれば、これには限定されない。例えば、後述のステップＳ１３で形成する第２応力膜が窒化シリコン膜の場合には、絶縁膜３１として、酸化シリコン膜だけでなく、炭化シリコン膜（ＳｉＣ膜）、炭窒化シリコン膜（ＳｉＣＮ膜）または酸窒化シリコン膜（ＳｉＯＮ膜）を用いることもできる。但し、後述のステップＳ１３で形成する第２応力膜に対してエッチングの選択性が得られるようにするために、絶縁膜３１は、後述のステップＳ１３で形成する第２応力膜とは異なる材料により形成されていることが必要である。絶縁膜３１の膜厚（形成膜厚）は、６〜２０ｎｍ程度が好ましい。
なお、図５７のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図５７のステップＳ３１では、圧縮応力膜ＣＳＬ１上に絶縁膜３１を形成する。
次に、図５９に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある絶縁膜３１およびその下の引張応力膜ＴＳＬ１をドライエッチングして除去する（図５７のステップＳ１２ａ）。
図５７のステップＳ１２ａのドライエッチング工程では、まず、引張応力膜ＴＳＬ１に比べて絶縁膜３１がエッチングされやすい条件で絶縁膜３１のドライエッチングを行うことで、引張応力膜ＴＳＬ１をエッチングストッパ膜として機能させ、それから、絶縁膜５１に比べて引張応力膜ＴＳＬ１がエッチングされやすい条件で引張応力膜ＴＳＬ１のドライエッチングを行うことで、絶縁膜５１をエッチングストッパ膜として機能させる。すなわち、絶縁膜５１を金属シリサイド層１３ｂのエッチング保護膜（エッチングのバリア）として機能させる。また、この際、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの絶縁膜３１、引張応力膜ＴＳＬ１および絶縁膜５１の積層膜は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
図５７のステップＳ１２ａで絶縁膜３１およびその下の引張応力膜ＴＳＬ１をドライエッチングする際のドライエッチング対象領域（引張応力膜ＴＳＬ１がエッチングされて除去される領域）と非対象領域（引張応力膜ＴＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。
なお、図５７のステップＳ１１で形成する第１応力膜を、圧縮応力膜ＣＳＬ１とした場合には、図５７のステップＳ１２ａでは、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとして、ｎＭＩＳ形成領域１Ａの絶縁膜３１およびその下の第１応力膜（圧縮応力膜ＣＳＬ１）をドライエッチングにより除去し、絶縁膜５１をエッチングストッパ膜として機能させる。
また、図５７のステップＳ１１で形成した第１応力膜をステップＳ１２ａでドライエッチングする際に、エッチング対象領域（第１応力膜がエッチングされて除去される領域）において、絶縁膜５１の全てまたは大半が除去された場合であっても、絶縁膜５１を設けなかった場合に比べて、オーバーエッチングによる金属シリサイド層１３ｂの膜厚減少やエッチングダメージを抑制することができる。但し、図５７のステップＳ１１で形成した第１応力膜をステップＳ１２ａでドライエッチングする際に、エッチング対象領域（第１応力膜がエッチングされて除去される領域）において、絶縁膜５１の少なくとも一部（下層部分）を層状に残存させて金属シリサイド層１３ｂが露出しないようにすることがより好ましい。これにより、オーバーエッチングによる金属シリサイド層１３ｂの膜厚減少やエッチングダメージを、より的確に防止することができる。
次に、図６０に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図５７のステップＳ１３）。図５７のステップＳ１３で形成する第２応力膜は、図５７のステップＳ１１で形成する第１応力膜とは、反対方向の応力の膜であり、図５７のステップＳ１１で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合には、図５７のステップＳ１３で形成する第２応力膜は、図６０に示されるように、圧縮応力膜ＣＳＬ１である。
図５７のステップＳ１３において、圧縮応力膜ＣＳＬ１は、ｐＭＩＳ形成領域１Ｂにおいては、残存する絶縁膜５１上に形成され、ｎＭＩＳ形成領域１Ａにおいては、絶縁膜３１、引張応力膜ＴＳＬ１および絶縁膜５１の積層膜が存在するため、絶縁膜３１上に形成される。
なお、図５７のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図５７のステップＳ１３では、第２応力膜として、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１を形成する。
次に、図６１に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図５７のステップＳ１４）。
本実施の形態における図５７のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）は、絶縁膜３１をエッチングストッパと機能させること以外は、上記実施の形態６の図４８のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）と同様である。
すなわち、本実施の形態における図５７のステップＳ１４のドライエッチング工程では、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１およびその下の絶縁膜５１は、エッチングされずに残存する。また、図５７のステップＳ１４のドライエッチング工程では、絶縁膜３１に比較して圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１のドライエッチングを行い、絶縁膜３１をエッチングストッパ膜として機能させる。このため、フォトレジスト膜ＲＰ２で覆われていないｎＭＩＳ形成領域１Ａにおいて、絶縁膜３１とその下の引張応力膜ＴＳＬ１および絶縁膜５１が残存する。このため、金属シリサイド層１３ｂは、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのいずれにおいても、露出しない。図５７のステップＳ１４のドライエッチング工程の後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
本実施の形態では、図５７のステップＳ１４のドライエッチング工程において、絶縁膜３１がエッチングストッパ（引張応力膜ＴＳＬ１のエッチング保護膜）として機能するため、引張応力膜ＴＳＬ１（図５７のステップＳ１１で形成した第１応力膜）がエッチングされるのを防止でき、引張応力膜ＴＳＬ１（図５７のステップＳ１１で形成した第１応力膜）の膜厚が減少するのを防止することができる。
なお、図５７のステップＳ１４のドライエッチング工程では、ｎＭＩＳ形成領域１Ａにおいて、オーバーエッチングにより絶縁膜３１の一部（上層部分）がエッチング（除去）される場合もあり得る。但し、図５７のステップＳ１４のドライエッチング工程が終了した段階で、ｎＭＩＳ形成領域１Ａにおいて、引張応力膜ＴＳＬ１上に絶縁膜３１の少なくとも一部（下層部分）が層状に残存して、引張応力膜ＴＳＬ１が露出されないようにすることが好ましい。これにより、図５７のステップＳ１４のドライエッチング工程で、引張応力膜ＴＳＬ１がエッチングされるのを的確に防止することができる。
また、図５７のステップＳ１４で圧縮応力膜ＣＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図６１に示されるように、圧縮応力膜ＣＳＬ１の一部が、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜の一部（端部近傍領域）上に圧縮応力膜ＣＳＬ１が重なる（覆う）ようにする。
なお、図５７のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合（すなわち第２応力膜を引張応力ＴＳＬ１とした場合）には、図５７のステップＳ１４では、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（およびその下の絶縁膜５１）はエッチングされずに残存し、また、絶縁膜３１をエッチングストッパ膜として機能させることで、ｐＭＩＳ形成領域１Ｂでは、絶縁膜３１とその下の圧縮応力膜ＣＳＬ１および絶縁膜５１が残存する。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図６２に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図５７のステップＳ１５）。層間絶縁膜２１は、絶縁膜５１、引張応力膜ＴＳＬ１および絶縁膜３１の積層膜上と絶縁膜５１および圧縮応力膜ＣＳＬ１の積層膜上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、圧縮応力膜ＣＳＬ１の膜厚、絶縁膜３１の膜厚および絶縁膜５１の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図６３に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、絶縁膜３１、引張応力膜ＴＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図５７のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜５１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置（図６３）は、上記実施の形態６の半導体装置（図５５）と比べると、ｎＭＩＳ形成領域１Ａにおいて引張応力膜ＴＳＬ１上（引張応力膜ＴＳＬ１と層間絶縁膜２１との間）に絶縁膜３１がある点が異なっている。この絶縁膜３１と引張応力膜ＴＳＬ１とは、同じ平面形状を有している。そして、圧縮応力膜ＣＳＬ１の少なくとも一部が、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜上に重なっている。
本実施の形態７では、上記実施の形態６で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、本実施の形態では、図５７のステップＳ３１で形成した絶縁膜３１を、図５７のステップＳ１４のドライエッチング工程（第２応力膜の除去工程）でエッチングストッパ（第１応力膜のエッチング保護膜）として機能させることで、第１応力膜がエッチングされるのを防止し、第１応力膜の膜厚減少を防止することができる。これにより、製造された半導体装置における第１応力膜（図５７のステップＳ１１で形成した応力膜）の厚みは堆積膜厚（図５７のステップＳ１１で堆積したときの膜厚）のままとなる。半導体ウエハ上に成膜する際の堆積膜厚は精度よく制御できるため、本実施の形態のように第１応力膜の厚みが堆積膜厚を維持できると、製造された半導体装置における第１応力膜の膜厚をほぼ設計値通りとすることができ、それによって、ＭＩＳＦＥＴに作用する応力値をほぼ設計値通りとすることができる。また、本実施の形態では、第１応力膜の厚みが堆積膜厚を維持できるため、ウエハ毎に第１応力膜の膜厚が変動するのを抑制でき、ウエハ間でＭＩＳＦＥＴの特性がばらつくのを抑制することができる。
また、本実施の形態では、図５７のステップＳ１１で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合について主として図示および説明するとともに、図５７のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合についても併記して説明してきたが、図５７のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合は、図６４のようになる。図６４は、図５７のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図６３（図６３と同じ工程段階）に対応するものである。
（実施の形態８）
図６５は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図６６および図６７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図６５は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図６６および図６７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程は、金属シリサイド層１３ｂを形成するまで（すなわち上記図７の構造を得るまで）は、上記実施の形態１とほぼ同様に行うことができるので、ここではその説明は省略する。
但し、上記実施の形態４でも述べたように、本実施の形態においても、ステップＳ１の金属シリサイド層１３ｂの形成工程は、上記実施の形態１で説明したステップＳ１には限定されない。すなわち、上記実施の形態４〜７と同様、本実施の形態８においても、金属シリサイド層１３ｂの材料、濃度分布および形成方法は、上記実施の形態１で説明したような金属シリサイド層１３ｂの材料、濃度分布および形成方法には限定されない。例えば、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｉｒ（イリジウム），Ｙｂ（イッテルビウム）からなる群から選択された１つ以上の元素を、本実施の形態における金属シリサイド層１３ｂを構成する金属元素として用いることができる。
金属シリサイド層１３ｂの形成工程までを行って上記図７の構造を得た後、本実施の形態では、図６６に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第１応力膜を形成する（図６５のステップＳ１１）。図６５のステップＳ１１において、第１応力膜は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成される。以下では、図６５のステップＳ１１で形成する第１応力膜が引張応力膜ＴＳＬ１である場合について図示および説明するが、図６５のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とすることもできる。本実施の形態における引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１の材料、膜厚および形成法については、上記実施の形態１と同様であるので、ここではその説明は省略する。
次に、図６７に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングする（図６５のステップＳ１２ｂ）。この際、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は、エッチングされずに残存する。また、本実施の形態においては、図６５のステップＳ１２ｂのドライエッチング工程で、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１の全てを除去するのではなく、ｐＭＩＳ形成領域１Ｂにおいて、引張応力膜ＴＳＬ１の上層部分のみをドライエッチングで除去し、引張応力膜ＴＳＬ１の一部（下層部分）を除去せずに層状に残存させ、金属シリサイド層１３ｂが露出しないようにする。すなわち、図６５のステップＳ１２ｂのドライエッチング工程は、ｐＭＩＳ形成領域１Ｂにおいて、引張応力膜ＴＳＬ１の一部（上層部分）は除去されるが、引張応力膜ＴＳＬ１の全部が除去されるよりも前にエッチングを終了するのである。これにより、図６５のステップＳ１２ｂのドライエッチング終了後のｐＭＩＳ形成領域１Ｂ（特にｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂ上）において、引張応力膜ＴＳＬ１の一部（下層部分）が残存し、金属シリサイド層１３ｂは露出されない。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
図６８および図６９は、本実施の形態の半導体装置の製造工程中の要部断面図（部分拡大断面図）であり、ｎＭＩＳ形成領域１Ａのｎ＋型半導体領域７ｂの上部に形成された金属シリサイド層１３ｂの近傍領域と、ｐＭＩＳ形成領域１Ｂのｐ＋型半導体領域８ｂの上部に形成された金属シリサイド層１３ｂの近傍領域とが、拡大して示してある。このうち、図６８は、図６５のステップＳ１１で第１応力膜（図６８の場合は引張応力膜ＴＳＬ１）を形成した直後の段階（図６６と同じ工程段階）に対応する。また、図６９は、図６５のステップＳ１２ｂで第１応力膜（図６９の場合は引張応力膜ＴＳＬ１）をドライエッチングしてから上記フォトレジスト膜ＲＰ１を除去した直後（図６７から上記フォトレジスト膜ＲＰ１を除去した工程段階）に対応する。なお、図６９においては、図６５のステップＳ１２ｂでドライエッチング（除去）された部分の引張応力膜ＴＳＬ１が、点線で示されている。
図６５のステップＳ１１で第１応力膜（図６８の場合は引張応力膜ＴＳＬ１）を成膜した段階では、図６８に示されるように、ｎＭＩＳ形成領域１Ａにおける第１応力膜（図６８の場合は引張応力膜ＴＳＬ１）の厚み（膜厚、堆積膜厚）Ｔ３と、ｐＭＩＳ形成領域１Ｂにおける第１応力膜（図６８の場合は引張応力膜ＴＳＬ１）の厚み（膜厚、堆積膜厚）Ｔ４は、ほぼ同じである（すなわちＴ３＝Ｔ４）。
しかしながら、図６５のステップＳ１２ｂで第１応力膜（図６９の場合は引張応力膜ＴＳＬ１）をドライエッチングした後の段階では、図６９に示されるように、ｐＭＩＳ形成領域１Ｂにおいて、引張応力膜ＴＳＬ１の一部（上層部分）がドライエッチングで除去されているが、引張応力膜ＴＳＬ１の一部（下層部分）が層状に残存している。すなわち、ｐＭＩＳ形成領域１Ｂにおいて、金属シリサイド層１３ｂ上に、引張応力膜ＴＳＬ１の一部が層状に残存しているのである。従って、図６５のステップＳ１２ｂで引張応力膜ＴＳＬ１をドライエッチングした後の段階で、ｐＭＩＳ形成領域１Ｂに残存する引張応力膜ＴＳＬ１の厚み（膜厚）Ｔ６は、図６５のステップＳ１１で成膜した段階の引張応力膜ＴＳＬ１の厚みＴ４よりも薄くなっているが、ゼロよりも大きい（すなわち０＜Ｔ６＜Ｔ４）。
一方、ステップＳ１２ｂの引張応力膜ＴＳＬ１のドライエッチング工程では、ｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１はドライエッチングされるが、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は、フォトレジスト膜ＲＰ１で覆われているため、ドライエッチングされない。従って、図６５のステップＳ１２ｂで引張応力膜ＴＳＬ１をドライエッチングした後の段階で、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１の厚み（膜厚）Ｔ５は、図６５のステップＳ１１で成膜した段階の引張応力膜ＴＳＬ１の厚みＴ３と同じである（すなわちＴ３＝Ｔ５）。
このため、成膜時の引張応力膜ＴＳＬ１の膜厚は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで同じ（すなわちＴ３＝Ｔ４）であっても、ステップＳ１２ｂの引張応力膜ＴＳＬ１のドライエッチング工程後の引張応力膜ＴＳＬ１の膜厚は、ｎＭＩＳ形成領域１ＡよりもｐＭＩＳ形成領域１Ｂの方が薄くなる（すなわちＴ５＞Ｔ６）。これにより、厚い厚みＴ５の引張応力膜ＴＳＬ１によって強い引張応力をｎＭＩＳ形成領域１Ａの半導体基板１に作用させることができるため、ｎＭＩＳ形成領域１Ａに形成されたｎチャネル型ＭＩＳＦＥＴＱｎのチャネルの移動度を向上させることができる。一方、ｐＭＩＳ形成領域１Ｂでは、残存する引張応力膜ＴＳＬ１の厚みＴ６が薄いことから、残存する引張応力膜ＴＳＬ１が作用させる引張応力は比較的小さいため、後述のステップＳ１３で形成する圧縮応力膜ＣＳＬ１によって強い圧縮応力をｐＭＩＳ形成領域１Ｂの半導体基板１に作用させることができ、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネルの移動度を向上させることができる。これにより、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎとｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐの両方の性能を向上させることができる。
また、図６５のステップＳ１２ｂで引張応力膜ＴＳＬ１をドライエッチングした後の段階で、ｐＭＩＳ形成領域１Ｂに残存する引張応力膜ＴＳＬ１の厚みＴ６は２ｎｍ以上（すなわちＴ６≧２ｎｍ）とすることが好ましい。これにより、半導体ウエハ毎に図６５のステップＳ１２ｂのドライエッチング工程が若干変動したとしても、ｐＭＩＳ形成領域１Ｂに引張応力膜ＴＳＬ１を確実に残存させることができるので、金属シリサイド層１３ｂが露出するのを確実に防止することができる。
また、図６５のステップＳ１２ｂで引張応力膜ＴＳＬ１をドライエッチングした後の段階で、ｐＭＩＳ形成領域１Ｂに残存する引張応力膜ＴＳＬ１の厚みＴ６は１０ｎｍ以下（すなわちＴ６≦１０ｎｍ）とすることが好ましい。これにより、残存する引張応力膜ＴＳＬ１がｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に作用させる引張応力を的確に抑制することができる。
図７０は、図６５のステップＳ１２ｂで引張応力膜ＴＳＬ１をドライエッチングする際のドライエッチング対象領域（引張応力膜ＴＳＬ１がエッチングされる領域）と非対象領域（引張応力膜ＴＳＬ１がエッチングされない）との境界近傍の部分拡大断面図であり、図６７の点線で囲まれた領域ＲＧ１の拡大図が示されているが、図面を見やすくするために、上記フォトレジスト膜ＲＰ１は除去した状態が示されている。
図６５のステップＳ１２ｂで引張応力膜ＴＳＬ１をドライエッチングする際のドライエッチング対象領域（引張応力膜ＴＳＬ１がエッチングされる領域）と非対象領域（引張応力膜ＴＳＬ１がエッチングされない）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。このドライエッチングの対象領域と非対象領域の境目には、図７０に示されるように、引張応力膜ＴＳＬ１の表面の段差Ｔ７がある。
なお、図６５のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図６５のステップＳ１２ｂでは、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある第１応力膜（圧縮応力膜ＣＳＬ１）をドライエッチングする。この際、ｎＭＩＳ形成領域１Ａにある第１応力膜（圧縮応力膜ＣＳＬ１）の全てを除去するのではなく、ｎＭＩＳ形成領域１Ａにおいて、第１応力膜（圧縮応力膜ＣＳＬ１）の上層部分のみをドライエッチングで除去し、第１応力膜（圧縮応力膜ＣＳＬ１）の一部（すなわち下層部分）を除去せずに残存させ、金属シリサイド層１３ｂが露出しないようにする。また、この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの第１応力膜（圧縮応力膜ＣＳＬ１）は、エッチングされずに残存する。
図７１〜図７４は、上記図６７に続く、本実施の形態の半導体装置の製造工程中の要部断面図である。
次に、図７１に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図６５のステップＳ１３）。図６５のステップＳ１３で形成する第２応力膜は、図６５のステップＳ１１で形成する第１応力膜とは、反対方向の応力の膜であり、図６５のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１とした場合には、図６５のステップＳ１３で形成する第２応力膜は、図７１に示されるように、圧縮応力膜ＣＳＬ１である。
図６５のステップＳ１３において、圧縮応力膜ＣＳＬ１は、引張応力膜ＴＳＬ１上に形成されるが、ｐＭＩＳ形成領域１Ｂにおいては、厚みＴ６の引張応力膜ＴＳＬ１上に形成され、ｎＭＩＳ形成領域１Ａにおいては厚みＴ５の引張応力膜ＴＳＬ１上に形成される。
なお、図６５のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図６５のステップＳ１３では、第２応力膜として、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１を形成する。
次に、図７２に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図６５のステップＳ１４）。図６５のステップＳ１４のドライエッチング工程では、オーバーエッチング量を制御することにより、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（厚みＴ５の引張応力膜ＴＳＬ１）は除去せずに残存させるようにする。また、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１（およびその下の厚みＴ６の引張応力膜ＴＳＬ１）は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
なお、図６５のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合（すなわち第２応力膜を引張応力ＴＳＬ１とした場合）には、図６５のステップＳ１４では、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａでは、引張応力膜ＴＳＬ１（およびその下の薄い圧縮応力膜ＣＳＬ１）がエッチングされずに残存し、また、ｐＭＩＳ形成領域１Ｂでは、厚い圧縮応力膜ＣＳＬ１が残存する。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図７３に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図６５のステップＳ１５）。層間絶縁膜２１は、引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１上に形成され、層間絶縁膜２１の膜厚は、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１の厚みＴ５およびｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１の厚みＴ６よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図７４に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１および引張応力膜ＴＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１（厚みＴ６の引張応力膜ＴＳＬ１）からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図６５のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１（厚みＴ６の圧縮応力膜ＣＳＬ１）からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１および圧縮応力膜ＣＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置においては、図７４に示されるように、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを覆うように、引張応力膜ＴＳＬ１が形成されている。そして、引張応力膜ＴＳＬ１上に、ｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆うように、圧縮応力膜ＣＳＬ１が形成されている。そして、ｐチャネル型ＭＩＳＦＥＴＱｐ（ゲート電極ＧＥ２およびｐ＋型半導体領域８ｂ）を覆う部分の引張応力膜ＴＳＬ１の厚み（上記厚みＴ６に対応）が、ｎチャネル型ＭＩＳＦＥＴＱｎ（ゲート電極ＧＥ１およびｎ＋型半導体領域７ｂ）を覆う部分の引張応力膜ＴＳＬ１の厚み（上記厚みＴ５に対応）よりも薄くなっている。
図６５のステップＳ１１で形成した第１応力膜を図６５のステップＳ１２ｂでドライエッチングする際に、本実施の形態とは異なり、引張応力膜ＴＳＬ１の全厚み分を除去した場合には、金属シリサイド層１３ｂが露出してオーバーエッチングされて金属シリサイド層１３ｂの膜厚の減少やエッチングダメージが生じてしまい、金属シリサイド層１３ｂの抵抗が上昇してしまう可能性がある。
それに対して、本実施の形態では、図６５のステップＳ１１で形成した第１応力膜を図６５のステップＳ１２ｂでドライエッチングする際に、ドライエッチングの対象領域（第１応力膜が引張応力膜ＴＳＬ１の場合はｐＭＩＳ形成領域１Ｂ、圧縮応力膜ＣＳＬ１の場合はｎＭＩＳ形成領域１Ａ）で、第１応力膜の厚み全てを除去するのではなく、第１応力膜の下層部分がドライエッチング後も残存するようにしている。このため、金属シリサイド層１３ｂが露出しないので、金属シリサイド層１３ｂがオーバーエッチングされて金属シリサイド層１３ｂの膜厚の減少やエッチングダメージが生じてしまうのを防止でき、金属シリサイド層１３ｂの抵抗が上昇するのを防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、図６５のステップＳ１１で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合について主として図示および説明するとともに、図６５のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合についても併記して説明してきたが、図６５のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合は、図７５のようになる。図７５は、図６５のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図７４（図７４と同じ工程段階）に対応するものである。
図６５のステップＳ１１で形成する第１応力膜は、引張応力膜ＴＳＬ１または圧縮応力膜ＣＳＬ１のいずれとすることもできるが、引張応力膜ＴＳＬ１がより好ましく（すなわち図７５の場合よりも図７４の場合がより好ましく）、その理由は、次の通りである。
すなわち、図６５のステップＳ１１で引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１を形成した場合、製造された半導体装置（図７５）のｎＭＩＳ形成領域１Ａにおいては、応力膜として、薄い（厚みＴ６に相当する厚みの）圧縮応力膜ＣＳＬ１と、その上の厚い引張応力膜ＴＳＬ１とが形成されることになり、この薄い（厚みＴ６に相当する厚みの）圧縮応力膜ＣＳＬ１が、その上の厚い引張応力膜ＴＳＬ１の応力の一部を相殺する。一方、図６５のステップＳ１１で引張応力膜ＴＳＬ１を形成した場合、製造された半導体装置（図７４）のｐＭＩＳ形成領域１Ｂにおいては、応力膜として、薄い（厚みＴ６の）引張応力膜ＴＳＬ１と、その上の厚い圧縮応力膜ＣＳＬ１とが形成されることになり、この薄い（厚みＴ６の）引張応力膜ＴＳＬ１が、その上の厚い圧縮応力膜ＣＳＬ１の一部を相殺する。一般に、応力膜の応力の方向が引張応力の場合よりも、応力の方向が圧縮応力の場合の方が、応力の絶対値が大きな応力膜を成膜することが容易である。このため、図６５のステップＳ１１で形成する第１応力膜が引張応力膜ＴＳＬ１の場合の方が、引張応力膜ＴＳＬ１の下には、圧縮応力膜ＣＳＬ１が存在しないため、ｎＭＩＳ形成領域１Ａにおける引張応力の不足を防止しやすい点で、有利である。
（実施の形態９）
図７６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態８の図６５に対応するものである。図７７〜図８２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図７６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態８の図６５に対応するものである。図７７〜図８２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態９は、上記実施の形態８の変形例（上記実施の形態８の第１応力膜上に絶縁膜３１を設けた変形例）に対応するものである。本実施の形態の半導体装置の製造工程は、ステップＳ１１で第１応力膜を形成するまで（すなわち上記図６６の構造を得るまで）は、上記実施の形態８と同様であるのでここではその説明は省略し、それに続く工程について説明する。なお、以下では、図７６のステップＳ１１で形成する第１応力膜が引張応力膜ＴＳＬ１である場合について図示および説明するが、図７６のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とすることもできる。
次に、図７７に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち引張応力膜ＴＳＬ１上に、絶縁膜３１を形成する（図７６のステップＳ３１）。
絶縁膜３１として最適なのは、ＳｉＯ２に代表される酸化シリコン膜であるが、後述のステップＳ１３で形成する第２応力膜に対してエッチングの選択性が得られるものであれば、これには限定されない。例えば、後述のステップＳ１３で形成する第２応力膜が窒化シリコン膜の場合には、絶縁膜３１として、酸化シリコン膜だけでなく、炭化シリコン膜（ＳｉＣ膜）、炭窒化シリコン膜（ＳｉＣＮ膜）または酸窒化シリコン膜（ＳｉＯＮ膜）を用いることもできる。但し、後述のステップＳ１３で形成する第２応力膜に対してエッチングの選択性が得られるようにするために、絶縁膜３１は、後述のステップＳ１３で形成する第２応力膜とは異なる材料により形成されていることが必要である。絶縁膜３１の膜厚（形成膜厚）は、６〜２０ｎｍ程度が好ましい。
なお、図７６のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図７６のステップＳ３１では、圧縮応力膜ＣＳＬ１上に絶縁膜３１を形成する。
次に、図７８に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある絶縁膜３１およびその下の引張応力膜ＴＳＬ１をドライエッチングする（図７６のステップＳ１２ｃ）。図７６のステップＳ１２ｃのドライエッチング工程は、ｐＭＩＳ形成領域１Ｂの絶縁膜３１をドライエッチングで除去してから、その下の引張応力膜ＴＳＬ１をドライエッチングすること以外は、上記図６５のステップＳ１２ｂのドライエッチング工程と同様である。
すなわち、図７６のステップＳ１２ｃのドライエッチング工程では、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの絶縁膜３１およびその下の引張応力膜ＴＳＬ１は、エッチングされずに残存する。また、図７６のステップＳ１２ｃのドライエッチング工程では、ｐＭＩＳ形成領域１Ｂの絶縁膜３１は全て除去されるが、ｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１については、上記実施の形態８と同様、全てを除去するのではなく、引張応力膜ＴＳＬ１の上層部分をドライエッチングで除去し、引張応力膜ＴＳＬ１の一部（下層部分）を除去せずに層状に残存させ、金属シリサイド層１３ｂが露出しないようにする。換言すれば、図７６のステップＳ１２ｃのドライエッチング工程では、ｐＭＩＳ形成領域１Ｂにおいて、絶縁膜３１の全部と引張応力膜ＴＳＬ１の一部（上層部分）は除去されるが、引張応力膜ＴＳＬ１の全部が除去されるよりも前にエッチングを終了するのである。これにより、図７６のステップＳ１２ｃのドライエッチング終了後のｐＭＩＳ形成領域１Ｂ（特にｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂ上）において、引張応力膜ＴＳＬ１の一部（下層部分）が層状に残存し、金属シリサイド層１３ｂは露出されない。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。なお、図７６のステップＳ１２ｃのドライエッチング工程の前後の引張応力膜ＴＳＬ１の上記厚みＴ３，Ｔ４，Ｔ５，Ｔ６および上記段差Ｔ７については、本実施の形態も、上記実施の形態８で上記図６８〜図７０を参照して説明したのと同様であるので、ここはその説明は省略する。
なお、図７６のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図７６のステップＳ１２ｃでは、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある絶縁膜３１およびその下の第１応力膜（圧縮応力膜ＣＳＬ１）をドライエッチングする。この際、ｎＭＩＳ形成領域１Ａの絶縁膜３１は全て除去するが、ｎＭＩＳ形成領域１Ａにある第１応力膜（圧縮応力膜ＣＳＬ１）は、全てを除去するのではなく、ｎＭＩＳ形成領域１Ａにおいて、第１応力膜（圧縮応力膜ＣＳＬ１）の上層部分をドライエッチングで除去し、第１応力膜（圧縮応力膜ＣＳＬ１）の一部（すなわち下層部分）を除去せずに層状に残存させ、金属シリサイド層１３ｂが露出しないようにする。また、この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの絶縁膜３１およびその下の第１応力膜（圧縮応力膜ＣＳＬ１）は、エッチングされずに残存する。
次に、図７９に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図７６のステップＳ１３）。図７６のステップＳ１３で形成する第２応力膜は、図７６のステップＳ１１で形成する第１応力膜とは、反対方向の応力の膜であり、図７６のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１とした場合には、図７６のステップＳ１３で形成する第２応力膜は、図７９に示されるように、圧縮応力膜ＣＳＬ１である。
図７６のステップＳ１３において、圧縮応力膜ＣＳＬ１は、ｎＭＩＳ形成領域１Ａにおいては、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜が存在するため、絶縁膜３１上に形成され、ｐＭＩＳ形成領域１Ｂにおいては、薄い（上記厚みＴ６に相当する厚みの）引張応力膜ＴＳＬ１上に形成される。
なお、図７６のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図７６のステップＳ１３では、第２応力膜として、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１を形成する。
次に、図８０に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図７６のステップＳ１４）。
本実施の形態における図７６のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）は、絶縁膜３１をエッチングストッパと機能させること以外は、上記実施の形態８の図６５のステップＳ１４のドライエッチング工程（圧縮応力膜ＣＳＬ１の除去工程）と同様である。
すなわち、本実施の形態における図７６のステップＳ１４のドライエッチング工程では、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１およびその下の薄い（上記厚みＴ６に相当する厚みの）引張応力膜ＴＳＬ１は、エッチングされずに残存する。また、図７６のステップＳ１４のドライエッチング工程では、絶縁膜３１に比較して圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１のドライエッチングを行い、絶縁膜３１をエッチングストッパ膜として機能させる。このため、フォトレジスト膜ＲＰ２で覆われていないｎＭＩＳ形成領域１Ａにおいて、絶縁膜３１とその下の引張応力膜ＴＳＬ１が残存する。このため、金属シリサイド層１３ｂは、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのいずれにおいても、露出しない。図７６のステップＳ１４のドライエッチング工程の後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
本実施の形態では、図７６のステップＳ１４のドライエッチング工程において、絶縁膜３１がエッチングストッパ（引張応力膜ＴＳＬ１のエッチング保護膜）として機能するため、引張応力膜ＴＳＬ１（図７６のステップＳ１１で形成した第１応力膜）がエッチングされるのを防止でき、引張応力膜ＴＳＬ１（図７６のステップＳ１１で形成した第１応力膜）の膜厚が減少するのを防止することができる。
なお、図７６のステップＳ１４のドライエッチング工程では、ｎＭＩＳ形成領域１Ａにおいて、オーバーエッチングにより絶縁膜３１の一部（上層部分）がエッチング（除去）される場合もあり得る。但し、図７６のステップＳ１４のドライエッチング工程が終了した段階で、ｎＭＩＳ形成領域１Ａにおいて、引張応力膜ＴＳＬ１上に絶縁膜３１の少なくとも一部（下層部分）が層状に残存して、引張応力膜ＴＳＬ１が露出されないようにすることが好ましい。これにより、図７６のステップＳ１４のドライエッチング工程で、引張応力膜ＴＳＬ１がエッチングされるのを的確に防止することができる。
また、図７６のステップＳ１４で圧縮応力膜ＣＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図８０に示されるように、圧縮応力膜ＣＳＬ１の一部が、絶縁膜３１を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１４の圧縮応力膜ＣＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、絶縁膜３１の一部（端部近傍領域）上に圧縮応力膜ＣＳＬ１が重なる（覆う）ようにする。
なお、図７６のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合（すなわち第２応力膜を引張応力ＴＳＬ１とした場合）には、図７６のステップＳ１４では、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（およびその下の薄い圧縮応力膜ＣＳＬ１）はエッチングされずに残存し、また、絶縁膜３１をエッチングストッパ膜として機能させることで、ｐＭＩＳ形成領域１Ｂでは、絶縁膜３１とその下の厚い圧縮応力膜ＣＳＬ１が残存する。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図８１に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図７６のステップＳ１５）。層間絶縁膜２１は、絶縁膜３１および引張応力膜ＴＳＬ１の積層膜上と圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１の積層膜上に形成され、層間絶縁膜２１の膜厚は、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１の厚み、絶縁膜３１の厚み、ｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１の厚みおよび圧縮応力膜ＣＳＬ１の厚みよりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図８２に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、絶縁膜３１および引張応力膜ＴＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１（上記厚みＴ６の引張応力膜ＴＳＬ１）からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図７６のステップＳ１１で形成する第１応力膜を、引張応力ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１（上記厚みＴ６の圧縮応力膜ＣＳＬ１）からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、絶縁膜３１および圧縮応力膜ＣＳＬ１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置（図８２）は、上記実施の形態８の半導体装置（図７４）と比べると、ｎＭＩＳ形成領域１Ａにおいて、引張応力膜ＴＳＬ１上（引張応力膜ＴＳＬ１と層間絶縁膜２１との間）に絶縁膜３１がある点が異なっている。そして、圧縮応力膜ＣＳＬ１の少なくとも一部が、絶縁膜３１上に重なっている。
本実施の形態９では、上記実施の形態８で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、本実施の形態では、図７６のステップＳ３１で形成した絶縁膜３１を、図７６のステップＳ１４のドライエッチング工程（第２応力膜の除去工程）でエッチングストッパ（第１応力膜のエッチング保護膜）として機能させることで、第１応力膜がエッチングされるのを防止し、第１応力膜の膜厚減少を防止することができる。これにより、製造された半導体装置における第１応力膜（図７６のステップＳ１１で形成した第１応力膜）の厚みは堆積膜厚（図７６のステップＳ１１で堆積したときの膜厚）のままとなる。半導体ウエハ上に成膜する際の堆積膜厚は精度よく制御できるため、本実施の形態のように第１応力膜の厚みが堆積膜厚を維持できると、製造された半導体装置における第１応力膜の膜厚をほぼ設計値通りとすることができ、それによって、ＭＩＳＦＥＴに作用する応力値をほぼ設計値通りとすることができる。また、本実施の形態では、第１応力膜の厚みが堆積膜厚を維持できるため、ウエハ毎に第１応力膜の膜厚が変動するのを抑制でき、ウエハ間でＭＩＳＦＥＴの特性がばらつくのを抑制することができる。
また、本実施の形態では、図７６のステップＳ１１で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合について主として図示および説明するとともに、図７６のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合についても併記して説明してきたが、図７６のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合は、図８３のようになる。図８３は、図７６のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図８２（図８２と同じ工程段階）に対応するものである。
図７６のステップＳ１１で形成する第１応力膜は、引張応力膜ＴＳＬ１または圧縮応力膜ＣＳＬ１のいずれとすることもできるが、引張応力膜ＴＳＬ１がより好ましく（すなわち図８３の場合よりも図８２の場合がより好ましく）、その理由は、上記実施の形態８と同様である。
（実施の形態１０）
図８４は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図８５〜図９０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図８４は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図８５〜図９０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程は、金属シリサイド層１３ｂを形成するまで（すなわち上記図７の構造を得るまで）は、上記実施の形態１とほぼ同様に行うことができるので、ここではその説明は省略する。
但し、上記実施の形態４でも述べたように、本実施の形態においても、ステップＳ１の金属シリサイド層１３ｂの形成工程は、上記実施の形態１で説明したステップＳ１には限定されない。すなわち、上記実施の形態４〜９と同様、本実施の形態においても、金属シリサイド層１３ｂの材料、濃度分布および形成方法は、上記実施の形態１で説明したような金属シリサイド層１３ｂの材料、濃度分布および形成方法には限定されない。例えば、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｉｒ（イリジウム），Ｙｂ（イッテルビウム）からなる群から選択された１つ以上の元素を、本実施の形態における金属シリサイド層１３ｂを構成する金属元素として用いることができる。
金属シリサイド層１３ｂの形成工程までを行って上記図７の構造を得た後、本実施の形態では、図８５に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、絶縁膜６１を形成する（図８４のステップＳ６１）。図８４のステップＳ６１において、絶縁膜６１は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成される。この絶縁膜６１は、引張または圧縮のいずれかの応力膜（すなわち引張応力膜または圧縮応力膜のいずれか）とされている。絶縁膜６１の膜厚（形成膜厚）は、２〜１０ｎｍ程度が好ましい。
次に、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわち絶縁膜６１上に、絶縁膜６２を形成する（図８４のステップＳ６２）。図８４のステップＳ６２で形成する絶縁膜６２は、絶縁膜６１に対するエッチングの選択性が得られるものである必要があるため、図８４のステップＳ６１で形成する絶縁膜６１と図８４のステップＳ６２で形成する絶縁膜６２とは、異なる材料により構成される。また、図８４のステップＳ６２で形成する絶縁膜６２は、後述するステップＳ１３で形成する第１応力膜に対するエッチングの選択性が得られるものである必要があるため、図８４のステップＳ６２で形成する絶縁膜６２と後述するステップＳ１３で形成する第１応力膜とは、異なる材料により構成される。絶縁膜６２の膜厚（形成膜厚）は、２〜１０ｎｍ程度が好ましい。
次に、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち絶縁膜６２上に、第１応力膜を形成する（図８４のステップＳ１３）。以下では、図８４のステップＳ１３で形成する第１応力膜が圧縮応力膜ＣＳＬ１である場合について図示および説明するが、図８４のステップＳ１３で形成する第１応力膜を圧縮応力膜ＣＳＬ１ではなく、引張応力膜ＴＳＬ１とすることもできる。本実施の形態における圧縮応力膜ＣＳＬ１および引張応力膜ＴＳＬ１の材料や形成法については、上記実施の形態１と同様であるので、ここではその説明は省略する。図８４のステップＳ１３で形成する第１応力膜の膜厚（形成膜厚）は、２０〜６０ｎｍ程度が好ましい。
図８４のステップＳ１３で形成する第１応力膜と、図８４のステップＳ６１で形成する絶縁膜６１とは、同じ材料で構成されていても、異なる材料で構成されていてもよいが、両方とも窒化シリコンで形成すれば、応力の絶対値を大きくしやすいので好ましい。図８４のステップＳ１３で形成する第１応力膜と、図８４のステップＳ６１で形成する絶縁膜６１とを、ともに窒化シリコンにより形成した場合には、図８４のステップＳ６２で形成する絶縁膜６２は、酸化シリコン膜、炭化シリコン膜（ＳｉＣ膜）、酸窒化シリコン（ＳｉＯＮ）膜または炭窒化シリコン（ＳｉＣＮ）膜とすることができる。
絶縁膜６２が酸化シリコン膜である場合には、その形成法としては、ＴＥＯＳとＯ３ガスを用いた熱ＣＶＤ法を用いることができるが、それ以外にも、例えば、酸素含有ガスのプラズマで絶縁膜６１の表面をプラズマ処理することによって、絶縁膜６１の表面に絶縁膜６２を形成することもでき、また、加熱処理やイオン注入によって、絶縁膜６１の表面に絶縁膜６２を形成することもできる。
次に、図８６に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１およびその下の絶縁膜６２をドライエッチングして除去する（図８４のステップＳ１４ｄ）。この際、まず、絶縁膜６２に比べて圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１をドライエッチングすることで、絶縁膜６２をエッチングストッパ膜として機能させ、それから、絶縁膜６１に比べて絶縁膜６２がエッチングされやすい条件で絶縁膜６２をドライエッチングすることで、絶縁膜６１をエッチングストッパ膜として機能させる。すなわち、ドライエッチング終了時にｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂ上に絶縁膜６１が残るようにすることで、絶縁膜６１を金属シリサイド層１３ｂのエッチング保護膜（エッチングのバリア）として機能させる。また、この際、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂにおいて、絶縁膜６１、絶縁膜６２および圧縮応力膜ＣＳＬ１の積層膜は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
また、図８４のステップＳ１４ｄのドライエッチング工程において、ｎＭＩＳ形成領域１Ａの絶縁膜６１は全て除去するのが好ましいが、後述するステップＳ１１で形成する第２応力膜の応力がＭＩＳＦＥＴのチャネルに十分に作用するのであれば、ｎＭＩＳ形成領域１Ａにおいて、絶縁膜６２の全ては除去しなくともよく、絶縁膜６１上に絶縁膜６２の一部（下層部分）が残存してもよい。
図８４のステップＳ１４ｄのドライエッチング工程でのドライエッチング対象領域（圧縮応力膜ＣＳＬ１がエッチングされて除去される領域）と非対象領域（圧縮応力膜ＣＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。
なお、図８４のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合には、図８４のステップＳ１４ｄでは、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある第１応力膜（引張応力膜ＴＳＬ１）およびその下の絶縁膜６２をドライエッチングにより除去し、絶縁膜６１をエッチングストッパ膜として機能させる。
次に、図８７に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図８４のステップＳ１１）。図８４のステップＳ１１で形成する第２応力膜は、図８４のステップＳ１３で形成する第１応力膜とは、反対方向の応力の膜であり、図８４のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１とした場合には、図８４のステップＳ１１で形成する第２応力膜は、図８７に示されるように、引張応力膜ＴＳＬ１である。図８４のステップＳ１１で形成する第２応力膜の膜厚（形成膜厚）は、２０〜６０ｎｍ程度が好ましい。
図８４のステップＳ１１において、引張応力膜ＴＳＬ１は、ｎＭＩＳ形成領域１Ａにおいては、残存する絶縁膜６１上に形成され、ｐＭＩＳ形成領域１Ｂにおいては、絶縁膜６１、絶縁膜６２および圧縮応力膜ＣＴＳＬ１の積層膜が存在するため、圧縮応力膜ＣＳＬ１上に形成される。
なお、図８４のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図８４のステップＳ１１では、第２応力膜として、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１を形成する。
次に、図８８に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図８４のステップＳ１２）。図８４のステップＳ１２のドライエッチング工程では、オーバーエッチング量を制御することにより、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１（およびその下の絶縁膜６２，６１）は除去せずに残存させるようにする。また、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１（およびその下の絶縁膜６１）は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
また、図８４のステップＳ１２で引張応力膜ＴＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図８８に示されるように、引張応力膜ＴＳＬ１の一部が、圧縮応力膜ＣＳＬ１を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１４の引張応力膜ＴＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、圧縮応力膜ＣＳＬ１の一部（端部近傍領域）上に引張応力膜ＴＳＬ１が重なる（覆う）ようにする。
なお、図８４のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力ＴＳＬ１とした場合（すなわち第２応力膜を圧縮応力ＣＳＬ１とした場合）には、図８４のステップＳ１２では、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとして、ｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂでは、圧縮応力膜ＣＳＬ１（およびその下の絶縁膜６１）がエッチングされずに残存し、また、ｎＭＩＳ形成領域１Ａでは、引張応力膜ＴＳＬ１とその下の絶縁膜６２および絶縁膜６１が残存する。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図８９に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図８４のステップＳ１５）。層間絶縁膜２１は、絶縁膜６１および引張応力膜ＴＳＬ１の積層膜上と絶縁膜６１、絶縁膜６２および圧縮応力膜ＣＳＬ１の積層膜上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、圧縮応力膜ＣＳＬ１の膜厚、絶縁膜６１の膜厚および絶縁膜６２の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図９０に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１、絶縁膜６２および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図８４のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力ＴＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１、絶縁膜６２および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置においては、図９０に示されるように、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域７ｂおよびｐ＋型半導体領域８ｂを覆うように、絶縁膜６１が形成されている。そして、絶縁膜６１上に、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、すなわちゲート電極ＧＥ１およびｎ＋型半導体領域７ｂを覆うように、引張応力膜ＴＳＬ１が形成されている。また、絶縁膜６１上に、ｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、すなわちゲート電極ＧＥ２およびｐ＋型半導体領域８ｂを覆うように、絶縁膜６２とその上の圧縮応力膜ＣＳＬ１との積層膜が形成されている。そして、引張応力膜ＴＳＬ１の少なくとも一部が、圧縮応力膜ＣＳＬ１および絶縁膜６２の積層膜上に重なっている。
本実施の形態とは異なり、絶縁膜６１，６２を形成しなかった場合には、図８４のステップＳ１３で形成した第１応力膜を図８４のステップＳ１４ｄでドライエッチングする際に、金属シリサイド層１３ｂがオーバーエッチングされて金属シリサイド層１３ｂの膜厚の減少やエッチングダメージが生じてしまい、金属シリサイド層１３ｂの抵抗が上昇してしまう可能性がある。
それに対して、本実施の形態では、図８４のステップＳ６１，Ｓ６２，Ｓ１３で絶縁膜６１、絶縁膜６２および第１応力膜を順に形成し、この第１応力膜を図８４のステップＳ１４ｄでドライエッチングする際には、絶縁膜６１をエッチングストッパとして機能させている。これにより、金属シリサイド層１３ｂがオーバーエッチングされて金属シリサイド層１３ｂの膜厚の減少やエッチングダメージが生じてしまうのを防止でき、金属シリサイド層１３ｂの抵抗が上昇するのを防止することができる。このため、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、エッチングストッパとして機能させる絶縁膜６１を、引張応力膜または圧縮応力膜のいずれかとすることで、引張応力膜ＴＳＬ１の応力および圧縮応力膜ＣＳＬ１の応力だけでなく、絶縁膜６１の応力も半導体基板（ＭＩＳＦＥＴのチャネル領域）に作用させることができる。このため、ＭＩＳＦＥＴのチャネルの移動度を、より的確に向上させることができ、半導体基板１に形成したＭＩＳＦＥＴの性能を、より向上させることができる。引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１よりも絶縁膜６１の方が、半導体基板１に近接して形成されているため、この絶縁膜６１を応力膜とすることによるチャネル領域の移動度の向上効果は、極めて大きい。
また、本実施の形態とは異なり、絶縁膜６２を形成しなかった場合には、絶縁膜６１をエッチングストッパ膜として機能させるには、絶縁膜６１と第１応力膜とのエッチング選択性を得るために、図８４のステップＳ６１で形成した絶縁膜６１と図８４のステップＳ１３で形成した第１応力膜とを、異なる材料により形成する必要があり、これが上記実施の形態８に対応する。
それに対して、本実施の形態では、図８４のステップＳ６１で形成した絶縁膜６１と図８４のステップＳ１３で形成した第１応力膜との間に、絶縁膜６２を介在させている。このため、絶縁膜６１をエッチングストッパとして機能させるには、絶縁膜６２と絶縁膜６１とのエッチング選択性を得るために絶縁膜６２と絶縁膜６１とを互いに異なる材料により形成すればよい。従って、本実施の形態では、図８４のステップＳ６１で形成した絶縁膜６１と図８４のステップＳ１３で形成した第１応力膜とは、互いに同じ材料によって形成することができる。このため、図８４のステップＳ６１で形成した絶縁膜６１と図８４のステップＳ１３で形成した第１応力膜との両方を、窒化シリコン膜のような、応力膜として最適な材料膜で形成することができる。このため、第１応力膜だけでなく、絶縁膜６１の応力も大きくすることが可能なため、ＭＩＳＦＥＴのチャネルの移動度を、更に向上させることができ、半導体基板１に形成したＭＩＳＦＥＴの性能を、更に向上させることができる。従って、本実施の形態は、図８４のステップＳ６１で形成した絶縁膜６１と図８４のステップＳ１３で形成した第１応力膜との両方を、同じ材料、特に好ましくは窒化シリコン、で形成する場合に適用すれば、効果が大きい。
また、絶縁膜６１は、引張応力膜または圧縮応力膜のいずれとすることもできるが、引張応力膜ＴＳＬ１と圧縮応力膜ＣＳＬ１とでは、引張応力膜ＴＳＬ１の方が応力の絶対値を大きくすることが困難であるため、引張応力膜ＴＳＬ１の引張応力を絶縁膜６１が補強できるように、絶縁膜６１は引張応力膜であることがより好ましい。
また、本実施の形態では、図８４のステップＳ１３で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合について主として図示および説明するとともに、図８４のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合についても併記して説明してきたが、図８４のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合は、図９１のようになる。図９１は、図８４のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図９０（図９０と同じ工程段階）に対応するものである。
図８４のステップＳ１３で形成する第１応力膜は、圧縮応力膜ＣＳＬ１または引張応力膜ＴＳＬ１のいずれとすることもできるが、圧縮応力膜ＣＳＬ１がより好ましく（すなわち図９１の場合よりも図９０の場合がより好ましく）、その理由は次の通りである。
すなわち、製造された半導体装置においては、図８４のステップＳ１３で形成された第１応力膜よりも、図８４のステップＳ１１で形成された第２応力膜の方が、半導体基板１との間に介在する絶縁膜の数が少なく、半導体基板１により近く配置されている。一般に、応力膜の応力の方向が引張応力の場合よりも、応力の方向が圧縮応力の場合の方が、応力の絶対値が大きな応力膜を成膜することが容易である。このため、半導体基板１から離れて配置される第１応力膜を、応力の絶対値が大きな膜を成膜することが容易な圧縮応力膜ＣＳＬ１とし、半導体基板１に近く配置される第２応力膜を、応力の絶対値が大きな膜を成膜することが難しい引張応力膜ＴＳＬ１とすれば、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方で、応力をより有効に作用させることができる。また、ｎＭＩＳ形成領域１Ａにおける引張応力の不足も防止しやすい点でも、有利である。
（実施の形態１１）
図９２は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１０の図８４に対応するものである。図９３〜図９８は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図９２は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１０の図８４に対応するものである。図９３〜図９８は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態は、上記実施の形態１０の変形例（上記実施の形態１０の第１応力膜上に絶縁膜３１を設けた変形例）に対応するものである。本実施の形態の半導体装置の製造工程は、ステップＳ１３で第１応力膜を形成するまで（すなわち上記図８５の構造を得るまで）は、上記実施の形態１０と同様であるのでここではその説明は省略し、それに続く工程について説明する。なお、以下では、図９２のステップＳ１３で形成する第１応力膜が圧縮応力膜ＣＳＬ１である場合について図示および説明するが、図９２のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とすることもできる。
次に、図９３に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち圧縮応力膜ＣＳＬ１上に、絶縁膜３１を形成する（図９２のステップＳ３１）。
絶縁膜３１として最適なのは、ＳｉＯ２に代表される酸化シリコン膜であるが、後述のステップＳ１１で形成する第２応力膜に対してエッチングの選択性が得られるものであれば、これには限定されない。例えば、後述のステップＳ１１で形成する第２応力膜が窒化シリコン膜の場合には、絶縁膜３１として、酸化シリコン膜だけでなく、炭化シリコン膜（ＳｉＣ膜）、炭窒化シリコン膜（ＳｉＣＮ膜）または酸窒化シリコン膜（ＳｉＯＮ膜）を用いることもできる。但し、後述のステップＳ１１で形成する第２応力膜に対してエッチングの選択性が得られるようにするために、絶縁膜３１は、後述のステップＳ１１で形成する第２応力膜とは異なる材料により形成されていることが必要である。絶縁膜３１の膜厚（形成膜厚）は、６〜２０ｎｍ程度が好ましい。
絶縁膜３１が酸化シリコン膜である場合には、その形成法としては、ＴＥＯＳとＯ３ガスを用いた熱ＣＶＤ法を用いることができるが、それ以外にも、例えば、酸素含有ガスのプラズマで圧縮応力膜ＣＳＬ１の表面をプラズマ処理することによって、圧縮応力膜ＣＳＬ１の表面に絶縁膜３１を形成することもでき、また、加熱処理やイオン注入によって、圧縮応力膜ＣＳＬ１の表面に絶縁膜３１を形成することもできる。これは、上記実施の形態３，５，７，９でも同様である。
なお、図９２のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図９２のステップＳ３１では、引張応力膜ＴＳＬ１上に絶縁膜３１を形成する。
次に、図９４に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜６２をドライエッチングして除去する（図９２のステップＳ１４ｄ）。この際、まず、圧縮応力膜ＣＳＬ１に比べて絶縁膜３１がエッチングされやすい条件で絶縁膜３１をドライエッチングしてから、絶縁膜６２に比べて圧縮応力膜ＣＳＬ１がエッチングされやすい条件で圧縮応力膜ＣＳＬ１をドライエッチングし、それから、絶縁膜６１に比べて絶縁膜６２がエッチングされやすい条件で絶縁膜６２をドライエッチングする。そして、絶縁膜６１をエッチングストッパ膜として機能させて残存させる。すなわち、ドライエッチング終了時にｎＭＩＳ形成領域１Ａの金属シリサイド層１３ｂ上に絶縁膜６１が残るようにすることで、絶縁膜６１を金属シリサイド層１３ｂのエッチング保護膜（エッチングのバリア）として機能させる。また、この際、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂにおいて、絶縁膜６１、絶縁膜６２、圧縮応力膜ＣＳＬ１および絶縁膜３１の積層膜は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
また、図９２のステップＳ１４ｄのドライエッチング工程において、ｎＭＩＳ形成領域１Ａの絶縁膜６１は全て除去するのが好ましいが、後述するステップＳ１１で形成する第２応力膜の応力がＭＩＳＦＥＴのチャネルに十分に作用するのであれば、ｎＭＩＳ形成領域１Ａにおいて、絶縁膜６２の全ては除去しなくともよく、絶縁膜６１上に絶縁膜６２の一部（下層部分）が残存してもよい。
図９２のステップＳ１４ｄのドライエッチング工程でのドライエッチング対象領域（圧縮応力膜ＣＳＬ１がエッチングされて除去される領域）と非対象領域（圧縮応力膜ＣＳＬ１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層１３ｂを保護するために、素子分離領域２が位置することとが好ましい。具体的には、上記図１０の符号２０で模式的に示される領域に、ドライエッチングの対象領域と非対象領域の境目があることが好ましい。
なお、図９２のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合には、図９２のステップＳ１４ｄでは、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある絶縁膜３１、第１応力膜（引張応力膜ＴＳＬ１）および絶縁膜６２をドライエッチングにより除去し、絶縁膜６１をエッチングストッパ膜として機能させる。
次に、図９５に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図９２のステップＳ１１）。図９２のステップＳ１１で形成する第２応力膜は、図９２のステップＳ１３で形成する第１応力膜とは、反対方向の応力の膜であり、図９２のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１とした場合には、図９２のステップＳ１１で形成する第２応力膜は、図９５に示されるように、引張応力膜ＴＳＬ１である。図９２のステップＳ１１で形成する第２応力膜の膜厚（形成膜厚）は、２０〜６０ｎｍ程度が好ましい。
図９２のステップＳ１１において、引張応力膜ＴＳＬ１は、ｎＭＩＳ形成領域１Ａにおいては、残存する絶縁膜６１上に形成され、ｐＭＩＳ形成領域１Ｂにおいては、絶縁膜６１、絶縁膜６２、圧縮応力膜ＣＴＳＬ１および絶縁膜３１の積層膜が存在するため、絶縁膜３１上に形成される。
なお、図９２のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１とした場合には、図９２のステップＳ１１では、第２応力膜として、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１を形成する。
次に、図９６に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図９２のステップＳ１２）。
本実施の形態における図９２のステップＳ１２のドライエッチング工程（引張応力膜ＴＳＬ１の除去工程）は、絶縁膜３１をエッチングストッパと機能させること以外は、上記実施の形態１０の図８４のステップＳ１２のドライエッチング工程（引張応力膜ＴＳＬ１の除去工程）と同様である。
すなわち、本実施の形態における図９２のステップＳ１２のドライエッチング工程では、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの引張応力膜ＴＳＬ１およびその下の絶縁膜６１は、エッチングされずに残存する。また、図９２のステップＳ１２のドライエッチング工程では、絶縁膜３１に比較して引張応力膜ＴＳＬ１がエッチングされやすい条件で引張応力膜ＴＳＬ１のドライエッチングを行い、絶縁膜３１をエッチングストッパ膜として機能させる。このため、フォトレジスト膜ＲＰ１で覆われていないｐＭＩＳ形成領域１Ｂにおいて、絶縁膜３１とその下の圧縮応力膜ＣＳＬ１、絶縁膜６２および絶縁膜６１が残存する。このため、金属シリサイド層１３ｂは、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂのいずれにおいても、露出しない。図９２のステップＳ１２のドライエッチング工程の後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
本実施の形態では、図９２のステップＳ１２のドライエッチング工程において、絶縁膜３１がエッチングストッパ（引張応力膜ＴＳＬ１のエッチング保護膜）として機能するため、引張応力膜ＴＳＬ１（図９２のステップＳ１３で形成した第１応力膜）がエッチングされるのを防止でき、引張応力膜ＴＳＬ１の膜厚が減少するのを防止することができる。
なお、図９２のステップＳ１２のドライエッチング工程では、ｐＭＩＳ形成領域１Ｂにおいて、オーバーエッチングにより絶縁膜３１の一部（上層部分）がエッチング（除去）される場合もあり得る。但し、図９２のステップＳ１２のドライエッチング工程が終了した段階で、ｐＭＩＳ形成領域１Ｂにおいて、圧縮応力膜ＣＳＬ１上に絶縁膜３１の少なくとも一部（下層部分）が層状に残存して、圧縮応力膜ＣＳＬ１が露出されないようにすることが好ましい。これにより、図９２のステップＳ１２のドライエッチング工程で、圧縮応力膜ＣＳＬ１がエッチングされるのを的確に防止することができる。
また、図９２のステップＳ１２で引張応力膜ＴＳＬ１をドライエッチングする際には、ドライエッチングによる素子分離領域２に入るダメージを防ぐため、図９６に示されるように、引張応力膜ＴＳＬ１の一部が、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜６２の積層膜を覆う部分ができるようにすることが好ましい。すなわち、ステップＳ１２の引張応力膜ＴＳＬ１のドライエッチング終了時に、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの間の素子分離領域２上において、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜６２の積層膜の一部（端部近傍領域）上に引張応力膜ＴＳＬ１が重なる（覆う）ようにする。
なお、図９２のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力ＴＳＬ１とした場合（すなわち第２応力膜を圧縮応力ＣＳＬ１とした場合）には、図９２のステップＳ１２では、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとして、ｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１（およびその下の絶縁膜６１）はエッチングされずに残存し、また、絶縁膜３１をエッチングストッパ膜として機能させることで、ｎＭＩＳ形成領域１Ａでは、絶縁膜３１とその下の引張応力膜ＴＳＬ１、絶縁膜６２および絶縁膜６１が残存する。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図９７に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図９２のステップＳ１５）。層間絶縁膜２１は、絶縁膜６１および引張応力膜ＴＳＬ１の積層膜上と絶縁膜６１、絶縁膜６２、圧縮応力膜ＣＳＬ１および絶縁膜３１の積層膜上に形成され、層間絶縁膜２１の膜厚は、引張応力膜ＴＳＬ１の膜厚、圧縮応力膜ＣＳＬ１の膜厚、絶縁膜３１の膜厚、絶縁膜６１の膜厚および絶縁膜６２の膜厚よりも厚い。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図９８に示されるように、層間絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホール２２を形成する。この際、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、引張応力膜ＴＳＬ１および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成され、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、絶縁膜３１、圧縮応力膜ＣＳＬ１、絶縁膜６２および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
なお、図９２のステップＳ１３で形成する第１応力膜を、圧縮応力膜ＣＳＬ１ではなく引張応力ＴＳＬ１とした場合には、ｎＭＩＳ形成領域１Ａにおいては、層間絶縁膜２１、絶縁膜３１、引張応力膜ＴＳＬ１、絶縁膜６２および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。また、この場合、ｐＭＩＳ形成領域１Ｂにおいては、層間絶縁膜２１、圧縮応力膜ＣＳＬ１および絶縁膜６１からなる積層膜に、この積層膜を貫通するコンタクトホール２２が形成される。
次に、上記実施の形態１と同様にして、コンタクトホール２２内に導電性のプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
このようにして製造された本実施の形態の半導体装置（図９８）は、上記実施の形態１０の半導体装置（図９０）と比べると、ｐＭＩＳ形成領域１Ｂにおいて、圧縮応力膜ＣＳＬ１上（圧縮応力膜ＣＳＬ１と層間絶縁膜２１との間）に絶縁膜３１がある点が異なっている。この絶縁膜３１と圧縮応力膜ＣＳＬ１と絶縁膜６２とは、同じ平面形状を有している。そして、引張応力膜ＴＳＬ１の少なくとも一部が、絶縁膜３１、圧縮応力膜ＣＳＬ１および絶縁膜６２の積層膜上に重なっている。
本実施の形態１１では、上記実施の形態１０で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、本実施の形態では、ステップＳ３１で形成した絶縁膜３１を、ステップＳ１２のドライエッチング工程（第２応力膜の除去工程）でエッチングストッパ（第１応力膜のエッチング保護膜）として機能させることで、第１応力膜がエッチングされるのを防止し、第１応力膜の膜厚減少を防止することができる。これにより、製造された半導体装置における第１応力膜（図９２のステップＳ１３で形成した第１応力膜）の厚みは堆積膜厚（図９２のステップＳ１３で堆積したときの膜厚）のままとなる。半導体ウエハ上に成膜する際の堆積膜厚は精度よく制御できるため、本実施の形態のように第１応力膜の厚みが堆積膜厚を維持できると、製造された半導体装置における第１応力膜の膜厚をほぼ設計値通りとすることができ、それによって、ＭＩＳＦＥＴに作用する応力値をほぼ設計値通りとすることができる。また、本実施の形態では、第１応力膜の厚みが堆積膜厚を維持できるため、ウエハ毎に第１応力膜の膜厚が変動するのを抑制でき、ウエハ間でＭＩＳＦＥＴの特性がばらつくのを抑制することができる。
また、本実施の形態では、図９２のステップＳ１３で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合について主として図示および説明するとともに、図９２のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合についても併記して説明してきたが、図９２のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合は、図９９のようになる。図９９は、図９２のステップＳ１３で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図９８（図９８と同じ工程段階）に対応するものである。
（実施の形態１２）
図１００は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図１０１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ｎＭＩＳ形成領域１ＡのおよびｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂ近傍が示されており、上記実施の形態２の図２２に対応するものである。
図１００は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図３に対応するものである。図１０１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ｎＭＩＳ形成領域１ＡのおよびｐＭＩＳ形成領域１Ｂの金属シリサイド層１３ｂ近傍が示されており、上記実施の形態２の図２２に対応するものである。
本実施の形態の半導体装置の製造工程は、金属シリサイド層１３ｂを形成するまで（すなわち上記図７の構造を得るまで）は、上記実施の形態１とほぼ同様に行うことができるので、ここではその説明は省略する。
但し、上記実施の形態４でも述べたように、本実施の形態においても、ステップＳ１の金属シリサイド層１３ｂの形成工程は、上記実施の形態１で説明したステップＳ１には限定されない。すなわち、上記実施の形態４〜１１と同様、本実施の形態においても、金属シリサイド層１３ｂの材料、濃度分布および形成方法は、上記実施の形態１で説明したような金属シリサイド層１３ｂの材料、濃度分布および形成方法には限定されない。例えば、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｉｒ（イリジウム），Ｙｂ（イッテルビウム）からなる群から選択された１つ以上の元素を、本実施の形態における金属シリサイド層１３ｂを構成する金属元素として用いることができる。
本実施の形態では、上記ステップＳ１で金属シリサイド層１３ｂを形成した後、金属シリサイド層１３ｂの表面を酸化する（図１００のステップＳ２１）。図１００のステップＳ２１の酸化工程については、上記実施の形態２の図２１のステップＳ２１の酸化工程と同様であるので、ここではその詳しい説明は省略する。図１００のステップＳ２１の酸化工程により、図１０１に示されるように、金属シリサイド層１３ｂの表面に、酸化膜（金属シリサイドの酸化膜）１５が形成される。この酸化膜１５は、金属シリサイド層１３ｂを構成する元素と酸素（Ｏ）とを構成元素とする酸化膜である。
以降の工程は、上記実施の形態１と基本的には同じであるが、上記実施の形態１では、引張応力膜ＴＳＬ１と圧縮応力膜ＣＳＬ１の形成順は、引張応力膜ＴＳＬ１が先であったのに対して、本実施の形態１２では、引張応力膜ＴＳＬ１と圧縮応力膜ＣＳＬ１の形成順は、どちらが先であってもよい。以下、具体的に説明する。
すなわち、本実施の形態においては、図１００のステップＳ２１で金属シリサイド層１３ｂの表面を酸化した後、図１０２に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第１応力膜を形成する（図１００のステップＳ１１）。図１００のステップＳ１１において、第１応力膜は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に形成される。以下では、図１００のステップＳ１１で形成する第１応力膜が引張応力膜ＴＳＬ１である場合について図示および説明するが、図１００のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とすることもできる。本実施の形態における引張応力膜ＴＳＬ１および圧縮応力膜ＣＳＬ１の材料や形成法については、上記実施の形態１と同様であるので、ここではその説明は省略する。
次に、図１０３に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＲＰ１をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ１をエッチングマスクとしてｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングして除去する（図１００のステップＳ１２）。この際、フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ１をアッシングなどで除去する。
なお、図１００のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図１００のステップＳ１２では、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出する上記フォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１は、エッチングされずに残存する。
次に、図１０４に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、第２応力膜を形成する（図１００のステップＳ１３）。図１００のステップＳ１３で形成する第２応力膜は、図１００のステップＳ１１で形成する第１応力膜とは、反対方向の応力の膜であり、図１００のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１とした場合には、図１００のステップＳ１３で形成する第２応力膜は、図１０４に示されるように、圧縮応力膜ＣＳＬ１である。
なお、図１００のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合には、図１００のステップＳ１３では、第２応力膜として、圧縮応力膜ＣＳＬ１ではなく引張応力膜ＴＳＬ１を形成する。
次に、図１０５に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＲＰ２をフォトリソグラフィ法を用いて形成してから、このフォトレジスト膜ＲＰ２をエッチングマスクとしてｎＭＩＳ形成領域１Ａにある圧縮応力膜ＣＳＬ１をドライエッチングして除去する（図１００のステップＳ１４）。この際、オーバーエッチング量を制御することにより、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１は除去せずに残存させるようにする。また、この際、フォトレジスト膜ＲＰ２がエッチングマスクとして機能するので、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１は、エッチングされずに残存する。その後、フォトレジスト膜ＲＰ２をアッシングなどで除去する。
なお、図１００のステップＳ１１で形成する第１応力膜を、引張応力膜ＴＳＬ１ではなく圧縮応力膜ＣＳＬ１とした場合（すなわち第２応力膜を引張応力膜ＴＳＬ１とした場合）には、図１００のステップＳ１４では、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出する上記フォトレジスト膜ＲＰ１をエッチングマスクとして、ｐＭＩＳ形成領域１Ｂにある引張応力膜ＴＳＬ１をドライエッチングにより除去する。この際、上記フォトレジスト膜ＲＰ１がエッチングマスクとして機能するので、ｎＭＩＳ形成領域１Ａの引張応力膜ＴＳＬ１はエッチングされずに残存し、また、オーバーエッチング量を制御することにより、ｐＭＩＳ形成領域１Ｂの圧縮応力膜ＣＳＬ１は除去せずに残存させる。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図１０６に示されるように、半導体基板１の主面全面上に、すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、層間絶縁膜２１を形成する（図１００のステップＳ１５）。層間絶縁膜２１の形成後、層間絶縁膜２１の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２１の上面を平坦化する。
次に、図１０７に示されるように、コンタクトホール２２を形成し、コンタクトホール２２内にプラグ２３を形成する。
その後、上記実施の形態１と同様にして、上記ストッパ絶縁膜２４および上記絶縁膜２５を形成してから、上記配線溝２６を形成し、配線溝２６内に上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
本実施の形態では、図１００のステップＳ２１で金属シリサイド層１３ｂの表面を酸化した後で、図１００のステップＳ１１で第１応力膜を形成している。このため、図１００のステップＳ２１で形成された酸化膜１５が、図１００のステップＳ１２で第１応力膜をドライエッチングで除去する際に、オーバーエッチングに対するバリア（金属シリサイド層１３ｂの保護膜）として機能することができる。このため、図１００のステップＳ２１を行わなかった場合に比べて、オーバーエッチングによる金属シリサイド層１３ｂの膜厚減少やエッチングダメージを抑制して金属シリサイド層１３ｂの抵抗上昇を抑制することができ、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、図１００のステップＳ１１で形成する第１応力膜を引張応力膜ＴＳＬ１とした場合について主として図示および説明するとともに、図１００のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合についても併記して説明してきたが、図１００のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合は、図１０８のようになる。図１０８は、図１００のステップＳ１１で形成する第１応力膜を圧縮応力膜ＣＳＬ１とした場合の本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１０７（図１０７と同じ工程段階）に対応するものである。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置およびその製造技術に適用して有効である。
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
２ａ 溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
７ａ ｎ−型半導体領域
７ｂ ｎ＋型半導体領域
８ａ ｐ−型半導体領域
８ｂ ｐ＋型半導体領域
９ サイドウォール
１１ 合金膜
１２ バリア膜
１３ａ，１３ｂ 金属シリサイド層
１５ 酸化膜
２０ 領域
２１ 層間絶縁膜
２２ コンタクトホール
２３ プラグ
２４ ストッパ絶縁膜
２５ 絶縁膜
２６ 配線溝
３１ 絶縁膜
４１ 絶縁膜
５１ 絶縁膜
６１ 絶縁膜
６２ 絶縁膜
１０１ 半導体基板
１０１Ａ ｎＭＩＳ領域
１０１Ｂ ｐＭＩＳ領域
１０２ 素子分離領域
１０３ ｐ型ウエル
１０４ ｎ型ウエル
１０５ ゲート絶縁膜
１０７ ｎ＋型半導体領域
１０８ ｐ＋型半導体領域
１１３ 金属シリサイド層
ＣＳＬ１，ＣＳＬ１０１ 圧縮応力膜
ＧＥ１，ＧＥ２，ＧＥ１０１，ＧＥ１０２ ゲート電極
Ｍ１ 配線
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＲＰ１，ＲＰ２ フォトレジスト膜
Ｔ１，Ｔ２ 膜厚
Ｔ３，Ｔ４，Ｔ５，Ｔ６ 厚み
Ｔ７ 段差
ＴＳＬ１，ＴＳＬ１０１ 引張応力膜
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
２ａ 溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
７ａ ｎ−型半導体領域
７ｂ ｎ＋型半導体領域
８ａ ｐ−型半導体領域
８ｂ ｐ＋型半導体領域
９ サイドウォール
１１ 合金膜
１２ バリア膜
１３ａ，１３ｂ 金属シリサイド層
１５ 酸化膜
２０ 領域
２１ 層間絶縁膜
２２ コンタクトホール
２３ プラグ
２４ ストッパ絶縁膜
２５ 絶縁膜
２６ 配線溝
３１ 絶縁膜
４１ 絶縁膜
５１ 絶縁膜
６１ 絶縁膜
６２ 絶縁膜
１０１ 半導体基板
１０１Ａ ｎＭＩＳ領域
１０１Ｂ ｐＭＩＳ領域
１０２ 素子分離領域
１０３ ｐ型ウエル
１０４ ｎ型ウエル
１０５ ゲート絶縁膜
１０７ ｎ＋型半導体領域
１０８ ｐ＋型半導体領域
１１３ 金属シリサイド層
ＣＳＬ１，ＣＳＬ１０１ 圧縮応力膜
ＧＥ１，ＧＥ２，ＧＥ１０１，ＧＥ１０２ ゲート電極
Ｍ１ 配線
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＲＰ１，ＲＰ２ フォトレジスト膜
Ｔ１，Ｔ２ 膜厚
Ｔ３，Ｔ４，Ｔ５，Ｔ６ 厚み
Ｔ７ 段差
ＴＳＬ１，ＴＳＬ１０１ 引張応力膜
Claims (32)
- ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含む半導体装置であって、
半導体基板と、
前記半導体基板上にそれぞれゲート絶縁膜を介して形成された、前記ｎチャネル型電界効果トランジスタの第１ゲート電極および前記ｐチャネル型電界効果トランジスタの第２ゲート電極と、
前記半導体基板に形成され、前記ｎチャネル型電界効果トランジスタのソースまたはドレインとして機能するｎ型の第１半導体領域および前記ｐチャネル型電界効果トランジスタのソースまたはドレインとして機能するｐ型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された金属シリサイド層と、
前記半導体基板上に、前記第１ゲート電極および前記第１半導体領域を覆うように形成された引張応力膜と、
前記半導体基板上に、前記第２ゲート電極および前記第２半導体領域を覆うように形成された圧縮応力膜と、
を有し、
前記圧縮応力膜の少なくとも一部が、前記引張応力膜上に重なっており、
前記金属シリサイド層はＰｔを含有し、
前記第２半導体領域上の前記金属シリサイド層の表面のＰｔ濃度が、前記第２半導体領域上の前記金属シリサイド層の内部のＰｔ濃度よりも高いことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記金属シリサイド層は、ニッケル白金シリサイドからなることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記第２半導体領域上の前記金属シリサイド層は、前記金属シリサイド層の表面から深くなるほど、Ｐｔ濃度が低くなり、
前記第２半導体領域上の前記金属シリサイド層の表面のＰｔ濃度は、前記第１半導体領域上の前記金属シリサイド層の表面のＰｔ濃度よりも高いことを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記第２半導体領域上の前記金属シリサイド層の表面のＰｔ濃度は、前記第１半導体領域上の前記金属シリサイド層の表面のＰｔ濃度の１．５倍以上であることを特徴とする半導体装置。 - 請求項４記載の半導体装置において、
前記金属シリサイド層の表面には酸化膜が形成されていることを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記第２半導体領域上の前記金属シリサイド層の表面の前記酸化膜の厚みは、前記第１半導体領域上の前記金属シリサイド層の表面の前記酸化膜の厚みよりも厚いことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記引張応力膜上に形成され、前記引張応力膜と同じ平面形状の第１絶縁膜を更に有し、
前記第１絶縁膜は、前記圧縮応力膜とは異なる材料により形成されており、
前記圧縮応力膜の少なくとも一部が、前記第１絶縁膜および前記引張応力膜の積層膜上に重なっていることを特徴とする半導体装置。 - 第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置であって、
半導体基板と、
前記半導体基板上にそれぞれゲート絶縁膜を介して形成された、前記第１電界効果トランジスタの第１ゲート電極および前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板に形成され、前記第１電界効果トランジスタのソースまたはドレインとして機能する前記第１導電型の第１半導体領域および前記第２電界効果トランジスタのソースまたはドレインとして機能する前記第２導電型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された金属シリサイド層と、
前記半導体基板上に、前記第１ゲート電極および前記第１半導体領域を覆うように形成された、第１絶縁膜および前記第１絶縁膜上の第１応力膜からなる積層膜と、
前記半導体基板上に、前記第２ゲート電極および前記第２半導体領域を覆うように形成された第２応力膜と、
を有し、
前記第１応力膜は、圧縮応力膜または引張応力膜の一方であり、前記第２応力膜は、圧縮応力膜または引張応力膜の他方であり、
前記第１応力膜と前記第１絶縁膜とは異なる材料からなり、
前記積層膜は前記第２ゲート電極および前記第２半導体領域上には形成されておらず、
前記第２応力膜の少なくとも一部が、前記積層膜上に重なっていることを特徴とする半導体装置。 - 請求項８記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、
前記第１応力膜は圧縮応力膜であり、前記第２応力膜は引張応力膜であることを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記積層膜は、前記第１応力膜上に形成された第２絶縁膜を更に有し、
前記第２絶縁膜は、前記第２応力膜とは異なる材料により形成され、
前記第２応力膜の少なくとも一部が、前記第１絶縁膜、前記第１応力膜および前記第２絶縁膜からなる前記積層膜上に重なっていることを特徴とする半導体装置。 - 第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置であって、
半導体基板と、
前記半導体基板上にそれぞれゲート絶縁膜を介して形成された、前記第１電界効果トランジスタの第１ゲート電極および前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板に形成され、前記第１電界効果トランジスタのソースまたはドレインとして機能する前記第１導電型の第１半導体領域および前記第２電界効果トランジスタのソースまたはドレインとして機能する前記第２導電型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された金属シリサイド層と、
前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように形成された第１絶縁膜と、
前記第１絶縁膜上に、前記第１ゲート電極および前記第１半導体領域を覆うように形成された第１応力膜と、
前記第１絶縁膜上に、前記第２ゲート電極および前記第２半導体領域を覆うように形成された第２応力膜と、
を有し、
前記第１応力膜は、圧縮応力膜または引張応力膜の一方であり、前記第２応力膜は、圧縮応力膜または引張応力膜の他方であり、
前記第２応力膜の少なくとも一部が、前記第１応力膜上に重なっており、
前記第１絶縁膜は、前記第１応力膜とは異なる材料からなり、かつ引張または圧縮のいずれかの応力膜であることを特徴とする半導体装置。 - 請求項１２記載の半導体装置において、
前記第１絶縁膜は、炭化シリコン膜、炭窒化シリコン膜または炭酸化シリコン膜であり、
前記第１応力膜は、窒化シリコン膜であることを特徴とする半導体装置。 - 請求項１３記載の半導体装置において、
前記第１絶縁膜は引張応力膜であることを特徴とする半導体装置。 - 請求項１３記載の半導体装置において、
前記第１応力膜上に形成され、前記引張応力膜と同じ平面形状の第２絶縁膜を更に有し、
前記第２絶縁膜は、前記第２応力膜とは異なる材料により形成され、
前記第２応力膜の少なくとも一部が、前記第２絶縁膜および前記第１応力膜の積層膜上に重なっていることを特徴とする半導体装置。 - 第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置であって、
半導体基板と、
前記半導体基板上にそれぞれゲート絶縁膜を介して形成された、前記第１電界効果トランジスタの第１ゲート電極および前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板に形成され、前記第１電界効果トランジスタのソースまたはドレインとして機能する前記第１導電型の第１半導体領域および前記第２電界効果トランジスタのソースまたはドレインとして機能する前記第２導電型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された金属シリサイド層と、
前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように形成された第１応力膜と、
前記第１応力膜上に、前記第２ゲート電極および前記第２半導体領域を覆うように形成された第２応力膜と、
を有し、
前記第１応力膜は、圧縮応力膜または引張応力膜の一方であり、前記第２応力膜は、圧縮応力膜または引張応力膜の他方であり、
前記第２ゲート電極および前記第２半導体領域を覆う部分の前記第１応力膜の厚みが、前記第１ゲート電極および前記第１半導体領域を覆う部分の前記第１応力膜の厚みよりも薄いことを特徴とする半導体装置。 - 請求項１６記載の半導体装置において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、
前記第１応力膜は引張応力膜であり、前記第２応力膜は圧縮応力膜であることを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記第１応力膜上に形成された第２絶縁膜を更に有し、
前記第２絶縁膜は、前記第２応力膜とは異なる材料により形成され、
前記第２応力膜の少なくとも一部が、前記第２絶縁膜上に重なっていることを特徴とする半導体装置。 - 第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置であって、
半導体基板と、
前記半導体基板上にそれぞれゲート絶縁膜を介して形成された、前記第１電界効果トランジスタの第１ゲート電極および前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板に形成され、前記第１電界効果トランジスタのソースまたはドレインとして機能する前記第１導電型の第１半導体領域および前記第２電界効果トランジスタのソースまたはドレインとして機能する前記第２導電型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された金属シリサイド層と、
前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように形成された第１絶縁膜と、
前記第１絶縁膜上に、前記第１ゲート電極および前記第１半導体領域を覆うように形成された、第２絶縁膜および前記第２絶縁膜上の第１応力膜からなる積層膜と、
前記第１絶縁膜上に、前記第２ゲート電極および前記第２半導体領域を覆うように形成された第２応力膜と、
を有し、
前記第１応力膜は、圧縮応力膜または引張応力膜の一方であり、前記第２応力膜は、圧縮応力膜または引張応力膜の他方であり、
前記第２応力膜の少なくとも一部が、前記積層膜上に重なっており、
前記第２絶縁膜は、前記第１絶縁膜および前記第１応力膜とは異なる材料からなり、
前記第１絶縁膜は、引張または圧縮のいずれかの応力膜であることを特徴とする半導体装置。 - 請求項１９記載の半導体装置において、
前記第１絶縁膜と前記第１応力膜とは、窒化シリコンからなることを特徴とする半導体装置。 - 請求項２０記載の半導体装置において、
前記第１絶縁膜は引張の応力膜であることを特徴とする半導体装置。 - 請求項１９記載の半導体装置において、
前記積層膜は、前記第１応力膜上に形成された第３絶縁膜を更に有し、
前記第３絶縁膜は、前記第２応力膜とは異なる材料により形成され、
前記第２応力膜の少なくとも一部が、前記第２絶縁膜、前記第１応力膜および前記第３絶縁膜からなる前記積層膜上に重なっていることを特徴とする半導体装置。 - ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含む半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に、前記ｎチャネル型電界効果トランジスタの第１ゲート電極と前記ｐチャネル型電界効果トランジスタの第２ゲート電極とを、それぞれゲート絶縁膜を介して形成する工程、
（ｃ）前記半導体基板に、前記ｎチャネル型電界効果トランジスタのソースまたはドレインとして機能するｎ型の第１半導体領域と、前記ｐチャネル型電界効果トランジスタのソースまたはドレインとして機能するｐ型の第２半導体領域とを形成する工程、
（ｄ）前記第１半導体領域上および前記第２半導体領域上に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように、引張応力膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第２ゲート電極および前記第２半導体領域を覆う部分の前記引張応力膜を除去し、かつ前記第１ゲート電極および前記第１半導体領域を覆う部分の前記引張応力膜を残す工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に、前記引張応力膜、前記第２ゲート電極および前記第２半導体領域を覆うように、圧縮応力膜を形成する工程、
を有し、
前記（ｄ）工程で形成された前記金属シリサイド層は、Ｐｔを含有し、前記金属シリサイド層の表面のＰｔ濃度が、前記金属シリサイド層の内部のＰｔ濃度よりも高いことを特徴とする半導体装置の製造方法。 - 請求項２３記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１および第２半導体領域上を含む前記半導体基板上に、Ｐｔを含有する金属膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、第１熱処理を行って前記金属膜と前記第１および第２半導体領域とを反応させて、前記金属シリサイド層を形成する工程、
（ｄ３）前記（ｄ２）工程後、前記（ｄ２）工程にて反応しなかった前記金属膜を除去する工程、
（ｄ４）前記（ｄ３）工程後、前記第１熱処理よりも高い熱処理温度で第２熱処理を行って、前記金属シリサイド層を前記第１および第２半導体領域と更に反応させる工程、
を有することを特徴とする半導体装置の製造方法。 - 請求項２４記載の半導体装置の製造方法において、
前記（ｄ２）工程の前記第１熱処理の熱処理温度は２９０℃以下で、熱処理時間は３０秒以下であることを特徴とする半導体装置の製造方法。 - 請求項２５記載の半導体装置の製造方法において、
前記（ｄ４）工程の前記第２熱処理の熱処理温度は５２５℃以下で、熱処理時間は３０秒以下であることを特徴とする半導体装置の製造方法。 - 請求項２６記載の半導体装置の製造方法において、
前記（ｄ１）工程で形成された前記金属膜は、ニッケルと白金の合金膜であり、
前記金属シリサイド層は、ニッケル白金シリサイドからなることを特徴とする半導体装置の製造方法。 - 請求項２７記載の半導体装置の製造方法において、
前記（ｄ２）工程では、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の前記金属シリサイド層が形成され、
前記（ｄ４）工程では、前記第２熱処理により、Ｎｉ１−ｙＰｔｙＳｉ相の前記金属シリサイド層が形成されることを特徴とする半導体装置の製造方法。 - 請求項２３記載の半導体装置の製造方法において、
前記（ｄ）工程後で、前記（ｅ）工程前に、
（ｄ５）前記金属シリサイド層の表面を酸化する工程、
を更に有することを特徴とする半導体装置の製造方法。 - 第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に、前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とを、それぞれゲート絶縁膜を介して形成する工程、
（ｃ）前記半導体基板に、前記第１電界効果トランジスタのソースまたはドレインとして機能する前記第１導電型の第１半導体領域と、前記第２電界効果トランジスタのソースまたはドレインとして機能する前記第２導電型の第２半導体領域とを形成する工程、
（ｄ）前記第１半導体領域上および前記第２半導体領域上に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように、第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように、前記第１絶縁膜とは異なる材料からなる第１応力膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２ゲート電極および前記第２半導体領域を覆う部分の前記第１応力膜を除去して前記第１絶縁膜を露出させ、かつ前記第１ゲート電極および前記第１半導体領域を覆う部分の前記第１応力膜を残す工程、
（ｈ）前記（ｇ）工程後、前記第１応力膜で覆われていない部分の前記第１絶縁膜を除去して、前記第２半導体領域上の前記金属シリサイド層を露出させる工程、
（ｉ）前記（ｈ）工程後、前記半導体基板上に、前記第１応力膜と前記第１絶縁膜の積層膜、前記第２ゲート電極および前記第２半導体領域を覆うように、第２応力膜を形成する工程、
を有し、
前記第１応力膜は、圧縮応力膜または引張応力膜の一方であり、前記第２応力膜は、圧縮応力膜または引張応力膜の他方であることを特徴とする半導体装置の製造方法。 - 請求項３０記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項３１記載の半導体装置の製造方法において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、
前記第１応力膜は圧縮応力膜であり、前記第２応力膜は引張応力膜であることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009055905A JP2010212388A (ja) | 2009-03-10 | 2009-03-10 | 半導体装置およびその製造方法 |
| US12/720,174 US8338247B2 (en) | 2009-03-10 | 2010-03-09 | Semiconductor device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009055905A JP2010212388A (ja) | 2009-03-10 | 2009-03-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010212388A true JP2010212388A (ja) | 2010-09-24 |
Family
ID=42729986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009055905A Pending JP2010212388A (ja) | 2009-03-10 | 2009-03-10 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8338247B2 (ja) |
| JP (1) | JP2010212388A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6178065B2 (ja) * | 2012-10-09 | 2017-08-09 | 株式会社東芝 | 半導体装置 |
| US9209086B2 (en) | 2013-07-22 | 2015-12-08 | Globalfoundries Inc. | Low temperature salicide for replacement gate nanowires |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001267880A1 (en) * | 2000-11-22 | 2002-06-03 | Hitachi Ltd. | Semiconductor device and method for fabricating the same |
| JP4173672B2 (ja) * | 2002-03-19 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US7544610B2 (en) * | 2004-09-07 | 2009-06-09 | International Business Machines Corporation | Method and process for forming a self-aligned silicide contact |
| JP5002891B2 (ja) | 2004-12-17 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4940682B2 (ja) | 2005-09-09 | 2012-05-30 | 富士通セミコンダクター株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP2007103456A (ja) | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007142347A (ja) | 2005-10-19 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007234667A (ja) | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4917328B2 (ja) | 2006-02-28 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4247257B2 (ja) | 2006-08-29 | 2009-04-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5186701B2 (ja) * | 2006-09-25 | 2013-04-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| TW200910526A (en) * | 2007-07-03 | 2009-03-01 | Renesas Tech Corp | Method of manufacturing semiconductor device |
-
2009
- 2009-03-10 JP JP2009055905A patent/JP2010212388A/ja active Pending
-
2010
- 2010-03-09 US US12/720,174 patent/US8338247B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8338247B2 (en) | 2012-12-25 |
| US20100230761A1 (en) | 2010-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3793190B2 (ja) | 半導体装置の製造方法 | |
| US7229871B2 (en) | Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors | |
| JP3790237B2 (ja) | 半導体装置の製造方法 | |
| JP5002891B2 (ja) | 半導体装置の製造方法 | |
| JP2009540603A (ja) | 低接触抵抗ｃｍｏｓ回路およびその製造方法 | |
| US8901668B2 (en) | Semiconductor device having insulating film with different stress levels in adjacent regions and manufacturing method thereof | |
| JP2003289100A (ja) | 半導体装置 | |
| JP5852459B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009088069A (ja) | 半導体装置及びその製造方法 | |
| US20070108530A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP5420345B2 (ja) | 半導体装置およびその製造方法 | |
| US20030151098A1 (en) | Semiconductor device having dual-gate structure and method of manufacturing the same | |
| WO2011042955A1 (ja) | 半導体装置およびその製造方法 | |
| JP2006156807A (ja) | 半導体装置およびその製造方法 | |
| JP2010212388A (ja) | 半導体装置およびその製造方法 | |
| JP3976577B2 (ja) | ゲート電極の製造方法 | |
| JP2007165480A (ja) | 半導体装置及びその製造方法 | |
| JP2009094439A (ja) | 半導体装置と半導体装置の製造方法 | |
| JP2004172179A (ja) | 半導体装置及びその製造方法 | |
| TW201214575A (en) | Metal gate transistor and method for fabricating the same | |
| JP2007201490A (ja) | 半導体装置 | |
| JP2005252052A (ja) | 半導体装置及びその製造方法 | |
| JP4688832B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009027057A (ja) | 半導体装置の製造方法 | |
| JP5228355B2 (ja) | 半導体装置及びその製造方法 |