KR20070085699A - Ｃｍｏｓ 소자의 자기 정렬된 이중 전규화물화 게이트 형성방법 - Google Patents

Ｃｍｏｓ 소자의 자기 정렬된 이중 전규화물화 게이트 형성방법 Download PDF

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시릴 주니어 카브랄
체스터 티. 드지옵코우스키
크리스티안 라보이에
클레멘트 에이치. 완
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Abstract

단지 하나의 리소그래피 레벨을 필요로 하는 CMOS 소자에서 이중 자기 정렬 전규화물화 게이트를 형성하는 방법을 제공하는데, 이 방법은, 반도체 기판(252) 내의 제1 웰 영역(253), 상기 제1 웰 영역(253) 내의 제1 소스/드레인 규화물 영역(266) 및 상기 제1 소스/드레인 규화물 영역(266)으로부터 격리된 제1 유형의 게이트(263)를 가진 제1 유형의 반도체 소자(270)를 형성하는 단계; 반도체 기판(252) 내의 제2 웰 영역(254), 상기 제2 웰 영역(254) 내의 제2 소스/드레인 규화물 영역(256) 및 상기 제2 소스/드레인 규화물 영역(256)으로부터 격리된 제2 유형의 게이트(258)를 가진 제2 유형의 반도체 소자(280)를 형성하는 단계; 제2 유형의 반도체 소자(280) 위에 제1 금속층(218)을 선택적으로 형성하는 단계; 제2 유형의 게이트(258) 에 대해서만 제1 전규화물화(FUSI) 게이트 형성을 수행하는 단계; 제1 및 제2 유형의 반도체 소자(270, 280) 위에 제2 금속층(257)을 증착시키는 단계; 및 제1 유형의 게이트(263) 에 대해서만 제2 FUSI 게이트 형성을 수행하는 단계를 포함한다.
COMS 장치, FUSI 게이트

Description

ＣＭＯＳ 소자의 자기 정렬된 이중 전규화물화 게이트 형성 방법{METHOD FOR FORMING SELF-ALIGNED DUAL FULLY SILICIDED GATES IN CMOS DEVIES}
관련 출원의 교차 참조
이 출원은 이 출원과 동시에 출원한 "CMOS 기술에서 자기 정렬된 이중 규화물 형성 방법"이라는 명칭의 계류중인 미국 특허 출원(문서 번호 FIS920040121US1)과 관련이 있다.
발명의 분야
본 발명의 실시예는 일반적으로 상보형 금속 산화물 반도체(CMOS) 소자 제조에 관한 것이고, 특히 소자의 성능을 개선하기 위해 CMOS 기술에서 자기 정렬된(self-aligned) 이중(dual) 전규화물화(fully silicided; FUSI) 게이트 형성 방법에 관한 것이다.
본 발명은 반도체 제조 분야에서 유용성을 갖는다.
CMOS 기술에서는 일반적으로 폴리실리콘 게이트가 사용되고 있다. 폴리실리콘 게이트는 대등한 게이트 유전체 두께를 효과적으로 증가시키는 폴리실리콘 공핍층을 가지므로, 소자의 성능을 저하시킨다. 전규화물화(FUSI) 게이트는 폴리실리콘 공핍층의 문제점을 경감시킨다. 또한, FUSI 게이트는 게이트 콘덕턴스를 감소 시켜서 소자 성능을 더욱 개선할 수 있다. FUSI 게이트는 노출된 폴리실리콘 게이트 영역 위에 금속층(예를 들면, Ti, Co, Ni 등)을 증착하고, 그 다음에 반도체 구조를 어닐링함으로써 형성될 수 있다. 금속은 노출된 폴리실리콘 게이트와 반응하여 폴리실리콘 게이트를 전규화물화 게이트(fully silicided gate)로 변환시킨다. 일반적으로, FUSI 게이트는 실리콘 밴드 구조의 중간 부근의 일함수(work-function)를 갖는다. 그러나, CMOS 소자들은 일반적으로 밴드 엣지 부근, 즉, NFET의 전도대(conduction band) 부근 및 PFET의 가전자대(valence band) 부근의 일함수를 각각 가진 도전성 게이트를 필요로 한다. 이것은 아마도 CMOS 소자의 NFET와 PFET 부분 각각에 대하여 다른 FUSI 게이트들을 형성할 필요가 있기 때문에, FUSI 게이트들을 이용하는 CMOS 기술에 대하여 큰 문제점을 부여한다.
도 1 내지 도 4는 이중 전규화물화 게이트를 가진 CMOS 소자(51)(즉, NFET와 PFET에 대해 2개의 상이한 전규화물화 게이트 물질로 형성된 CMOS 소자(51))를 형성하기 위한 종래 방법의 반복적 단계들을 도시한다. 도 1은 NFET(80) 및 PFET(70)에 대하여 각각 폴리실리콘 게이트(58, 63)가 노출된 출발(starting) CMOS 소자 구조(51)를 도시한 것이다. CMOS 소자(51)는 N 웰(N형 역행 웰(retrograde well))과 P 웰(P형 역행 웰) 영역(53, 54)이 각각 내부에 형성된 기판(52)으로 구성된다. 얕은 트렌치 격리 영역(55)이 또한 CMOS 소자(51)에 포함된다. CMOS 소자(51)의 NFET 부(80)는 NFET 게이트(58)를 포함한다. 또한, 절연성 측벽 스페이서(59)들이 NFET 게이트(58) 주변에 구성된다. NFET 게이트 유전층(57)은 NFET 게이트(58) 아래에 위치된다. 게다가, NFET 소스/드레인 규화물 영역(56)을 포함한 NFET 소스/드레인 주입 영역(68)도 NFET 게이트(58)의 양측에서 P 웰 영역(54)에 형성된다.
이와 유사하게, CMOS 소자(51)의 PFET 부(70)는 PFET 게이트(63)를 포함한다. 또한, 절연성 측벽 스페이서(61)들이 PFET 게이트(63) 주변에 구성된다. PFET 게이트 유전층(62)은 PFET 게이트(63) 아래에 위치된다. 또한, PFET 소스/드레인 규화물 영역(66)을 포함한 PFET 소스/드레인 주입 영역(69)이 PFET 게이트(63)의 양측에서 N 웰 영역(53)에 형성된다. 게다가, 유전체 막(60)이 NFET 및 PFET 소스/드레인 규화물 영역(56, 66) 위에 NFET와 PFET 게이트(58, 63)와 평탄하게 형성된다.
일반적으로, 도 2에 도시된 바와 같이, 이중 FUSI 게이트 공정은 전체 소자(51) 위에 제1 규화물 차단막(65)을 증착시키는 공정을 수반한다. 그 후, 상기 소자(51)의 NFET 영역(80) 위의 차단막(65)의 일부를 제1 리소그래픽 패터닝 및 에칭 공정을 수행하여 제거한다. NFET 게이트(58)에 대해서 규화물 공정을 수행하여 전규화물화 게이트 영역(158)을 형성한다.
다음에, 도 3에 도시된 바와 같이, 상기 소자(51)로부터 제1 차단막(65)을 제거하고, 전체 소자(51) 위에 제2 규화물 차단막(67)을 증착시킨다. 그 후, 제2 리소그래픽 패터닝 및 에칭 공정을 수행하여 상기 소자(51)의 PFET 영역(70) 위에 있는 차단막(67)의 일부를 제거한다. 그 후, PFET 게이트 영역(63)에 대해서 규화물 공정을 수행하여 FUSI 게이트(163)를 형성한다. 도 4에 도시된 바와 같이, 제2 차단막(67)을 완전히 제거한다. 또한, 도 4에 표시된 바와 같이, NFET FUSI 게이 트(158)의 물질은 상기 소자(51)의 PFET FUSI 게이트(163)의 물질과 다르다.
그러나, 도 1 내지 도 4에 제시된 것과 같은 종래의 2 리소그래피 레벨 이중 FUSI 게이트 공정이 가진 문제점들 중 하나는 도 5에 도시된 바와 같이 2개의 리소그래피 레벨간의 처리 동안에 부정합(misalignment)이 발생한다는 것이다(점선으로 표시한 원은 부정합이 발생하는 상기 소자(51)의 영역을 표시한다). NFET 영역(80)의 NFET FUSI 게이트(158)와 PFET 영역(70)의 PFET FUSI 게이트(163) 사이의 이러한 부정합은 상기 소자(51)에서 언더레이(underlay)를 발생하게 하고(도 5에서는 SRAM(동기식 랜덤 액세스 메모리) 셀 레이아웃으로서 도시됨), 이는 소자 및/또는 회로 영역에서 높은 면저항(sheet resistance) 또는 개방 회로를 야기하여 소자/회로 성능을 약화시킬 수 있다. 따라서, 이러한 부정합 문제를 극복하는 신규의 이중 FUSI 게이트 형성 방법이 필요하게 된다.
전술한 내용에 비추어, 본 발명의 실시예는 상보형 금속 산화물 반도체(CMOS) 소자에서 자기 정렬된 이중 전규화물화(FUSI) 게이트를 제조하는 방법을 제공하는데, 이 방법은 반도체 기판 내의 제1 웰 영역, 제1 웰 영역 내의 제1 소스/드레인 규화물 영역 및 제1 소스/드레인 규화물 영역으로부터 격리된 제1 유형의 게이트 영역을 가진 제1 유형의 반도체 소자를 형성하는 단계; 반도체 기판 내의 제2 웰 영역, 제2 웰 영역 내의 제2 소스/드레인 규화물 영역 및 제2 소스/드레인 규화물 영역으로부터 격리된 제2 유형의 게이트를 가진 제2 유형의 반도체 소자를 형성하는 단계; 제1 및 제2 소스/드레인 규화물 영역 각각 위에 유전체 층을 형성하는 단계; 마스크로 제1 유형의 반도체 소자를 차폐하는 단계; 제2 유형의 반도체 소자 위에 제1 금속층을 증착시키는 단계와; 제2 유형의 게이트 영역에 대해서 제1 FUSI 게이트 형성을 수행하는 단계; 마스크를 제거하는 단계; 제1 및 제2 유형의 반도체 소자 위에 제2 금속층을 증착시키는 단계; 제1 유형의 게이트 영역에 대해서 제2 FUSI 게이트 형성을 수행하는 단계를 포함한다.
더욱이, 제1 실시예에서, 제1 웰 영역은 NFET(N형 전계 효과 트랜지스터) 웰 영역으로서 구성되고, 제2 웰 영역은 PFET(P형 전계 효과 트랜지스터) 웰 영역으로서 구성된다. 제2 실시예에서, 제1 웰 영역은 PFET 웰 영역으로서 구성되고, 제2 웰 영역은 NFET 웰 영역으로서 구성된다.
제1 금속층은 제2 금속층과 다른 물질로 형성된다. 또한, 제1 유형의 반도체 소자는 제1 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 제1 유형의 게이트 영역을 구성하며; 제1 유형의 게이트 영역의 양측에 절연성 스페이서들을 형성함으로써 형성된다. 제2 FUSI 게이트 형성은 제1 유형의 게이트 영역 전체에 대해서 수행된다. 제1 유형의 게이트 영역의 전체는 절연체 층과 접촉하는 제1 유형의 게이트 영역의 하부 표면으로부터 제1 유형의 게이트 영역의 상부 표면까지 연장하는 영역을 포함한다. 또한, 제2 유형의 반도체 소자는 제2 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 제2 유형의 게이트 영역을 구성하며; 제2 유형의 게이트 영역의 양측에 절연성 스페이서들을 형성함으로써 형성된다. 또한, 제1 FUSI 게이트 형성은 제2 유형의 게이트 영역 전체에 대해서 수행되는데, 이 제2 유형의 게이트 영역의 전체는 절연체 층과 접촉하는 제2 유형의 게이트 영역의 하부 표면으로부터 제2 유형의 게이트 영역의 상부 표면까지 연장하는 영역을 포함한다.
제1 금속층 및 제2 금속층은 Ti, Co, Ni, Pt, Re, W, Pd, Ta 및 이들의 합금 중 임의의 것으로 형성된다. 또한, 상기 방법은 제1 금속층과 제2 금속층 각각 위에 캡층(cap layer)을 형성하는 단계로서, 상기 캡층은 TiN, Ti 및 TaN 중의 임의의 것을 포함하고, 제1 및 제2 유형의 게이트 영역 각각은 폴리실리콘 물질을 포함하며, 각각의 제1 및 제2 FUSI 게이트 형성은 폴리실리콘 물질을 제1 레벨 규화물 면저항을 가진 금속 풍부 규화물(metal rich silicide)로 변환하기 위한 제1 어닐링 공정을 수행하는 캡층 형성 단계; 상기 캡층을 제거하는 단계; 금속 풍부 규화물을 제1 레벨 규화물 면저항보다 낮은 제2 레벨 규화물 면저항을 가진 금속 풍부 규화물로 변환하기 위한 제2 어닐링 공정을 수행하는 단계를 더 포함한다.
본 발명의 다른 실시예는 반도체 기판상에 FUSI 게이트를 포함하는 집적회로를 제조하는 방법을 제공하는데, 이 방법은 반도체 기판 내의 제1 웰 영역, 제1 웰 영역 내의 제1 소스/드레인 규화물 영역 및 제1 소스/드레인 규화물 영역으로부터 격리된 제1 유형의 게이트 영역을 가진 제1 유형의 반도체 소자를 형성하는 단계; 반도체 기판 내의 제2 웰 영역, 제2 웰 영역 내의 제2 소스/드레인 규화물 영역 및 제2 소스/드레인 규화물 영역으로부터 격리된 제2 유형의 게이트 영역을 가진 제2 유형의 반도체 소자를 형성하는 단계; 제2 유형의 반도체 소자 위에 제1 금속층을 선택적으로 형성하는 단계; 제2 유형의 게이트 영역에 대해서만 제1 FUSI 게이트 형성을 수행하는 단계; 제1 유형의 반도체 소자 및 제2 유형의 반도체 소자 위에 제2 금속층을 증착시키는 단계; 제1 유형의 게이트 영역에 대해서만 제2 FUSI 게이트 형성을 수행하는 단계를 포함하고, 여기에서 제1 금속층은 제2 금속층과 다른 물질로 형성되고, 제1 금속층 및 제2 금속층은 Ti, Co, Ni, Pt, Re, W, Pd, Ta 및 이들의 합금 중 임의의 것으로 형성된다.
제1 유형의 반도체 소자는 제1 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 제1 유형의 게이트 영역을 구성하며; 제1 유형의 게이트 영역의 양측에 절연성 스페이서들을 형성함으로써 형성되며, 여기서 제2 FUSI 게이트 형성은 제1 유형의 게이트 영역 전체에 대해서 수행되며, 제1 유형의 게이트 영역의 전체는 절연체 층과 접촉하는 제1 유형의 게이트 영역의 하부 표면으로부터 제1 유형의 게이트 영역의 상부 표면까지 연장하는 영역을 포함한다.
제1 실시예에서, 제1 웰 영역은 NFET 웰 영역과 PFET 웰 영역 중 임의의 것으로 구성된다. 제2 실시예에서, 제2 웰 영역은 NFET 웰 영역과 PFET 웰 영역 중 임의의 것으로 구성된다. 제2 유형의 반도체 소자는 제2 웰 영역 위에 절연체 층을 구성하고; 절연체 층 위에 제2 유형의 게이트 영역을 구성하며; 제2 유형의 게이트 영역의 양측에 절연성 스페이서들을 형성함으로써 형성되며, 여기서, 제1 FUSI 게이트 형성은 제2 유형의 게이트 영역 전체에 대해서 수행되는데, 이 제2 유형의 게이트 영역의 전체는 절연체 층과 접촉하는 제2 유형의 게이트 영역의 하부 표면으로부터 제2 유형의 게이트 영역의 상부 표면까지 연장하는 영역을 포함한다.
또한, 상기 방법은 제1 금속층과 제2 금속층 각각 위에 캡층을 형성하는 단계로서, 상기 캡층은 TiN, Ti 및 TaN 중의 임의의 것을 포함하고, 제1 및 제2 유형의 게이트 영역 각각은 폴리실리콘 물질을 포함하며, 제1 및 제2 FUSI 게이트 형성 각각은 폴리실리콘 물질을 제1 레벨 규화물 면저항을 가진 금속 풍부 규화물로 변환하기 위한 제1 어닐링 공정을 수행하는 캡층 형성 단계; 그 캡층을 제거하는 단계; 금속 풍부 규화물을 제1 레벨 규화물 면저항보다 낮은 제2 레벨 규화물 면저항을 가진 규화물로 변환하기 위한 제2 어닐링 공정을 수행하는 단계를 더 포함한다.
일반적으로, 본 발명의 실시예는 단지 하나의 리소그래피 레벨을 가진 CMOS 소자의 NFET 및 PFET 영역의 게이트 영역에서 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금과 같은 자기 정렬 이중 FUSI 게이트 형성물(즉, 다른 살리사이드(salicide) 형성물)을 제공한다. 이와 같이, 본 발명의 실시예는 필요로 하는 리소그래피 레벨을 감소시키고, 이중 살리사이드 형성 공정을 크게 단순화시키며, 일부 종래 기술과 관련된 부정합 문제를 제거한다. 또한, 본 발명의 실시예는 NFET 게이트 영역에서 하나의 살리사이드를 형성하고 PFET 게이트 영역에서 다른 살리사이드를 형성함으로써 CMOS 소자의 성능을 최적화할 수 있다.
본 발명의 실시예의 상기 및 다른 태양들은 첨부도면을 참조한 이하의 설명을 읽음으로써 더 잘 인식되고 이해될 것이다. 그러나, 이하의 설명은, 비록 본 발명의 양호한 실시예들 및 다수의 특정 세부사항들을 표시하고 있지만, 단지 예를 보여주는 것일 뿐 제한하는 것이 아님을 이해하여야 한다. 본 발명의 실시예의 범위 내에서 본 발명의 정신으로부터 일탈함이 없이 많은 변화 및 수정이 이루어질 수 있으며, 따라서, 본 발명은 이러한 모든 변화 및 수정을 포함하는 것으로 한다.
본 발명의 실시예는 첨부 도면과 관련한 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
도 1 내지 도 4는 종래의 자기 정렬된 이중 전규화물화 게이트 CMOS 소자를 제조하는 반복적 단계를 나타내는 개략도이다.
도 5는 CMOS 소자를 가진 종래의 SRAM 셀 레이아웃을 나타내는 개략도이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 자기 정렬된 이중 FUSI 게이트 CMOS 소자를 제조하는 반복적인 단계들을 나타내는 개략도이다.
도 10 내지 도 14는 본 발명의 제2 실시예에 따른 자기 정렬된 이중 FUSI 게이트 CMOS 소자를 제조하는 반복적인 단계들을 나타내는 개략도이다.
도 15a 내지 도 15f 는 본 발명의 실시예에 따른 자기 정렬된 이중 FUSI 게이트 CMOS 소자를 제조하는 반복적 단계를 나타내는 개략도이다.
도 16은 본 발명의 실시예에 따른 규화물 면저항을 나타내는 그래픽 표시도이다.
도 17은 도 15f에 도시된 자기 정렬 이중 FUSI 게이트 구조의 상대 농도 백분율 대 스퍼터 시간을 나타내는 그래픽 표시도이다.
도 18은 본 발명의 실시예에 따른 양호한 방법을 나타내는 흐름도이다.
본 발명의 실시예 및 각종 특징과 장점들의 세부사항이 첨부 도면에서 예시되고 이하의 설명에서 열거되는 비제한적 실시예들을 참조하여 더 자세하게 설명될 것이다. 도면들에 도시된 특징들은 반드시 일정한 비율로 도시되어 있지 않음을 주목해야 한다. 잘 알려져 있는 구성 요소 및 공정 기술들의 설명은 발명의 실시예를 불필요하게 모호하게 하지 않기 위해서 생략된다. 여기에서 사용되는 예들은 단지 본 발명의 실시예들을 실행할 수 있는 방법들에 대한 이해를 용이하게 하고 당업자가 본 발명의 실시예들을 더 잘 실시할 수 있게 하기 위한 것이다. 따라서, 이 예들은 발명의 실시예의 범위를 제한하는 것으로 해석되어서는 아니된다.
전술한 바와 같이, 종래의 이중 FUSI 게이트 공정에서 전형적인 부정합 문제를 극복하는 신규의 이중 전규화물화(FUSI) 게이트 형성 공정의 필요성이 남아있다. 본 발명의 실시예는 단지 하나의 리소그래피 패턴 레벨을 필요로 하여 패턴 오버레이를 제거하는, 자기 정렬된 이중 FUSI 게이트를 형성하는 단순화된 제조 방법을 제공함으로써 상기 필요성을 충족시킨다. 다음으로 도면, 특히 본 발명의 양호한 실시예를 나타내는 도 6 내지 도 18 을 참조하며, 여기서 도면 전체에 걸쳐서 동일한 참조 부호는 일관되게 대응 요소들을 나타낸다.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 이중 FUSI 게이트 CMOS 소자(251)를 제조하는 반복적인 단계들을 나타낸다. 도 6에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 FUSI 게이트 형성 공정은 전체 소자(251) 위에, 더 구체적으로는 유전체 막(260) 위에 제1 규화물 차단막(예를 들면, 유전체, 산화물, 질화물 또는 TiN 막)(265)을 증착시키는 단계를 수반한다. 그 후, 제1(이것만) 리소그래픽 패터닝 및 에칭 공정을 수행하여 상기 소자(251)의 NFET 영역(280) 위에 있는 차단막(251)의 일부를 제거한다. NFET 영역(280)은 기판(252) 내에 형성된 P 웰(254)을 포함하고, 바람직하게는 TiSi2, CoSi2, NiSi, PtSi, 또는 이들의 합금으로 된 NFET 소스/드레인 규화물 영역(접점)(256)을 포함하는 NFET 소스/드레인 주입 영역(268)이 P 웰(254) 내에 형성되며, 바람직하게는 산화물, 질화 산화물(nitridated oxide) 또는 하이케이(high-k) 물질 중 임의의 것을 구비하는 NFET 게이트 유전체(257)가 P 웰(254) 위에 형성되고, NFET 게이트(258)가 상기 게이트 유전체(257) 위에 형성된다. 바람직하게는, 산화물, 질화물 또는 산질화물(oxynitride) 중 임의의 것으로 이루어진 한 쌍의 절연성 측벽(259)도 NFET 게이트(258) 주위에 또한 형성된다. 추가적으로, 얕은 트렌치 격리 영역(255)도 CMOS 소자(251)에 또한 포함되어 CMOS 소자(251) 내의 각종 소자들 간에 전기적 절연을 제공한다.
일 실시예에서, 기판(252)은 단결정 실리콘 층을 포함한다. 대안적으로, 기판(252)은 실리콘(Si), 게르마늄(Ge), 인화갈륨(GaP), 비소화인듐(InAs), 인화인듐(InP), 실리콘 게르마늄(SiGe), 비소화갈륨(GaAs), 또는 다른 반도체들을 포함하는 임의의 적당한 반도체 재료를 포함할 수도 있지만 이것들로 제한되지는 않는다. 차단막(265)의 나머지 부분은 상기 소자(251)의 PFET 영역(270)을 보호한다. PFET 영역(270)은 NFET 영역(280)과 유사하게 구성되며, PFET 영역(270)은 기판(252) 내에 형성된 N 웰(253)을 포함하는데, 바람직하게는 TiSi2, CoSi2, NiSi, PtSi, 또는 이들의 합금을 구비하는 PFET 소스/드레인 규화물 영역(접점)(266)을 포함하는 PFET 소스/드레인 주입 영역(269)이 상기 N 웰(253) 내에 형성되며, 바람직하게는 산화물, 질화 산화물 또는 하이케이(high-k) 물질 중 임의의 것을 포함하는 PFET 게이트 유전체(262)가 상기 N 웰(253) 위에 형성되고, PFET 게이트(263)가 PFET 게이트 유전체(262) 위에 형성된다. 바람직하게는, 산화물, 질화물 또는 산질화물 중 임의의 것을 포함하는 한 쌍의 절연성 측벽(261)이 PFET 게이트(263) 주위에 또한 형성된다. 또한, 역행 웰 영역(P 웰(254)과 N 웰(253))이 고에너지 이온 주입 및 어닐링과 같은 임의의 공지 기술을 이용하여 형성될 수 있다. 게다가, 산화물 또는 질화물(바람직하게는 산화물)을 구비할 수도 있는 유전체막(260)이 NFET 및 PFET 소스/드레인 규화물 영역(256, 266) 위에 NFET 및 PFET 게이트 영역(258, 263)과 평탄하게 형성된다.
그 후, 제1 금속층(218)이 상기 소자(251) 위에 증착된다. 선택적으로, 제1 캡층(도시 생략됨)이 제1 금속층(218) 위에 형성되어 후속 어닐링 공정 중에 규화물의 산화를 방지할 수 있다. 게다가, 당업자라면 제1 금속층(218) 위에 선택적 캡층을 구성하는 방법을 쉽게 이해할 수 있다. 전규화물 공정은 NFET 게이트 영역(258)에 대해서 (어닐링에 의해) 수행되어 도 7에 도시된 것과 같은 FUSI NFET 게이트 영역(358)을 형성한다. 규화물 물질은 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금을 포함할 수도 있다. 명확히 하기 위해, 도면에서는 NFET 게이트 영역(258)이 규화물화(silicidation)시에 FUSI NFET 게이트 영역(358)(빗금선으로 표시되어 있음)으로 된다.
다음에, 도 8에 도시된 바와 같이, 유전체 층(260)으로부터 선택적인 캡층, 제1 금속층(218)의 비반응 금속, 및 규화물 차단막(265)을 선택적으로 제거하기 위해 습식 에칭이 수행된다. 그 다음에, 제2 금속층(275)이 전체 소자(251), 더 구체적으로 말하면 유전체 층(260)과 FUSI NFET 게이트(358) 및 PFET 게이트(263) 위에(즉, NFET(280)와 PFET(270) 영역 양자 위에) 증착된다. 선택적으로, 제2 캡층(도시 생략됨)이 제2 금속층(275) 위에 형성되어 후속 어닐링 공정 중에 규화물의 산화를 방지할 수도 있다. 게다가, 당업자라면 제2 금속층(275) 위에 선택적 캡층을 구성하는 방법을 쉽게 이해할 수 있다. 그 후, 도 9에 도시된 바와 같이, 전 규화물 공정이 PFET 게이트 영역(263)에 대해서 (어닐링에 의해) 수행되어 FUSI PFET 게이트 영역(363)을 형성한다. 규화물 물질은 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금을 포함할 수도 있다. 명확히 하기 위해, 도면에서는 PFET 게이트 영역(263)이 규화물화시에 전규화물화 PFET 게이트 영역(363)(빗금선으로 표시되어 있음)으로 된다. 그 후, 선택적인 캡층 및 제2 금속층(275)의 비반응 금속을 선택적으로 제거하기 위하여 습식 에칭이 수행된다.
도 9에 도시된 바와 같이, PFET FUSI 게이트 영역(363)은 NFET FUSI 게이트 영역(358)과는 다른 물질로 형성된다. 도 6 내지 도 9에서 균일한 빗금 표시로 표시된 바와 같이, NFET 소스/드레인 규화물 영역(접점)(256)과 PFET 소스/드레인 규화물 영역(접점)(266)은 일반적으로 동일한 규화물 물질을 포함한다. 그러나, 이들은 대안적으로 다른 규화물 물질을 포함할 수도 있다.
또한, 본 발명의 제1 실시예에 의해 제공된 이중 FUSI 게이트 형성 공정은 규화물 차단막(265)에서 수행되는 단지 1회의 리소그래피 패터닝 및 에칭 공정에 의해 수행된다. 이와 같이, 종래의 접근방법과는 대조적으로 제2 차단막이 불필요하게 되므로, 제2 패터닝 공정이 필요없게 된다. 또한, 단지 1회의 패터닝 공정이 필요하기 때문에, 부정합 문제가 발생하지 않으므로, 종래의 방법들에서 종종 발견되는 전술한 부정합 문제가 극복된다.
상기 설명 및 첨부 도면에서는 NFET 영역(280)이 자기 정렬 FUSI 게이트 형성 공정을 먼저 받는 것으로 표시되었지만, 본 발명의 실시예는 그 순서로 제한되지는 않는다. 오히려, PFET 영역(270)이 동일하게 그리고 최적으로 자기 정렬된 FUSI 게이트 형성 공정을 먼저 받을 수 있고, 본 발명의 실시예는 임의의 특정 순서로 제한되지는 않는다. 실제로, 더 높은 열예산(thermal budget)을 필요로 하는 소자(251) 측(NFET 측(280) 또는 PFET 측(270))에서 FUSI 게이트를 먼저 형성하는 것이 바람직하다. 이런 방식으로, 제2 FUSI 게이트의 형성 동안에 제1 FUSI 게이트에서의 충격을 최소화할 수 있다. 본 발명의 실시예들과 관련하여, 열예산은 급속 열처리(RTP)를 이용함으로써 낮아질 수도 있다.
도 10 내지 도 14는 본 발명의 제2 실시예에 따른 이중 FUSI 게이트 CMOS 소자(451)를 제조하는 반복적인 단계들을 도시한다. 도 10에 도시된 바와 같이, CMOS 소자(451)는 기판(452) 내에 형성된 P 웰(454)을 포함하고 NFET 소스/드레인 주입 영역(468)들이 P 웰(454) 내에 형성되며 바람직하게 산화물, 질화 산화물 또는 하이케이 물질 중 임의의 것을 포함하는 NFET 게이트 유전체(457)가 P 웰(454) 위에 형성되고 NFET 게이트(458)가 게이트 유전체(457) 위에 형성되는 NFET 영 역(480)을 포함한다. 바람직하게, 산화물, 질화물 또는 산질화물 중 임의의 것을 포함하는 한 쌍의 절연성 측벽(459)이 NFET 게이트(458) 주위에 또한 형성된다. 추가적으로, 얕은 트렌치 격리 영역(455)이 CMOS 소자(451)에 또한 포함되어 CMOS 소자(451) 내의 각종 소자들 간에 전기적 절연을 제공한다.
일 실시예에서, 기판(452)은 단결정 실리콘층을 포함한다. 대안적으로, 기판(452)은 실리콘(Si), 게르마늄(Ge), 인화갈륨(GaP), 비소화인듐(InAs), 인화인듐(InP), 실리콘 게르마늄(SiGe), 비소화갈륨(GaAs), 또는 기타의 반도체를 포함하는 임의의 적당한 반도체 물질을 포함하지만 이것들로 제한되지는 않는다. PFET 영역(470)은 NFET 영역(480)과 유사하게 구성되며, PFET 영역(470)은 기판(452) 내에 형성된 N 웰(453)을 포함하고, PFET 소스/드레인 주입 영역(469)이 N 웰(453) 내에 형성되며, 바람직하게 산화물, 질화 산화물 또는 하이케이 물질로 이루어진 PFET 게이트 유전체(462)가 N 웰(453) 위에 형성되고, PFET 게이트(463)가 PFET 게이트 유전체(462) 위에 형성된다. 바람직하게, 산화물, 질화물 또는 산질화물로 이루어진 한 쌍의 절연성 측벽(461)이 PFET 게이트(463) 주위에 또한 형성된다. 또한, 역행 웰 영역(P 웰(454)과 N 웰(453))이 고에너지 이온 주입 및 어닐링과 같은 임의의 공지 기술을 이용하여 형성될 수 있다.
본 발명의 제2 실시예에 따르면, 이중 FUSI 게이트 형성 공정은 산화물 또는 질화물(바람직하게는 산화물)을 포함하는 제1 규화물 차단막(465)을 NFET 게이트 영역(458) 및 PFET 게이트 영역(463) 각각의 위에 형성하는 단계를 포함한다. 다음에, 살리사이드 공정을 수행하여 NFET 영역(480)과 PFET 영역(470) 각각에 소스/ 드레인 규화물 영역(접점)(456, 466)을 각각 생성한다. 다음에, 선택적 에칭 공정을 이용하여 NFET 게이트 영역(458) 및 PFET 게이트 영역(463) 위에서 차단막(465)을 제거한다. 그 후, 제2 규화물 차단막(467)이 도 11에 도시된 바와 같이 CMOS 소자(451)의 PFET 영역(470) 위에 증착된다.
그 다음에, 제1 금속층(473)이 소자(451) 위에 증착된다. 선택적으로, 제1 캡층(도시 생략됨)이 제1 금속층(473) 위에 형성되어 후속 어닐링 공정 중에 규화물의 산화를 방지할 수 있다. 게다가, 당업자라면 선택적인 캡층을 제1 금속층(473) 위에 구성하는 방법을 쉽게 이해할 수 있다. 그 후, 규화물화 공정이 NFET 게이트 영역(458)에 대해서 (어닐링에 의해) 수행되어 도 12에 도시된 것과 같은 FUSI NFET 게이트 영역(558)을 형성한다. 규화물 물질은 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금을 포함할 수도 있다. 명확히 하기 위해, 도면에서는 NFET 게이트 영역(458)이 규화물화시 FUSI NFET 게이트 영역(558)(빗금선으로 표시되어 있음)으로 된다.
다음에, 도 13에 도시된 바와 같이, 유전체 층(260)으로부터 선택적인 캡층, 제1 금속층(473)의 비반응 금속, 및 규화물 차단막(467)을 선택적으로 제거하기 위해 습식 에칭이 수행된다. 그 다음에, 제2 금속층(475)이 전체 소자(451) 위에 증착된다. 선택적으로, 제2 캡층(도시 생략됨)이 제2 금속층(475) 위에 형성되어 후속 어닐링 공정 동안에 규화물의 산화를 방지할 수 있다. 게다가, 당업자라면 선택적인 캡층을 제2 금속층(475) 위에 구성하는 방법을 쉽게 이해할 수 있다. 그 다음에, 도 14에 도시된 바와 같이, 전규화물 공정이 PFET 게이트 영역(463)에 대해서 수행되어 FUSI PFET 게이트 영역(563)을 형성한다. 규화물 물질은 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금을 포함할 수도 있다. 명확히 하기 위해, 도면에서는 PFET 게이트 영역(463)이 규화물화시에 FUSI PFET 게이트 영역(563)(빗금선으로 표시되어 있음)으로 된다. 다음에, 선택적인 캡층 및 제2 금속층(475)의 비반응 금속을 선택적으로 제거하기 위해 습식 에칭이 수행된다. 도 14에 도시된 바와 같이, FUSI PFET 게이트 영역(563)은 FUSI NFET 게이트 영역(558)과 다른 물질로 형성된다.
상기 설명 및 첨부 도면에서는 NFET 영역(480)이 자기 정렬 FUSI 게이트 형성 공정을 먼저 받는 것으로 표시되었지만, 본 발명의 실시예는 그 순서로 제한되지는 않는다. 오히려, PFET 영역(470)이 동일하게 및 최적하게 자기 정렬 FUSI 게이트 형성 공정을 먼저 받을 수 있고, 본 발명의 실시예는 임의의 특정 순서로 제한되지는 않는다. 실제로, 더 높은 열예산을 필요로 하는 소자(451) 측(NFET 측(480) 또는 PFET 측(470))에서 FUSI 게이트를 먼저 형성하는 것이 바람직하다. 이 방법으로, 제2 FUSI 게이트의 형성 동안에 제1 FUSI 게이트에서의 충격을 최소화할 수 있다. 본 발명의 실시예와 관련하여, 열예산은 급속 열처리(RTP)를 이용함으로써 낮아질 수 있다.
도 15a 내지 도 15f 는 본 발명의 실시예에 따라 자기 정렬 이중 FUSI 게이트 CMOS 소자를 제조하는 반복적 단계를 도시한 것이다. 예를 들면, CoSi2 위의 NiSi의 경우에, 하기의 순서(도 15a 내지 도 15f 에 도시된 것과 같은)가 구현된다. 공정은 Si 기재(301)에서부터 시작되고(도 15a) 이어서 Si 기재(301) 위에 Co/TiN 층(302)이 증착된다(도 15b). 다음에, 도 15c 에 도시된 바와 같이, 제1 RTP를 수행하여 CoSi 층(303)을 형성한다. 다음에, TiN 및 비반응 Co가 벗겨지고 제2 RTP를 수행하여 CoSi2 층(304)을 형성한다(도 15d). 그 후, 도 15(E)에 도시된 바와 같이 Ni/TiN 층(305)이 CoSi2 층(304) 위에 증착된다. 다음에, 제3 RTP를 수행하여 NiSi FUSI 게이트 형성 조건을 모사(mimic)한다. TiN 층 및 비반응 Ni 층이 벗겨내진 후에 제1 규화물(304)의 상부에는, 이 경우에는 CoSi2의 상부에 NiSi 및 CoSi2의 혼합물의 매우 얇은 층(306)이 잔류할 수도 있다(도 15f).
도 16은 도 15a 내지 도 15f 에 도시된 CoSi2 위의 NiSi 처리 공정에서 3개의 단계 동안의 규화물 면저항을 도시한 것이다. 도 16에 도시된 바와 같이, 제1 단계(CoSi2 형성 후)로부터 제2 단계(CoSi2 형성 후 + 50A BHF(buffered hydrofluoric acid; 즉 BOE(buffered oxide etch)) 클리닝) 및 제3 단계(CoSi2 형성 후 + 50A BHF 클리닝 + NiSi 형성 어닐링)까지 면저항의 변화는 크지 않다. 실제로, 면저항은 3개의 단계 동안에 약 8.1 내지 8.2 Ohms/sq.로 적당히 일정하게 유지된다. 면저항의 변화가 크지 않다는 것은 제1 규화물(CoSi2) 위에 제2 규화물(NiSi)이 거의 형성되지 않는다는 것을 의미하기 때문에 유리한 것이다. 이것은 도 17에 도시된 오제 전자 깊이 윤곽 분석(Auger electron depth profile analysis)에 의해 확인된다.
도 17은 최종 규화물(306)로부터 각종 물질의 상대 농도(%)의 깊이 윤곽을 도시한 것이다. 이 도면은 Co 규화물에 약간의 Ni이 혼합된 최종 규화물의 상부에 얇은 층만이 있음을 보여준다. 도 16 및 도 17에서, 상이한 규화물화 FUSI 게이트가 본 발명의 실시예에 의해 형성될 수 있음이 확인된다.
본 발명의 실시예에 따른 공정 흐름도는 도 18의 흐름도에 도시되어 있으며, 이것은 도 6 내지 도 17에서 제공된 요소들을 참조는 설명부가 포함하므로, 도 18은 반도체 기판(252) 위에 FUSI 게이트(258, 263)를 포함한 집적회로(251) 제조 방법을 나타내고, 이 방법은 반도체 기판(252) 내에 제1 웰 영역(253)이 있고 제1 웰 영역(253)에 제1 소스/드레인 규화물 영역(266)이 있으며 제1 유형의 게이트 영역(263)이 제1 소스/드레인 규화물 영역(266)으로부터 격리된 제1 유형의 반도체 소자(270) 형성 단계(601)를 포함한다.
다음에, 상기 방법은 반도체 기판(252) 내에 제2 웰 영역(254)이 있고 제2 웰 영역(254)에 제2 소스/드레인 규화물 영역(256)이 있으며 제2 유형의 게이트 영역(258)이 제2 소스/드레인 규화물 영역(256)으로부터 격리된 제2 유형의 반도체 소자(280) 형성 단계(603)를 수반한다. 그 다음에, 공정은 제2 유형의 반도체 소자(280) 위에 제1 금속층(218)을 선택적으로 형성하는 단계(605); 제2 유형의 게이트 영역(258)에 대해서만 제1 FUSI 게이트 형성을 수행(FUSI 게이트 영역(358)으로 됨)하는 단계(607); 및 제1 유형의 반도체 소자(270) 및 제2 유형의 반도체 소자(280) 위에 제2 금속층(257)을 증착시키는 단계(609)를 수반한다. 상기 방법의 다음 단계는 제1 유형의 게이트 영역(263)에 대해서만 제2 FUSI 게이트 형성을 수행(FUSI 게이트 영역(363)으로 됨)하는 단계(611)를 수반하고, 여기에서, 제1 금속층(218)은 제2 금속층(275)과 다른 물질로 형성되고, 제1 금속층(218) 및 제2 금속층(275)은 Ti, Co, Ni, Pt, Re, W, Pd, Ta 및 이들의 합금 중 임의의 것으로 형성된다.
제1 유형의 반도체 소자(270)는 제1 웰 영역(253) 위에 절연체 층(262)을 구성하고; 절연체 층(262) 위에 제1 유형의 게이트 영역(263)을 구성하며; 제1 유형의 게이트 영역(263)의 양측에 절연성 스페이서(261)를 형성함으로써 형성되고, 여기에서 제2 FUSI 게이트 형성은 제1 유형의 게이트 영역(263)(FUSI 게이트 영역(363)으로 됨) 전체에 대해서 수행되며, 제1 유형의 게이트 영역(263)의 전체는 절연체 층(262)에 접촉하는 제1 유형의 게이트 영역(263)의 하부 표면으로부터 제1 유형의 게이트 영역(263)의 상부 표면까지 연장되는 영역을 포함한다.
제1 실시예에서, 제1 웰 영역(253)은 NFET 웰 영역과 PFET 웰 영역 중 임의의 것으로 구성된다. 제2 실시예에서, 제2 웰 영역(254)은 NFET 웰 영역과 PFET 웰 영역 중 임의의 것으로 구성된다. 제2 유형의 반도체 소자(280)는 제2 웰 영역(254) 위에 절연체 층(257)을 구성하고; 절연체 층(257) 위에 제2 유형의 게이트 영역(258)을 구성하며; 제2 유형의 게이트 영역(258)의 양측에 절연성 스페이서(259)를 형성함으로써 형성되고, 여기에서 제1 FUSI 게이트 형성은 제2 유형의 게이트 영역(258)(FUSI 게이트 영역(358)으로 됨) 전체에 대해서 수행되며, 제2 유형의 게이트 영역(258)의 전체는 절연체 층(257)에 접촉하는 제2 유형의 게이트 영 역(258)의 하부 표면으로부터 제2 유형의 게이트 영역(258)의 상부 표면까지 연장되는 영역을 포함한다.
상기 방법은 또한 제1 금속층(218)과 제2 금속층(275) 각각의 위에 캡층(도시 생략됨)을 형성하는 단계를 더 포함하며, 상기 캡층(도시 생략됨)은 TiN, Ti 및 TaN 중의 임의의 것을 포함하고, 제1 및 제2 유형의 게이트 영역(263, 258)은 각각 폴리실리콘 물질을 포함하며, 제1 및 제2 FUSI 게이트 형성 단계는 각각 폴리실리콘 물질을 제1 레벨 규화물 면저항을 가진 금속 풍부 규화물로 변환하기 위한 제1 어닐링 공정을 수행하는 단계를 포함하고, 다음에, 비반응 금속이 선택적으로 제거되고, 다음에, 캡층(도시 생략됨)이 비반응 금속과 함께 또는 별도로 제거되며, 금속 풍부 규화물을 제1 레벨 규화물 면저항보다 더 낮은 제2 레벨 규화물 면저항을 가진 규화물로 변환하기 위한 제2 어닐링 공정이 수행된다. 또한, 제 2 어닐링 공정은 FUSI 게이트를 형성한다.
일반적으로, 본 발명의 실시예는 단지 하나의 리소그래피 레벨을 가진 CMOS 소자(251)의 NFET(280) 및 PFET(270) 영역의 게이트 영역(358, 363)에서 NiSi, CoSi2, TiSi2, WSi2, PdSi, PtSi, TaSi2, ReSi 등 및 이들의 합금과 같은 자기 정렬 이중 FUSI 게이트 형성(즉, 다른 FUSI 게이트 형성)을 제공한다. 그래서, 본 발명의 실시예는 필요로 하는 리소그래피 레벨을 감소시키고, 이중 FUSI 게이트 형성 공정을 크게 단순화시키며, 일부 종래 기술과 관련된 부정합 문제를 경감시킨다. 더욱이, 본 발명의 실시예는 NFET 게이트 영역(358)에서 하나의 규화물을 형성하고 PFET 게이트 영역(363)에서 다른 규화물을 형성함으로써 CMOS 소자(251)의 성능 최적화를 가능하게 한다.
특정 실시예에 대한 상기 설명은 본 발명의 일반적 특징을 충분히 나타내었으며, 당업자라면 현재의 지식을 적용함으로써 총괄적 개념으로부터 일탈함이 없이 상기 실시예의 각종 응용을 위해 용이하게 수정 및/또는 개작을 할 수 있을 것이며, 따라서, 그러한 개작 및 수정은 전술한 실시예의 등가물의 의미 및 범위 내에 포함되는 것으로 의도된다. 여기에서 사용된 어구 또는 용어는 설명을 위한 것이고 제한하는 의도는 없다는 것을 이해하여야 한다. 그러므로, 비록 본 발명이 양호한 실시예로서 설명되었지만, 당업자라면 본 발명의 실시예가 첨부된 청구범위의 정신 및 범위 내에서 수정되어 실시될 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 기판(252)에 집적 회로(251)를 형성하는 방법으로서,
    제1 소스/드레인 규화물 영역(266) 및 상기 제1 소스/드레인 규화물 영역(266)으로부터 격리된 제1 유형의 게이트 영역(263)을 가진 제1 유형의 반도체 소자(263)를 형성하는 단계;
    제2 소스/드레인 규화물 영역(256) 및 상기 제2 소스/드레인 규화물 영역(256)으로부터 격리된 제2 유형의 게이트 영역(258)을 가진 제2 유형의 반도체 소자(280)를 형성하는 단계;
    상기 제1 소스/드레인 규화물 영역(266)과 제2 소스/드레인 규화물 영역(256) 전부의 위에 유전체 층을 형성하는 단계;
    상기 제2 유형의 반도체 소자(280) 위에 제1 금속층(218)을 증착시키는 단계;
    상기 제2 유형의 게이트 영역(258)에 대해서만 제1 전규화물화(FUSI) 게이트 형성을 수행하는 단계;
    제1 및 제2 유형의 반도체 소자(263, 280) 위에 제2 금속층(275)을 증착시키는 단계; 및
    상기 제1 유형의 게이트 영역(263)에 대해서만 제2 FUSI 게이트 형성을 수행하는 단계를 포함하는 집적회로 형성 방법.
  2. 제1항에 있어서, 상기 제1 FUSI 게이트 형성은 상기 제2 유형의 게이트 영역(258) 전체에 대해서 수행되고, 상기 제2 FUSI 게이트 형성은 상기 제1 유형의 게이트 영역(263) 전체에 대해서 수행되는 것인 집적회로 형성 방법.
  3. 제1항에 있어서, 상기 제1 금속층(218)의 증착 이전에 마스크로 상기 제1 유형의 반도체 소자(270)를 차폐시키는 단계를 더 포함하는 집적회로 형성 방법.
  4. 제3항에 있어서, 상기 제1 FUSI 게이트를 형성한 이후에 상기 마스크를 제거하는 단계를 더 포함하는 집적회로 형성 방법.
  5. 제1항에 있어서, 상기 제2 유형의 반도체 소자(280)는,
    제2 웰 영역(254) 위에 절연체 층(257)을 구성하고;
    상기 절연체 층(257) 위에 제2 유형의 게이트 영역(258)을 구성하며;
    제2 유형의 게이트 영역(258)의 양측에 절연성 스페이서(259)를 형성함으로써 형성되는 것인 집적회로 형성 방법.
  6. 상보형 금속 산화물 반도체(CMOS) 소자에서 자기 정렬된 이중 전규화물화(FUSI) 게이트를 제조하는 방법으로서,
    반도체 기판(252) 내의 제1 웰 영역(253), 상기 제1 웰 영역(253) 내의 제1 소스/드레인 규화물 영역(266) 및 상기 제1 소스/드레인 규화물 영역(266)으로부터 격리된 제1 유형의 게이트 영역(263)을 가진 제1 유형의 반도체 소자(270)를 형성하는 단계;
    상기 반도체 기판(252) 내의 제2 웰 영역(254), 제2 웰 영역(254) 내의 제2 소스/드레인 규화물 영역(256) 및 제2 소스/드레인 규화물 영역(256)으로부터 격리된 제2 유형의 게이트(258)를 가진 제2 유형의 반도체 소자(280)를 형성하는 단계;
    제1 및 제2 소스/드레인 규화물 영역(266, 256) 각각 위에 유전체 층을 형성하는 단계;
    마스크로 상기 제1 유형의 반도체 소자(270)를 차폐하는 단계;
    상기 제2 유형의 반도체 소자(280) 위에 제1 금속층(218)을 증착시키는 단계;
    상기 제2 유형의 게이트 영역(258)에 대해서 제1 FUSI 게이트 형성을 수행하는 단계;
    상기 마스크를 제거하는 단계;
    제1 및 제2 유형의 반도체 소자(270, 280) 위에 제2 금속층(257)을 증착시키는 단계; 및
    상기 제1 유형의 게이트 영역(263)에 대해서 제2 FUSI 게이트 형성을 수행하는 단계를 포함하는 자기 정렬된 이중 전규화물화 게이트의 제조 방법.
  7. 제6항에 있어서, 상기 제1 FUSI 게이트 형성은 상기 제2 유형의 게이트 영역(258) 전체에 대해서 수행되고, 상기 제2 FUSI 게이트 형성은 상기 제1 유형의 게이트 영역(263) 전체에 대해서 수행되는 것인 자기 정렬된 이중 전규화물화 게이트의 제조 방법.
  8. 제6항에 있어서, 상기 제1 웰 영역(253)은 NFET(N형 전계 효과 트랜지스터) 웰 영역으로 구성되고, 상기 제2 웰 영역(254)은 PFET(P형 전계 효과 트랜지스터) 웰 영역으로 구성된 것인 자기 정렬된 이중 전규화물화 게이트의 제조 방법.
  9. 반도체 기판(252) 상에 전규화물화(FUSI) 게이트(258, 263)를 포함하는 집적회로(251)를 제조하는 방법으로서,
    반도체 기판(252) 내의 제1 웰 영역(253), 상기 제1 웰 영역(253) 내의 제1 소스/드레인 규화물 영역(266) 및 상기 제1 소스/드레인 규화물 영역(266)으로부터 격리된 제1 유형의 게이트 영역(263)을 가진 제1 유형의 반도체 소자(270)를 형성하는 단계;
    상기 반도체 기판(252) 내의 제2 웰 영역(254), 상기 제2 웰 영역(254) 내의 소스/드레인 규화물 영역(256) 및 상기 제2 소스/드레인 규화물 영역(256)으로부터 격리된 제2 유형의 게이트(258)를 가진 제2 유형의 반도체 소자(280)를 형성하는 단계;
    상기 제2 유형의 반도체 소자(280) 위에 제1 금속층(218)을 선택적으로 형성하는 단계;
    상기 제2 유형의 게이트 영역(258)에 대해서만 제1 FUSI 게이트 형성을 수행 하는 단계;
    상기 제1 유형의 반도체 소자(270) 및 상기 제2 유형의 반도체 소자(280) 위에 제2 금속층(257)을 증착시키는 단계; 및
    상기 제1 유형의 게이트 영역(263)에 대해서만 제2 FUSI 게이트 형성을 수행하는 단계를 포함하는 집적회로의 제조 방법.
  10. 제9항에 있어서, 상기 제1 금속층(218)은 상기 제2 금속층(275)과 다른 물질로 형성되고, 상기 제1 금속층(218) 및 제2 금속층(275)은 Ti, Co, Ni, Pt, Re, W, Pd, Ta 및 이들의 합금 중 임의의 것으로 형성되는 것인 집적회로의 제조 방법.
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