CN101069282A - 用于在cmos器件中形成自对准双重全硅化栅极的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 77
- 230000009977 dual effect Effects 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 90
- 239000004065 semiconductor Substances 0.000 claims abstract description 71
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 43
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 206010010144 Completed suicide Diseases 0.000 claims description 57
- 239000012212 insulator Substances 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 14
- 239000000956 alloy Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 12
- 239000002210 silicon-based material Substances 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052702 rhenium Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000001459 lithography Methods 0.000 abstract description 7
- 238000000151 deposition Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 33
- 229910019001 CoSi Inorganic materials 0.000 description 19
- 229910005883 NiSi Inorganic materials 0.000 description 13
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 12
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 8
- 229910008484 TiSi Inorganic materials 0.000 description 8
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910021140 PdSi Inorganic materials 0.000 description 6
- -1 TaSi 2 Chemical compound 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
一种只要求一个光刻层次的在CMOS器件中形成双重自对准全硅化栅极的方法，其中，所述方法包含：在半导体衬底(252)中形成具有第一阱区域(253)的第一类型的半导体器件(270)，在第一阱区域(253)中形成第一源极/漏极硅化物区域(266)，和形成与第一源极/漏极硅化物区域(266)隔离的第一类型的栅极(263)；在半导体衬底(252)中形成具有第二阱区域(254)的第二类型的半导体器件(280)，在第二阱区域(254)中形成第二源极/漏极硅化物区域(256)，和形成与第二源极/漏极硅化物区域(256)隔离的第二类型的栅极(258)；在第二类型的半导体器件(280)上选择性地形成第一金属层(218)；只在第二类型的栅极(258)上执行第一全硅化(FUSI)栅极形成；在第一和第二类型的半导体器件(270、280)上淀积第二金属层(275)；和只在第一类型的栅极(263)上执行第二FUSI栅极形成。
Description
对相关申请的交叉引用
本申请涉及同时递交的名为“用于在CMOS技术中形成自对准双重硅化物的方法”的待审查美国专利申请(案卷号No.FIS920040121US1)，其全部内容通过引用被包含于此。
技术领域
本发明的实施例一般地涉及互补金属氧化物半导体(CMOS)器件制造，并特别涉及在CMOS技术中形成自对准双重全硅化(fullysilicided，FUSI)栅极来提高器件性能的方法。本发明在半导体制造领域具有应用。
背景技术
在CMOS技术中常常使用多晶硅栅极。多晶硅栅极具有多晶硅耗尽区，它实际上增加了等效的栅极电介质厚度，因此使器件性能下降。全硅化(FUSI)栅极消除了多晶硅耗尽区的问题。FUSI栅极也降低了栅极电导，这能够进一步改善器件性能。通过在暴露的多晶硅栅极区域上淀积金属层(例如Ti、Co、Ni等)，然后将半导体结构退火能够形成FUSI栅极。金属与暴露的多晶硅栅极反应，以便将多晶硅栅极完全转换为硅化的栅极。FUSI栅极一般具有接近硅能带结构中部的功函数。但是，CMOS器件一般要求具有接近能带边缘的功函数的导电栅极，即所述功函数分别是对于NFET接近导带，对于PFET接近价带。这给具有FUSI栅极的CMOS技术施加了重大的挑战，因为它很可能要求针对CMOS器件的每一个NFET和PFET部分形成不同的FUSI栅极。
图1到图4示出了形成具有双重全硅化栅极的CMOS器件51(即NFET和PFET由两种不同的全硅化栅极材料形成的CMOS器件51)的常规方法的重复步骤。图1示出了起始CMOS器件结构51，具有分别用于NFET 80和PFET 70的暴露多晶硅栅极58、63。CMOS器件51由衬底52组成，衬底52具有分别构成在其中的N阱(N型倒退阱)和P阱(P型倒退阱)区域53、54。在CMOS器件51中还包括浅沟槽隔离区域55。CMOS器件51的NFET部分80包含NFET栅极58。此外，绝缘侧壁间隔物(insulative sidewall spacer)59被围绕NFET栅极58构成。NFET栅极电介质57被置于NFET栅极58之下。而且，在NFET栅极58的相对两侧，在P阱区域54中还形成了包含NFET源极/漏极硅化物区56的NFET源极/漏极注入区域68。
同样地，CMOS器件51的PFET部分70包含PFET栅极63。此外，绝缘侧壁间隔物61被围绕PFET栅极63构成。PFET栅极电介质62被置于PFET栅极63之下。此外，在PFET栅极63的相对两侧，在N阱区域53中还形成了包含PFET源极/漏极硅化物区66的PFET源极/漏极注入区域69。而且，形成了电介质薄膜60，与NFET和PFET栅极58、63持平，并且在NFET和PFET源极/漏极硅化物区56、66之上。
一般，如图2中所示，双重FUSI栅极工艺涉及在整个器件51上淀积第一硅化阻挡薄膜65。然后，执行第一光刻图案化和刻蚀工艺，以便去除器件51的NFET区域80上的一部分阻挡薄膜65。在NFET栅极58上执行硅化工艺以便形成全硅化栅极区域158。
接着，如图3中所示，从器件51去除第一阻挡薄膜65，并且在整个器件51上淀积第二硅化阻挡薄膜67。然后，执行第二光刻图案化和刻蚀工艺，以便去除器件51的PFET区域70上的一部分阻挡薄膜67。此后，在PFET栅极区域63上执行硅化工艺，以便形成FUSI栅极163。如图4中所示，第二阻挡薄膜67被完全去除。此外，如图4中所指示那样，器件51的NFET FUSI栅极158的材料和PFET FUSI栅极163的材料不同。
但是，如图1到图4中提供的常规两光刻层次双重FUSI栅极工艺的问题之一是在两个光刻层次之间的处理期间引起的未对准，如图5中所示(虚线圆圈代表器件51出现未对准的区域)。NFET区域80的NFET FUSI栅极158和PFET区域70的PFET FUSI栅极163之间的这种未对准导致了器件51(在图5中被示为SRAM(同步随机访问存储器)单元版图)中的向下延伸(underlay)，这可能在器件和/或电路区域中引起高表面电阻或者断路，从而导致低劣的器件/电路性能。因此，对于克服这种未对准问题的新型双重FUSI栅极形成工艺存在需求。
发明内容
考虑到上述问题，本发明的实施例提供了一种在互补金属氧化物半导体(CMOS)器件中制造自对准双重全硅化(FUSI)栅极的方法，其中，所述方法包含：在半导体衬底中形成具有第一阱区域的第一类型的半导体器件，在所述第一阱区域中形成第一源极/漏极硅化物区，和形成与所述第一源极/漏极硅化物区域隔离的第一类型的栅极区域；在所述半导体衬底中形成具有第二阱区域的第二类型的半导体器件，在所述第二阱区域中形成第二源极/漏极硅化物区，和形成与所述第二源极/漏极硅化物区域隔离的第二类型的栅极；在每一个所述第一和第二源极/漏极硅化物区域上形成电介质层；利用掩模屏蔽所述第一类型的半导体器件；在所述第二类型的半导体器件上淀积第一金属层；在所述第二类型的栅极区域上面执行第一FUSI栅极形成；去除所述掩模；在所述第一和第二类型的半导体器件上淀积第二金属层；和在所述第一类型的栅极区域上面执行第二FUSI栅极形成。
而且，在第一实施例中，所述第一阱区域被构成为NFET(N型场效应晶体管)阱区域，并且所述第二阱区域被构成为PFET(P型场效应晶体管)阱区域。在第二实施例中，所述第一阱区域被构成为PFET阱区域，并且所述第二阱区域被构成为NFET阱区域。
所述第一金属层由和所述第二金属层不同的材料形成。此外，所述第一类型的半导体器件被通过以下操作形成：在所述第一阱区域上构成绝缘体层；在所述绝缘体层上构成所述第一类型的栅极区域；和，在所述第一类型的栅极区域的相对两侧上形成绝缘间隔物。所述第二FUSI栅极形成被在整个所述第一类型的栅极区域上面执行。整个所述第一类型的栅极区域包含从所述第一类型的栅极区域的接触到所述绝缘体层的下表面延伸到所述第一类型的栅极区域的上表面的区域。而且，所述第二类型的半导体器件被通过以下操作形成：在所述第二阱区域上构成绝缘体层；在所述绝缘体层上构成所述第二类型的栅极区域；和在所述第二类型的栅极区域的相对两侧上面形成绝缘间隔物。此外，所述第一FUSI栅极形成被在整个所述第二类型的栅极区域上面执行，其中，整个所述第二类型的栅极区域包含从所述第二类型的栅极区域的接触到所述绝缘体层的下表面延伸到所述第二类型的栅极区域的上表面的区域。
所述第一金属层和所述第二金属层由Ti、Co、Ni、Pt、Re、W、Pd、Ta及其合金中的任意一种形成。所述方法还包含在所述第一金属层和所述第二金属层中的每一个上形成遮盖层，其中，所述遮盖层包含TiN、Ti和TaN中的任意一种，其中，所述第一和第二类型的栅极区域中的每一个均包含多晶硅材料，并且其中，所述第一和第二FUSI栅极形成中的每一个均包含：执行第一退火工艺，以便将所述多晶硅材料转换为具有第一水平硅化物表面电阻的富含金属的硅化物；去除所述遮盖层；和执行第二退火工艺，以便将所述富含金属的硅化物转换为具有低于所述第一水平硅化物表面电阻的第二水平硅化物表面电阻的硅化物。
本发明的另一个实施例提供了一种在半导体衬底上制造包含FUSI栅极的集成电路的方法，其中，所述方法包含：在半导体衬底中形成具有第一阱区域的第一类型的半导体器件，在所述第一阱区域中形成第一源极/漏极硅化物区，和形成与所述第一源极/漏极硅化物区域隔离的第一类型的栅极区域；在所述半导体衬底中形成具有第二阱区域的第二类型的半导体器件，在所述第二阱区域中形成第二源极/漏极硅化物区，和形成与所述第二源极/漏极硅化物区域隔离的第二类型的栅极区域；在所述第二类型的半导体器件上选择性地形成第一金属层；只在所述第二类型的栅极区域上面执行第一FUSI栅极形成；在所述第一类型的半导体器件和所述第二类型的半导体器件上淀积第二金属层；和只在所述第一类型的栅极区域上面执行第二FUSI栅极形成，其中，所述第一金属层由和所述第二金属层不同的材料形成，并且其中，所述第一金属层和所述第二金属层由Ti、Co、Ni、Pt、Re、W、Pd、Ta及其合金中的任意一种形成。
所述第一类型的半导体器件被通过以下操作形成：在所述第一阱区域上构成绝缘体层；在所述绝缘体层上构成所述第一类型的栅极区域；和在所述第一类型的栅极区域的相对两侧上面形成绝缘间隔物，其中，所述第二FUSI栅极形成被在整个所述第一类型的栅极区域上面执行，并且其中，整个所述第一类型的栅极区域包含从所述第一类型的栅极区域的接触到所述绝缘体层的下表面延伸到所述第一类型的栅极区域的上表面的区域。
在第一实施例中，所述第一阱区域被构成为NFET阱区域和PFET阱区域中的任意一种。在第二实施例中，所述第二阱区域被构成为NFET阱区域和PFET阱区域中的任意一种。所述第二类型的半导体器件被通过以下操作形成：在所述第二阱区域上构成绝缘体层；在所述绝缘体层上构成所述第二类型的栅极区域；和，在所述第二类型的栅极区域的相对两侧上面形成绝缘间隔物，其中，所述第一FUSI栅极形成被在整个所述第二类型的栅极区域上面执行，并且其中，整个所述第二类型的栅极区域包含从所述第二类型的栅极区域的接触到所述绝缘体层的下表面延伸到所述第二类型的栅极区域的上表面的区域。
所述方法还包含在所述第一金属层和所述第二金属层中的每一个上形成遮盖层，其中，所述遮盖层包含TiN、Ti和TaN中的任意一种，其中，所述第一和第二类型的栅极区域中的每一个均包含多晶硅材料，并且其中，所述第一和第二FUSI栅极形成中的每一个均包含：执行第一退火工艺，以便将所述多晶硅材料转换为具有第一水平硅化物表面电阻的富含金属的硅化物；去除所述遮盖层；和执行第二退火工艺，以便将所述富含金属的硅化物转换为具有低于所述第一水平硅化物表面电阻的第二水平硅化物表面电阻的硅化物。
一般来说，本发明的实施例在只具有一个光刻层次的CMOS器件的NFET和PFET区域的栅极区域提供了一种自对准双重FUSI栅极形成(即不同的硅化物形成)，例如NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。这样，本发明的实施例减少了所要求的光刻层次，大大地简化了双重硅化物形成工艺，并且消除了与某些常规技术相关联的未对准问题。而且，本发明的实施例通过在NFET区域中形成一种硅化物并在PFET区域中形成一种不同的硅化物实现了对CMOS器件性能的优化。
当结合下面的描述和附图考虑时将会更好地理解和领会本发明的这些及其他方面。但是应该理解，通过说明而非限制的方法给出下面的描述，虽然这些描述指示了本发明的优选实施例及其大量具体细节。不偏离本发明的精神可以在本发明实施例的范围内做出变化和修改，并且本发明的实施例包括所有这些修改。
附图说明
参考附图，从下面的详细描述将更好地理解本发明的实施例，在附图中：
图1到图4是示意图，示出了制造常规自对准双重全硅化栅极CMOS器件的重复步骤；
图5是示意图，示出了具有CMOS器件的常规SRAM单元版图；
图6到图9是示意图，示出了制造根据本发明第一实施例的自对准双重FUSI栅极CMOS器件的重复步骤；
图10到图14是示意图，示出了制造根据本发明第二实施例的自对准双重FUSI栅极CMOS器件的重复步骤；
图15(A)到图15(F)是示意图，示出了制造根据本发明实施例的自对准双重FUSI栅极CMOS器件的重复步骤；
图16是示出根据本发明实施例的硅化物表面电阻的图形表示；
图17是示出如图15(F)中所示的自对准双重FUSI栅极结构的相对浓度百分比随溅射时间变化的图形表示；和
图18是流程图，示出了根据本发明实施例的优选方法。
具体实施方式
参考在附图中示出并在下面的描述中详述的非限制性实施例，更全面地说明了本发明的实施例及其各种特征和有益细节。应该注意，在附图中示出的特征不一定被按比例绘制。公知部件和处理技术的描述被省略，以便不要不必要地模糊本发明的实施例。这里使用的例子仅仅旨在辅助理解可以实践本发明的实施例的方法，并进一步使本领域普通技术人员能够实践本发明的实施例。因此，这些例子不应该被解释为限制本发明实施例的范围。
如所提及的那样，对克服了常规双重FUSI栅极工艺中典型的未对准问题的新型双重全硅化(FUSI)栅极形成工艺存在需求。本发明的实施例通过提供简化的形成自对准双重FUSI栅极的制造方法实现了这种需求，所述简化的制造方法只要求一个光刻图案层次，从而消除了图案重叠。现在参考附图，特别是图6到图18，示出了本发明的优选实施例，在附图中类似的附图标记贯穿这些附图始终代表对应的特征。
图6到图9示出了制造根据本发明的第一实施例的双重FUSI栅极CMOS器件251的重复步骤。如图6中所示，根据本发明的第一实施例，FUSI栅极形成工艺涉及在整个器件251上，具体来说是在电介质薄膜260上淀积第一硅化阻挡薄膜(例如电介质、氧化物、氮化物或TiN薄膜)265。然后，第一(并且是唯一)光刻图案化和刻蚀工艺被执行，以便去除器件251的NFET区域280上的一部分阻挡薄膜251。NFET区域280包含在衬底252中形成的P阱254，在P阱254中形成包含NFET源极/漏极硅化物区域(接触部)256的NFET源极/漏极注入区域268，NFET源极/漏极硅化物区域(接触部)256最好包含TiSi2、CoSi2、NiSi、PtSi或其合金，在P阱254上形成NFET栅极电介质257，NFET栅极电介质257最好包含氧化物、氮化的氧化物(nitridated oxide)或高k材料中的任意一种，并在栅极电介质257上形成NFET栅极258。围绕NFET栅极258还形成了一对绝缘侧壁259，最好包含氧化物、氮化物或氮氧化物中的任意一种。此外，在CMOS器件251中也包括浅沟槽隔离区域255，在CMOS器件251中的各种器件之间提供电气隔离。
在一个实施例中，衬底252包含单晶硅层。或者，衬底252可以包含任何适当的半导体材料，包括但不限于：硅(Si)、锗(Ge)、磷化镓(GaP)、砷化铟(InAs)、磷化铟(InP)、锗硅(SiGe)、砷化镓(GaAs)，或者其他的半导体。阻挡薄膜265的剩余部分保护器件251的PFET区域270。PFET区域270被和NFET区域280类似地构成，其中，PFET区域270包括在衬底252中形成的N阱253，在N阱253中形成包含PFET源极/漏极硅化物区域(接触部)266的PFET源极/漏极注入区域269，PFET源极/漏极硅化物区域(接触部)266最好包含TiSi2、CoSi2、NiS、PtSi或其合金，在N阱253上形成PFET栅极电介质262，PFET栅极电介质262最好包含氧化物、氮化的氧化物(nitridated oxide)或高k材料中的任意一种，并在PFET栅极电介质262上形成PFET栅极263。围绕PFET栅极263还形成了一对绝缘侧壁261，最好包含氧化物、氮化物或氮氧化物中的任意一种。而且，可以使用任何公知的技术，例如高能离子注入和退火，形成倒退阱区域(P阱254和N阱253)。此外，形成了可以包含氧化物或氮化物(最好是氧化物)的电介质薄膜260，与NFET和PFET栅极区域258、263持平，并在NFET和PFET源极/漏极硅化物区域256、266之上。
然后在器件251上淀积第一金属层218。作为选择，可以在第一金属层218上形成第一遮盖层(未示出)来防止在后续退火工艺期间硅化物的氧化。此外，本领域普通技术人员将很容易理解如何在第一金属层218上加入可选择的遮盖层。在NFET栅极区域258上(通过退火)执行全硅化工艺来形成FUSI NFET栅极区域358，如图7中所示。硅化物材料可以包括NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。为了清晰，在附图中NFET栅极区域258在硅化后变成FUSI NFET栅极区域358(由阴影线代表)。
接着，如图8中所示，执行湿法刻蚀以便从电介质层260选择性地去除可选择的遮盖层、第一金属层218的未反应的金属，以及硅化阻挡薄膜265。然后，在整个器件251上，具体来说是在电介质层260和FUSI NFET栅极358和PFET栅极263(即在NFET 280和PFET270区域上)上淀积第二金属层275。作为选择，在第二金属层275上可以形成第二遮盖层(未示出)来防止在后续退火工艺期间硅化物的氧化。此外，本领域普通技术人员将很容易理解如何在第二金属层275上加入可选择的遮盖层。此后，如图9中所示，在PFET栅极区域263上面(通过退火)执行全硅化工艺来形成FUSI PFET栅极区域363。硅化物材料可以包括NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。为了清晰，在附图中PFET栅极区域263在硅化后变成全硅化PFET栅极区域363(由阴影线代表)。然后执行湿法刻蚀以便选择性地去除可选择的遮盖层和第二金属层275的未反应的金属。
如图9中所示，PFET FUSI栅极区域363由和NFET FUSI栅极区域358不同的材料形成。如图6到图9中的均匀阴影标识所指示的那样，NFET源极/漏极硅化物区域(接触部)256和PFET源极/漏极硅化物区域(接触部)266一般包含相同的硅化物材料。但是，它们也可以包含不同的硅化物材料。
而且，只利用了一个必须在硅化阻挡薄膜265上执行的光刻图案化和刻蚀工艺来执行由本发明的第一实施例提供的双重FUSI栅极形成工艺。这样，第二阻挡薄膜是不必要的，这和常规方法相反，因此不需要第二图案化工艺。而且，因为只需要唯一一个图案化工艺，所以不存在未对准问题，从而克服了在常规方法中经常发现的前述未对准问题。
虽然上面的描述和附图指示NFET区域280首先经历自对准FUSI栅极形成工艺，但是本发明的实施例不限于这样的顺序。相反，同样地并且仅作为选择，PFET区域270可以首先经历自对准FUSI栅极形成工艺，并且本发明的实施例不限于任何特定的顺序。事实上，最好首先在器件251要求较高的热预算的一侧(NFET侧280或PFET侧270)上面形成FUSI栅极。以这种方式，能够最小化在第二FUSI栅极的形成期间对第一FUSI栅极的影响。在本发明实施例的上下文中，可以使用快速热处理(rapid thermal processing，RTP)降低热预算。
图10到图14示出了制造根据本发明第二实施例的双重FUSI栅极CMOS器件451的重复步骤。如图10中所示，CMOS器件451包括包含在衬底452中形成的P阱454的NFET区域480，在P阱454中形成NFET源极/漏极注入区域468，在P阱454上形成NFET栅极电介质457，NFET栅极电介质457最好包含氧化物、氮化的氧化物或高k材料中的任意一种，并在栅极电介质457上形成NFET栅极458。围绕NFET栅极458还形成了一对绝缘侧壁459，最好包含氧化物、氮化物或氮氧化物中的任意一种。此外，在CMOS器件451中也包括浅沟槽隔离区域455，在CMOS器件451中的各种器件之间提供电气隔离。
在一个实施例中，衬底452包含单晶硅层。或者，衬底452可以包含任何适当的半导体材料，包括但不限于：硅(Si)、锗(Ge)、磷化镓(GaP)、砷化铟(InAs)、磷化铟(InP)、锗硅(SiGe)、砷化镓(GaAs)，或者其他的半导体。PFET区域470被和NFET区域480类似地构成，其中，PFET区域470包括在衬底452中形成的N阱453，在N阱453中形成PFET源极/漏极注入区域469，在N阱453上形成PFET栅极电介质462，PFET栅极电介质462最好包含氧化物、氮化的氧化物或高k材料中的任意一种，并在PFET栅极电介质462上形成PFET栅极463。围绕PFET栅极463还形成了一对绝缘侧壁461，最好包含氧化物、氮化物或氮氧化物中的任意一种。而且，可以使用任何公知的技术，例如高能离子注入和退火，形成倒退阱区域(P阱454和N阱453)。
根据本发明的第二实施例，双重FUSI栅极形成工艺包含：在NFET栅极区域458和PFET栅极区域463中的每一个上形成包含氧化物或氮化物(最好是氧化物)的第一硅化阻挡薄膜465。然后，执行硅化工艺，以便在NFET区域480和PFET区域470中的每一个中分别生成源极/漏极硅化物区域(接触部)456、466。接着，使用选择性刻蚀工艺，从NFET栅极区域458和PFET栅极区域463上去除阻挡薄膜465。此后，在CMOS器件451的PFET区域470上淀积第二硅化阻挡薄膜467，如图11中所示。
然后，在器件451上淀积第一金属层473。作为选择，可以在第一金属层473上形成第一遮盖层(未示出)来防止在后续退火工艺期间硅化物的氧化。此外，本领域普通技术人员将很容易理解如何在第一金属层473上加入可选择的遮盖层。在NFET栅极区域458上(通过退火)执行全硅化工艺来形成FUSI NFET栅极区域558，如图12中所示。硅化物材料可以包括NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。为了清晰，在附图中NFET栅极区域458在硅化后变成FUSI NFET栅极区域558(由阴影线代表)。
接着，如图13中所示，执行湿法刻蚀以便从电介质层260选择性地去除可选择的遮盖层、第一金属层473的未反应的金属，以及硅化阻挡薄膜467。然后，在整个器件451上淀积第二金属层475。作为选择，在第二金属层475上可以形成第二遮盖层(未示出)来防止在后续退火工艺期间硅化物的氧化。此外，本领域普通技术人员将很容易理解如何在第二金属层475上加入可选择的遮盖层。此后，如图14中所示，在PFET栅极区域463上面执行全硅化工艺来形成FUSIPFET栅极区域563。硅化物材料可以包括NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。为了清晰，在附图中PFET栅极区域463在硅化后变成FUSI PFET栅极区域563(由阴影线代表)。然后执行湿法刻蚀以便选择性地去除可选择的遮盖层和第二金属层475的未反应的金属。如图14中所示，FUSI PFET栅极区域563由和FUSI NFET栅极区域558不同的材料形成。
虽然上面的描述和附图指示NFET区域480首先经历自对准FUSI栅极形成工艺，但是本发明的实施例不限于这样的顺序。相反，同样地并且仅作为选择，PFET区域470可以首先经历自对准FUSI栅极形成工艺，并且本发明的实施例不限于任何特定的顺序。事实上，最好首先在器件451要求较高的热预算的一侧(NFET侧480或PFET侧470)上面形成FUSI栅极。以这种方式，能够最小化在第二FUSI栅极的形成期间对第一FUSI栅极的影响。在本发明实施例的上下文中，可以使用快速热处理(RTP)降低热预算。
图15(A)到图15(F)示出了制造根据本发明的实施例的自对准双重FUSI栅极CMOS器件的重复步骤。例如，对于CoSi2上的NiSi，可以实施下列顺序(如图15(A)到图15(F)中所示)。该工艺以Si基底301(图15(A))开始，跟着是在Si基底301上淀积Co/TiN层302(图15(B))。然后，如图15(C)中所示，执行第一RTP形成CoSi层303。接着，剥离TiN和未反应的Co，并执行第二RTP以形成CoSi2层304(图15(D))。此后，在CoSi2层304上淀积Ni/TiN层305，如图15(E)中所示。接着，执行第三RTP以模拟NiSi FUSI栅极形成的条件。而且，如图15(F)中所示，在TiN层和未反应的Ni层被剥离以后，在第一硅化物304的顶部，在这个例子中是CoSi2 304的顶部，可能剩余非常薄的NiSi和CoSi2的混合物层306。
图16示出了在图15(A)到图15(F)中所示的CoSi2上NiSi工艺中的三个步骤期间的硅化物表面电阻。如图16中所示，从第一阶段(CoSi2形成之后)到第二阶段(CoSi2形成之后+50A BHF(缓冲的氢氟酸；即BOE(缓冲的氧化物刻蚀)清洁))到第三阶段(CoSi2之后+50A BHF清洁+NiSi形成退火)没有显著的表面电阻变化。事实上，贯穿这三个阶段表面电阻相当恒定地保持在大约8.1到8.2欧姆/sq。没有显著的表面电阻变化是有益的，因为它表明在第一硅化物(CoSi2)上几乎没有形成第二硅化物(NiSi)。这得到图17中所示的俄歇电子深度分布分析(Auger electron depth profile analysis)的证实。
图17示出了来自最终的硅化物306的各种材料的相对浓度(％)的深度分布。它示出在最终硅化物的顶部只存在一个薄层，在Co硅化物中混和了一些Ni。从图16和图17证实，通过本发明的实施例能够形成不同的硅化FUSI栅极。
在图18的流程图中示出了根据本发明实施例的工艺流图，图18的流程图包括引用了在图6到图17中提供的部件的描述，藉此图18描绘了在半导体衬底252上制造包含FUSI栅极258、263的集成电路251的方法，其中，所述方法包含(601)：在半导体衬底252中形成具有第一阱区域253的第一类型的半导体器件270，在第一阱区域253中形成第一源极/漏极硅化物区域266，和形成与第一源极/漏极硅化物区域266隔离的第一类型的栅极区域263。
接着，所述方法涉及(603)在半导体衬底252中形成具有第二阱区域254的第二类型的半导体器件280，在第二阱区域254中形成第二源极/漏极硅化物区域256，和形成与第二源极/漏极硅化物区域256隔离的第二类型的栅极区域258。此后，所述工艺涉及(605)在第二类型的半导体器件280上选择性地形成第一金属层218；(607)只在第二类型的栅极区域258上执行第一FUSI栅极形成(变成FUSI栅极区域358)；和(609)在第一类型的半导体器件270和第二类型的半导体器件280上淀积第二金属层275。所述方法接下来的步骤涉及(611)只在第一类型的栅极区域263上执行第二FUSI栅极形成(变成FUSI栅极区域363)，其中，第一金属层218由和第二金属层275不同的材料形成，并且其中，第一金属层218和第二金属层275由Ti、Co、Ni、Pt、Re、W、Pd、Ta及其合金中的任意一种形成。
第一类型的半导体器件270被通过以下操作形成：在第一阱区域253上构成绝缘体层262；在绝缘体层262上构成第一类型的栅极区域263；和在第一类型的栅极区域263的相对两侧上面形成绝缘间隔物261，其中，第二FUSI栅极形成在整个第一类型的栅极区域263(变成FUSI栅极区域363)上面执行，并且其中，整个第一类型的栅极区域263包含从第一类型的栅极区域263的接触到绝缘体层262的下表面延伸到第一类型的栅极区域263的上表面的区域。
在第一实施例中，第一阱区域253被构成为NFET阱区域和PFET阱区域中的任何一个。在第二实施例中，第二阱区域254被构成为NFET阱区域和PFET阱区域中的任何一个。第二类型的半导体器件280被通过以下操作形成：在第二阱区域254上构成绝缘体层257；在绝缘体层257上构成第二类型的栅极区域258；和在第二类型的栅极区域258的相对两侧上面形成绝缘间隔物259，其中，第一FUSI栅极形成在整个第二类型的栅极区域258(变成FUSI栅极区域358)上面执行，并且其中，整个第二类型的栅极区域258包含从第二类型的栅极区域258的接触绝缘体层257的下表面延伸到第二类型的栅极区域258的上表面的区域。
所述方法还包含在第一金属层218和第二金属层275中的每一个上形成遮盖层(未示出)，其中，遮盖层(未示出)包含TiN、Ti和TaN中的任意一种，其中，第一和第二类型的栅极区域263、258中的每一个均包含多晶硅材料，并且其中，第一和第二FUSI栅极形成中的每一个均包含：执行第一退火工艺，以便将多晶硅材料转换为具有第一水平硅化物表面电阻的富含金属的硅化物；然后选择性地去除未反应的金属；接着遮盖层(未示出)和未反应的金属被一起去除或单独地去除；和执行第二退火工艺，以便将富含金属的硅化物转换为具有低于第一水平硅化物表面电阻的第二水平硅化物表面电阻的硅化物。第二退火工艺也形成FUSI栅极。
总地来说，本发明的实施例只利用一个光刻层次为CMOS器件251的NFET 280和PFET 270区域的栅极区域358、363提供自对准双重FUSI栅极形成(即不同的FUSI栅极形成)，例如NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。这样，本发明的实施例减少了所要求的光刻层次，大大地简化了双重FUSI栅极形成工艺，并且消除了与某些常规技术相关联的未对准问题。而且，本发明的实施例通过在NFET栅极区域358中形成一种硅化物并在PFET栅极区域363中形成不同的硅化物实现了对CMOS器件251性能的优化。
前面对具体实施例的描述将如此全面地揭示本发明的本质，所以其他人通过应用当前的知识，能够很容易地修改这些具体实施例和/或使其适于各种应用而不偏离一般的概念，因此，这些改造和修改应该并且期望被包含在所公开实施例的等效物的意义和范围内。要理解，这里采用的措词和术语是为了描述而非限制的目的。因此，虽然已经按照优选实施例描述了本发明，但是本领域普通技术人员将认识到，利用所附权利要求的精神和范围内的修改能够实践本发明的实施例。
Claims (36)
1.一种在半导体衬底(252)上形成集成电路(251)的方法，所述方法包含：
形成第一类型的半导体器件(263)，它具有第一源极/漏极硅化物区域(266)和与所述第一源极/漏极硅化物区域(266)隔离的第一类型的栅极区域(263)；
形成第二类型的半导体器件(280)，它具有第二源极/漏极硅化物区域(256)和与所述第二源极/漏极硅化物区域(256)隔离的第二类型的栅极区域(258)；
在全部所述第一和第二源极/漏极硅化物区域(266、256)上形成电介质层；
在所述第二类型的半导体器件(280)上淀积第一金属层(218)；
只在所述第二类型的栅极区域(258)上执行第一全硅化(FUSI)栅极形成；
在所述第一和第二类型的半导体器件(263、280)上淀积第二金属层(275)；和
只在所述第一类型的栅极区域(263)上执行第二FUSI栅极形成。
2.如权利要求1所述的方法，其中，所述第一FUSI栅极形成在整个所述第二类型的栅极区域(258)上执行，并且其中，所述第二FUSI栅极形成在整个所述第一类型的栅极区域(263)上执行。
3.如权利要求1所述的方法，还包含在淀积所述第一金属层(218)之前利用掩模屏蔽所述第一类型的半导体器件(270)。
4.如权利要求3所述的方法，还包含在执行所述第一FUSI栅极形成之后去除所述掩模。
5.如权利要求1所述的方法，其中，所述第一金属层(218)由不同于所述第二金属层(275)的材料形成。
6.如权利要求1所述的方法，其中，所述第一类型的半导体器件(270)通过以下操作形成：
在所述第一阱区域(253)上构成绝缘体层(262)；
在所述绝缘体层(262)上构成所述第一类型的栅极区域(263)；和
在所述第一类型的栅极区域(263)的相对两侧上形成绝缘间隔物(261)。
7.如权利要求6所述的方法，其中，所述第一FUSI栅极形成在整个所述第二类型的栅极区域(258)上执行，并且其中，所述整个所述第二类型的栅极区域(258)包含从所述第二类型的栅极区域(258)的接触所述绝缘体层(262)的下表面延伸到所述第二类型的栅极区域(258)的上表面的区域。
8.如权利要求6所述的方法，其中，所述第一阱区域(253)被构成为NFET(N型场效应晶体管)阱区域和PFET(P型场效应晶体管)阱区域中的任意一种。
9.如权利要求1所述的方法，其中，所述第二类型的半导体器件(280)通过以下操作形成：
在所述第二阱区域(254)上构成绝缘体层(257)；
在所述绝缘体层(257)上构成所述第二类型的栅极区域(258)；和
在所述第二类型的栅极区域(258)的相对两侧上形成绝缘间隔物(259)。
10.如权利要求9所述的方法，其中，所述第二FUSI栅极形成在整个所述第一类型的栅极区域(263)上执行，并且其中，所述整个所述第一类型的栅极区域(263)包含从所述第一类型的栅极区域(263)的接触所述绝缘体层(257)的下表面延伸到所述第一类型的栅极区域(263)的上表面的区域。
11.如权利要求9所述的方法，其中，所述第二阱区域(254)被构成为NFET(N型场效应晶体管)阱区域和PFET(P型场效应晶体管)阱区域中的任意一种。
12.如权利要求1所述的方法，其中，所述第一金属层(218)和第二金属层(275)由Ti、Co、Ni、Pt、Re、W、Pd、Ta及其合金中的任意一种形成。
13.如权利要求1所述的方法，还包含在所述第一金属层(218)和所述第二金属层(275)中的每一个上形成遮盖层。
14.如权利要求13所述的方法，其中，所述遮盖层包含TiN、Ti和TaN中的任意一种。
15.如权利要求13所述的方法，其中，所述第一和第二类型的栅极区域(263、258)中的每一个均包含多晶硅材料，并且其中，所述第一和第二FUSI栅极形成中的每一个均包含下述步骤：
执行第一退火工艺，以便将所述多晶硅材料转换为具有第一水平硅化物表面电阻的富含金属的硅化物；
去除未反应的金属和所述遮盖层；和
执行第二退火工艺，以便将所述富含金属的硅化物转换为具有低于所述第一水平硅化物表面电阻的第二水平硅化物表面电阻的硅化物。
16.一种在互补金属氧化物半导体(CMOS)器件中制造自对准双重全硅化(FUSI)栅极的方法，所述方法包含：
在半导体衬底(252)中形成具有第一阱区域(253)的第一类型的半导体器件(270)，在所述第一阱区域(253)中形成第一源极/漏极硅化物区域(266)，和形成与所述第一源极/漏极硅化物区域(266)隔离的第一类型的栅极区域(263)；
在所述半导体衬底(252)中形成具有第二阱区域(254)的第二类型的半导体器件(280)，在所述第二阱区域(254)中形成第二源极/漏极硅化物区域(256)，和形成与所述第二源极/漏极硅化物区域(256)隔离的第二类型的栅极(258)；
在所述第一和第二源极/漏极硅化物区域(266、256)中的每一个上形成电介质层；
利用掩模屏蔽所述第一类型的半导体器件(270)；
在所述第二类型的半导体器件(280)上淀积第一金属层(218)；
在所述第二类型的栅极区域(258)上执行第一FUSI栅极形成；
去除所述掩模；
在所述第一和第二类型的半导体器件(270、280)上淀积第二金属层(257)；和
在所述第一类型的栅极区域(263)上执行第二FUSI栅极形成。
17.如权利要求16所述的方法，其中，所述第一FUSI栅极形成在整个所述第二类型的栅极区域(258)上执行，并且其中，所述第二FUSI栅极形成在整个所述第一类型的栅极区域(263)上执行。
18.如权利要求16所述的方法，其中，所述第一阱区域(253)被构成为NFET(N型场效应晶体管)阱区域，并且所述第二阱区域(254)被构成为PFET(P型场效应晶体管)阱区域。
19.如权利要求16所述的方法，其中，所述第一阱区域(253)被构成为PFET(P型场效应晶体管)阱区域，并且所述第二阱区域(254)被构成为NFET(N型场效应晶体管)阱区域。
20.如权利要求16所述的方法，其中，所述第一金属层(218)由不同于所述第二金属层(275)的材料形成。
21.如权利要求16所述的方法，其中，所述第一类型的半导体器件(270)通过以下操作形成：
在所述第一阱区域(253)上构成绝缘体层(262)；
在所述绝缘体层(262)上构成所述第一类型的栅极区域(263)；和
在所述第一类型的栅极区域(263)的相对两侧上形成绝缘间隔物(261)。
22.如权利要求21所述的方法，其中，所述第二FUSI栅极形成在整个所述第一类型的栅极区域(263)上执行，并且其中，所述整个所述第一类型的栅极区域(263)包含从所述第一类型的栅极区域(263)的接触所述绝缘体层(262)的下表面延伸到所述第一类型的栅极区域(263)的上表面的区域。
23.如权利要求16所述的方法，其中，所述第二类型的半导体器件(280)通过以下操作形成：
在所述第二阱区域(254)上构成绝缘体层(257)；
在所述绝缘体层(257)上构成所述第二类型的栅极区域(258)；和
在所述第二类型的栅极区域(258)的相对两侧上形成绝缘间隔物(259)。
24.如权利要求23所述的方法，其中，所述第一FUSI栅极形成在整个所述第二类型的栅极区域(258)上执行，并且其中，所述整个所述第二类型的栅极区域(258)包含从所述第二类型的栅极区域(258)的接触所述绝缘体层(257)的下表面延伸到所述第二类型的栅极区域(258)的上表面的区域。
25.如权利要求16所述的方法，其中，所述第一金属层(218)和所述第二金属层(275)由Ti、Co、Ni、Pt、Re、W、Pd、Ta及其合金中的任意一种形成。
26.如权利要求16所述的方法，还包含在所述第一金属层(218)和所述第二金属层(275)中的每一个上形成遮盖层。
27.如权利要求26所述的方法，其中，所述遮盖层包含TiN、Ti和TaN中的任意一种。
28.如权利要求26所述的方法，其中，所述第一和第二类型的栅极区域(263、258)中的每一个均包含多晶硅材料，并且其中，所述第一和第二FUSI栅极形成中的每一个均包含：
执行第一退火工艺，以便将所述多晶硅材料转换为具有第一水平硅化物表面电阻的富含金属的硅化物；
去除未反应的金属和所述遮盖层；和
执行第二退火工艺，以便将所述富含金属的硅化物转换为具有低于所述第一水平硅化物表面电阻的第二水平硅化物表面电阻的硅化物。
29.一种在半导体衬底(252)上制造包含全硅化(FUSI)栅极(258、263)的集成电路(251)的方法，所述方法包含：
在所述半导体衬底(252)中形成具有第一阱区域(253)的第一类型的半导体器件(270)，在所述第一阱区域(253)中形成第一源极/漏极硅化物区域(266)，和形成与所述第一源极/漏极硅化物区域(266)隔离的第一类型的栅极区域(263)；
在所述半导体衬底(252)中形成具有第二阱区域(254)的第二类型的半导体器件(280)，在所述第二阱区域(254)中形成源极/漏极硅化物区域(256)，和形成与所述第二源极/漏极硅化物区域(256)隔离的第二类型的栅极区域(258)；
在所述第二类型的半导体器件(280)上选择性地形成第一金属层(218)；
只在所述第二类型的栅极区域(258)上执行第一FUSI栅极形成；
在所述第一类型的半导体器件(270)和所述第二类型的半导体器件(280)上淀积第二金属层(275)；和
只在所述第一类型的栅极区域(263)上执行第二FUSI栅极形成。
30.如权利要求29所述的方法，其中，所述第一金属层(218)由不同于所述第二金属层(275)的材料形成，并且其中，所述第一金属层(218)和第二金属层(275)由Ti、Co、Ni、Pt、Re、W、Pd、Ta及其合金中的任意一种形成。
31.如权利要求29所述的方法，其中，所述第一类型的半导体器件(270)通过以下操作形成：
在所述第一阱区域(253)上构成绝缘体层(262)；
在所述绝缘体层(262)上构成所述第一类型的栅极区域(263)；和
在所述第一类型的栅极区域(263)的相对两侧上形成绝缘间隔物(261)，
其中，所述第二FUSI栅极形成在整个所述第一类型的栅极区域(263)上执行，并且其中，所述整个所述第一类型的栅极区域(263)包含从所述第一类型的栅极区域(263)的接触所述绝缘体层(262)的下表面延伸到所述第一类型的栅极区域(263)的上表面的区域。
32.如权利要求29所述的方法，其中，所述第一阱区域(253)被构成为NFET(N型场效应晶体管)阱区域和PFET(P型场效应晶体管)阱区域中的任意一种。
33.如权利要求29所述的方法，其中，所述第二类型的半导体器件(280)通过以下操作形成：
在所述第二阱区域(254)上构成绝缘体层(257)；
在所述绝缘体层(257)上构成所述第二类型的栅极区域(258)；和
在所述第二类型的栅极区域(258)的相对两侧上形成绝缘间隔物(259)，
其中，所述第一FUSI栅极形成在整个所述第二类型的栅极区域(258)上执行，并且其中，所述整个所述第二类型的栅极区域(258)包含从第二类型的栅极区域(258)的接触所述绝缘体层(257)的下表面延伸到所述第二类型的栅极区域(258)的上表面的区域。
34.如权利要求29所述的方法，其中，所述第二阱区域(254)被构成为NFET(N型场效应晶体管)阱区域和PFET(P型场效应晶体管)阱区域中的任意一种。
35.如权利要求29所述的方法，还包含在所述第一金属层(218)和所述第二金属层(275)中的每一个上形成遮盖层，其中，所述遮盖层包含TiN、Ti和TaN中的任意一种。
36.如权利要求35所述的方法，其中，所述第一和第二类型的栅极区域(263、258)中的每一个均包含多晶硅材料，并且其中，所述第一和第二FUSI栅极形成中的每一个均包含：
执行第一退火工艺，以便将所述多晶硅材料转换为具有第一水平硅化物表面电阻的富含金属的硅化物；
去除未反应的金属和所述遮盖层；和
执行第二退火工艺，以便将所述富含金属的硅化物转换为具有低于所述第一水平硅化物表面电阻的第二水平硅化物表面电阻的硅化物。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/904,885 US7122472B2 (en) | 2004-12-02 | 2004-12-02 | Method for forming self-aligned dual fully silicided gates in CMOS devices |
| US10/904,885 | 2004-12-02 | ||
| PCT/US2005/043473 WO2006060574A2 (en) | 2004-12-02 | 2005-12-01 | Method for forming self-aligned dual fully silicided gates in cmos devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101069282A true CN101069282A (zh) | 2007-11-07 |
| CN101069282B CN101069282B (zh) | 2012-05-30 |
Family
ID=36565726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005800414218A Expired - Fee Related CN101069282B (zh) | 2004-12-02 | 2005-12-01 | 用于在cmos器件中形成自对准双重全硅化栅极的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7122472B2 (zh) |
| EP (1) | EP1831925A4 (zh) |
| JP (1) | JP2008522443A (zh) |
| KR (1) | KR20070085699A (zh) |
| CN (1) | CN101069282B (zh) |
| TW (1) | TW200623276A (zh) |
| WO (1) | WO2006060574A2 (zh) |
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| CN104094372A (zh) * | 2012-02-06 | 2014-10-08 | 希百特股份有限公司 | 双重自对准金属氧化物tft |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2004
- 2004-12-02 US US10/904,885 patent/US7122472B2/en not_active Expired - Fee Related
-
2005
- 2005-11-25 TW TW094141589A patent/TW200623276A/zh unknown
- 2005-12-01 JP JP2007544509A patent/JP2008522443A/ja active Pending
- 2005-12-01 WO PCT/US2005/043473 patent/WO2006060574A2/en active Application Filing
- 2005-12-01 CN CN2005800414218A patent/CN101069282B/zh not_active Expired - Fee Related
- 2005-12-01 KR KR1020077012543A patent/KR20070085699A/ko not_active Application Discontinuation
- 2005-12-01 EP EP05852637A patent/EP1831925A4/en not_active Withdrawn
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| CN104094372A (zh) * | 2012-02-06 | 2014-10-08 | 希百特股份有限公司 | 双重自对准金属氧化物tft |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2006060574A2 (en) | 2006-06-08 |
| EP1831925A2 (en) | 2007-09-12 |
| EP1831925A4 (en) | 2009-06-24 |
| US20060121663A1 (en) | 2006-06-08 |
| JP2008522443A (ja) | 2008-06-26 |
| CN101069282B (zh) | 2012-05-30 |
| WO2006060574A3 (en) | 2006-07-20 |
| US7122472B2 (en) | 2006-10-17 |
| TW200623276A (en) | 2006-07-01 |
| KR20070085699A (ko) | 2007-08-27 |
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| JP2006196561A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120530 Termination date: 20151201 |
|
| EXPY | Termination of patent right or utility model |