KR101012241B1 - 반도체 소자의 실리사이드 형성 방법 - Google Patents

반도체 소자의 실리사이드 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 실리사이드 형성 기술에 관한 것으로, 실리콘 기판의 상부에 게이트 산화막과 폴리실리콘을 게재하여 게이트 전극을 형성하고, 게이트 전극의 측벽에 질화막 스페이서를 형성하여 실리콘 기판 상에 소스/드레인 및 비정질화 임플란트를 동시에 수행하는 것을 특징으로 한다. 본 발명에 의하면, 클러스터 이온 빔 임플란테이션을 활용하여 소스/드레인 임플란트와 비정질화 임플란트를 동시에 수행함으로써, 공정의 단순화를 가져올 수 있다.
반도체, 실리사이드, 소스/드레인, 비정질화(amorphization), 임플란트

Description

반도체 소자의 실리사이드 형성 방법{METHOD FOR FORMING SALICIDE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 소스/드레인 임플란트와 비정질화(amorphization) 임플란트(implant) 공정을 동시에 수행하는데 적합한 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계 룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전에는 문제가 없었던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저하게 저감될 수 있었다.
초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 살리사이드화 반응을 일으킴으로써 살리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로 살리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각하여 제거하게 된다.
이와 같이 트랜지스터(Transistor)가 구동할 때 금속 배선과 실리콘(Si) 기판의 인터페이스에서 매우 큰 저항이 존재하게 되므로, 금속과 실리콘 기판 사이에 저항 접합(Ohmic Contact)을 형성하기 위해 실리콘과 금속(Co, Ti, Pt, W, etc.)의 화합물을 사용하고, 높은 농도의 소스/드레인 임플란트를 수행하게 되며, 이를 통해 살리사이드를 형성하게 되는 것이다.
상기한 바와 같이 동작하는 종래 기술에 의한 실리사이드 형성 공정에 있어서는, 실리사이드의 형성을 쉽게하고, 실리사이드의 퀄리티를 개선시키기 위해, 실리사이드 공정을 진행하기 전에 소스/드레인 임플란트 이외에 같은 영역에 이온의 채널링 현상을 억제하여 정확한 접합 깊이(junction depth)를 얻기 위해 먼저 비정질화(amorphization) 임플란트를 수행한 후, 실리사이드를 형성하게 되므로 보다 많은 공정 단계가 필요하게 된다는 문제점이 있었다.
이에 본 발명은, 실리콘 기판에 실리사이드 형성을 수행하는 경우에 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행하여 공정의 단순화를 가능하게 할 수 있는 반도체 소자의 실리사이드 형성 방법을 제공한다.
또한 본 발명은, 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행하기 위해 분자를 이용한 분자 임플란트로 실시할 수 있는 반도체 소자의 실리사이드 형성 방법을 제공한다.
또한 본 발명은, 실리콘 기판에 실리사이드 형성을 수행하는 경우에 데카보란(Decaborane)(B10H14) 또는 옥타데카보란(Octadecaborane)(B18H22)을 사용하고, 이온주입 에너지는 10 keV에서 20 keV 이하의 에너지를 사용하여 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행할 수 있는 반도체 소자의 실리사이드 형성 방법을 제공한다.
본 발명의 일 실시예 방법은, 반도체 소자의 실리사이드 형성 방법에 있어서, 실리콘 기판의 상부에 게이트 산화막과 폴리실리콘을 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 질화막 스페이서를 형성하는 단계; 상기 실리콘 기판 상에 소스/드레인 및 비정질화 임플란트를 동시에 수행하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 클러스터 이온 빔 임플란테이션을 활용하여 소스/드레인 임플란트와 비정질화 임플란트를 동시에 수행함으로써, 공정의 단순화를 가져올 수 있으며, 이를 통해 높은 원자 질량으로 실리콘 표면을 비정질화 시키는 것이 가능하고, 소자의 집적화에 따른 이온 임플란테이션의 과제인 초저접합(Ultra Shallow Junction)을 형성할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생 략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 실리콘 기판에 실리사이드 형성을 수행하는 경우에 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행하여 공정의 단순화를 가능하게 하는 것이다.
즉, 게이트 전극 및 스페이서가 형성된 실리콘 기판 상에 데카보란(Decaborane)(B10H14) 또는 옥타데카보란(Octadecaborane)(B18H22)을 사용하고, 이온주입 에너지는 10 keV에서 20 keV 이하의 에너지를 사용하여 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행하는 것이다.
이하 도 1 내지 도 4를 통해 실리사이드 형성 시 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행하는 공정을 구체적으로 설명하도록 한다.
도 1은 본 발명의 바람직한 실시예에 따른 실리사이드 형성을 위한 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 실리콘 기판(100) 상부에 게이트 산화막(102)을 증착하고 게이트 산화막 상부에 폴리실리콘(104)을 증착한다. 이후 게이트 산화막(102)과 폴리실리콘(104)이 증착된 구조물을 이방성 식각공정을 거쳐 패터닝된 게이트 전극을 형성한다. 그리고 게이트 전극의 측벽을 둘러싸는 스페이서(106)를 형성하는데 이 것은 스페이서가 임플란트 공정에서 마스크(mask)의 역할과 소정의 장벽(barrier) 역할을 하게 된다.
도 2는 본 발명의 바람직한 실시예에 따른 실리사이드 형성을 위한 임플란트 가 수행된 반도체 기판을 도시한 단면도이다.
도 2를 참조하면, 도 1과 같이 게이트 전극과 스페이서(106)가 형성된 실리콘 기판(100)상에 분자 임플란트를 이용하여 소스/드레인 영역(108)과 폴리 실리콘 영역(110)에 임플란트를 실시한다. 이때, 임플란트는 분자를 이온화한 분자 임플란트이며, 실리콘 보다 원자 질량이 큰 분자를 이용하는 것으로서, 적용 디바이스와 기술에 따라 사용되는 보론 화합물(Boron Compounds)은 데카보란(Decaborane)(B10H14) 또는 옥타데카보란(Octadecaborane)(B18H22) 중 어느 하나를 선택하여 사용하고, 이온주입 에너지는 10 keV에서 20 keV 이하의 에너지를 사용하여 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 실시한다. 도즈(Dose)는 일반적인 소스/드레인 형성 시 사용되는 1E15-5E15 ions/cm3의 범위로 이온을 주입한다.
이때, 옥타데카보란(Octadecaborane)(B18H22)을 20keV 에너지로 사용하는 경우에 보론 이온은 1keV의 에너지를 가지게 됨으로써 초저접합(Ultra Shallow Junction)의 조건도 만족할 수 있다. 또한, 높은 추출에너지(Extraction Energy)를 사용하므로 안정적인 빔 생산이 가능하다는 장점이 있다.
도 3은 본 발명의 바람직한 실시예에 따른 넌 실리사이드 PE-TEOS막이 증착된 반도체 기판을 도시한 단면도이다.
도 3을 참조하면, 도 2에 도시한 바와 같이 클러스터(Cluster) 이온 임플란트를 활용하여 소스/드레인 임플란트와, 선 비정형질 임플란트를 동시에 수행한 이후, 실리사이드가 형성되는 영역을 선별하기 위해 절연막으로서, 넌-실리사이드(non-salicide) PE-TEOS막(Plasma-Enhanced tetra-ethyl- ortho-silicate)(112)을 형성하게 된다.
도 4는 본 발명의 바람직한 실시예에 따라 실리사이드가 형성되는 영역이 식각된 반도체 기판을 도시한 단면도이다.
도 4를 참조하면, 도 3과 같이 넌 실리사이드 PE-TEOS막(112)에서 포토 마스크(도시하지 않음)를 이용하여 넌 실리사이드 영역의 PE-TEOS막(112)은 보호하고 실리사이드가 형성될 영역을 선택적으로 식각하게 된다.
도 5는 본 발명의 바람직한 실시예에 따라 반도체 기판 전면에 실리사이드 형성을 위한 금속막을 도포한 도면이다.
도 5를 참조하면, 도 4의 식각을 통하여 실리사이드가 형성된 영역, 즉 임플란트가 실시된 소스/드레인 영역과 게이트 전극 부분이 드러나게 한다. 다음으로는 PE-TEOS막(112)과 소스/드레인 및 게이트가 형성된 반도체 기판 전면에 실리사이드 형성을 위한 금속막(114)을 도포하며, 이때, 사용될 수 있는 금속은 티타늄(Ti), 코발트(Co), Ni(니켈) 중 어느 하나가 될 수 있다. 이후, 금속막(114)이 도포된 소스/드레인 영역과 게이트 전극 부분에 대한 열처리(Annealing) 공정을 수행하여 실리사이드를 형성하고, 실리사이드와 반응하지 않은 금속막(114)에 대해서는 선택적 에칭을 통해 제거하게 된다.
이와 같이 열처리 공정과 실리사이드 미반응 금속막(114)의 제거를 통하여 도 6과 같이 PE-TEOS막(112)이 식각된 영역 즉, 소스/드레인 및 게이트 전극의 일부분 또는 전부분에 대한 실리사이드를 형성하게 된다.
한편, 실리사이드는 임플란트 실시 후, 도 3 내지 도 6에 대해 설명한 바와 같이 PE-TEOS막(112) 및 금속막(114) 도포를 통하여 형성하고 있으나, 이와 같은 방법 외에 다른 공정을 통해서도 실리사이드를 형성할 수 있다.
도 7은 본 발명의 바람직한 다른 실시예에 따라 반도체 기판 전면에 실리사이드 형성을 위한 금속막을 도포한 도면이다.
도 7을 참조하면, 도 2에서와 같이 임플란트 실시 후, 소스/드레인 및 게이트가 형성된 반도체 기판 상에 실리사이드 형성을 위한 금속막(116), 즉 티타늄(Ti), 코발트(Co), Ni(니켈) 중 하나의 금속을 이용하여 금속막을 도포한다.
이후, 금속막이 도포된 반도체 기판 상에 소스/드레인 영역 및 게이트 부분에 대한 열처리 공정을 수행하여 소스/드레인 영역 및 게이트 상에 실리사이드층을 형성하고, 실리사이드와 반응하지 않은 금속막(116)에 대해서는 선택적 에칭을 통해 제거하여 도 8과 같이 반도체 기판에 실리사이드를 형성하게 된다.
도 9는 본 발명의 바람직한 다른 실시예에 따라 실리사이드가 형성된 반도체 기판 상에 절연막이 증착된 도면이다.
도 9를 참조하면, 실리사이드가 형성된 반도체 기판 상에 절연막으로서, PE-TEOS막(118)을 형성하고, 형성된PE-TEOS막(118)에서 포토 마스크를 이용하여 실리사이드가 형성된 영역 즉, 소스/드레인 영역 및 게이트의 일부분 또는 전부가 오픈 되도록 선택적으로 식각하여 콘택을 형성함으로써, 도 10과 같은 형태를 이룰 수 있다.
이상 설명한 바와 같이, 본 발명은 게이트 전극 및 스페이서가 형성된 실리콘 기판 상에 데카보란(Decaborane)(B10H14) 또는 옥타데카보란(Octadecaborane)(B18H22)을 사용하고, 이온주입 에너지는 10 keV에서 20 keV 이하의 에너지를 사용하여 소스/드레인 임플란트와, 비정질화 임플란트를 동시에 수행하여 공정의 단순화를 가능하게 한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 바람직한 실시예에 따른 실리사이드 형성을 위한 반도체 기판을 도시한 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 실리사이드 형성을 위한 임플란트 가 수행된 반도체 기판을 도시한 단면도,
도 3은 본 발명의 바람직한 실시예에 따른 넌 실리사이드 PE-TEOS막이 증착된 반도체 기판을 도시한 단면도,
도 4는 본 발명의 바람직한 실시예에 따라 실리사이드가 형성되는 영역이 식각된 반도체 기판을 도시한 단면도,
도 5는 본 발명의 바람직한 실시예에 따라 반도체 기판 전면에 실리사이드 형성을 위한 금속막을 도포한 도면,
도 6은 본 발명의 바람직한 실시예에 따라 실리사이드가 형성된 반도체 기판을 도시한 단면도,
도 7은 본 발명의 바람직한 다른 실시예에 따라 반도체 기판 전면에 실리사이드 형성을 위한 금속막을 도포한 도면,
도 8은 본 발명의 바람직한 다른 실시예에 따라 실리사이드가 형성된 반도체 기판을 도시한 단면도,
도 9는 본 발명의 바람직한 다른 실시예에 따라 실리사이드가 형성된 반도체 기판 상에 절연막이 증착된 도면,
도 10은 본 발명의 바람직한 다른 실시예에 따라 절연막의 식각으로 콘택이 형성된 반도체 기판을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 　　　　　　　　　　102 : 게이트 산화막
104 : 폴리실리콘　　　　　　　　　　　　106 : 스페이서
108 :　폴리 실리콘 영역　　　　　 110 : 소스/드레인 영역
112, 118 : 절연막(PE-TEOS)
114, 116 : 실리사이드 형성을 위한 금속막

Claims (12)

  1. 반도체 소자의 실리사이드 형성 방법에 있어서,
    실리콘 기판의 상부에 게이트 산화막과 폴리실리콘을 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 실리콘 기판 상에 소스/드레인을 형성하는 동시에 분자를 이온화한 보론화합물을 이용하여 비정질화 임플란트를 수행하는 단계
    를 포함하는 반도체 소자의 실리사이드 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 보론화합물은,
    데카보란(B10H14) 또는 옥타데카보란(B18H22)인 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  6. 제 1항에 있어서,
    상기 방법은,
    상기 임플란트 실시 후, 절연막을 증착하는 단계;
    상기 절연막의 일부를 식각하여 상기 절연막 하부의 상기 소스/드레인 및 게이트 전극의 일부 또는 전부를 오픈하는 단계;
    실리사이드 형성을 위한 금속막을 전면에 도포하는 단계;
    열처리 공정을 수행하여 식각된 영역에 실리사이드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  7. 제 6항에 있어서,
    상기 절연막은,
    PE-TEOS막인 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  8. 제 6항에 있어서,
    상기 실리사이드 형성을 위한 금속막은,
    Ti, Co, Ni 중 어느 하나를 이용하여 형성 하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  9. 제 1항에 있어서,
    상기 방법은,
    상기 임플란트 실시 후, 전면에 실리사이드 형성을 위한 금속막을 도포하는 단계;
    상기 도포한 금속막 상에 열처리를 수행하여 상기 소스/드레인 및 게이트 전극 상에 실리사이드 층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  10. 제 9항에 있어서,
    상기 실리사이드 형성을 위한 금속막은,
    Ti, Co, Ni 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  11. 제 9항에 있어서,
    상기 방법은,
    상기 실리사이드 층이 형성된 반도체 기판 상에 절연막을 증착하는 단계;
    상기 절연막 상에 실리사이드층이 형성된 영역의 일부 또는 전부를 식각하여 콘택을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  12. 제 11항에 있어서,
    상기 절연막은,
    PE-TEOS막인 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
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