KR19990030574A - 실리사이드 및 엘디디 구조를 갖는 반도체 디바이스의 제조방법 - Google Patents

실리사이드 및 엘디디 구조를 갖는 반도체 디바이스의 제조방법 Download PDF

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Abstract

LDD(lightly doped drain) 구조로 설계된 MOS 디바이스 내에 자기 정렬로 실리사이드화된 영역들을 형성하는 방법에서는, 활성 영역 상에 버퍼층이 형성된 후, LDD 구조의 고농도 불순물 영역들을 형성하기 위한 이온 주입 공정이 수행되도록 함으로써 상기 이온 주입 공정에서 상기 활성 영역이 손상되지 않는다. 따라서, 전이금속막과 실리콘 간의 계면 부위에서의 전이금속 원자들 및 실리콘 원자들의 국부적인 확산의 가속/지연이 발생되지 않아 실리사이드 막에서 보이드가 형성되지 않는다.

Description

실리사이드 및 엘디디 구조를 갖는 반도체 디바이스의 제조 방법(METHOD FOR FABRICATING SEMICONDUCTOR DEVICE HAVING SALICIDE AND LDD STRUCTURE)
본 발명은 MOS(metal oxide semiconductor) 집적회로 디바이스들을 제조하는 방법에 관한 것으로, 더 구체적으로는 LDD(lightly doped drain) 구조로 설계된 디바이스 내에 자기 정렬로 실리사이드화된 영역들(self-aligned silicided regions)을 형성하는 방법에 관한 것이다.
0.35㎛ 선폭(feature size) 이하로 설계된 MOS 디바이스들의 제조에 있어서, 트랜지스터들의 소오스/드레인 영역들 및 폴리실리콘 게이트 영역들을 실리사이드화하는 기술의 사용이 일반화되어 있다. Berti 등의 U.S. Pat. No. 5,567,651 및 Dass 등의 U.S. Pat. No. 5,605,865에는 반도체 디바이스 내에 자기 정렬된 실리사이드를 형성하는 기술들, 그리고 이 실리사이데이션에 의해서 얻어지는 장점들이 기술되어 있다. 상기 문헌들에 기술되어 있는 바와 같이, 실리사이데이션 공정은 양호한 오믹 컨택(ohmic contact), 소오스/드레인 영역 및 폴리실리콘 배선들의 면저항(sheet resitance)의 감소, 유효 컨택 영역의 증가, 그리고 에치 스탑(each stop)의 제공을 위해 채용되고 있다.
자기 정렬된 실리사이드(즉, 살리사이드) 구조 및 LDD 구조를 갖는 MOS 디바이스를 제조하는 방법들이 Mitsui 등의 U.S. Pat. No. 5,089,865, Wang 등의 U.S. Pat. No. 5,508,212, Huang의 U.S. Pat. No. 5,554,549 등에 개시되어 있다. MOS 공정들에서, 소오스/드레인 및 폴리실리콘 게이트 영역들에 자기 정렬된 실리사이드(self-aligned silicide or salicide)를 형성하기 위한 물질들로서는 코발트(Co), 타이타늄(Ti), 플래티눔(Pt), 팔라디움(Pd), 니켈(Ni), 그리고 몰리브데눔(Mo) 등이 주로 사용되고 있다. 이들 중에서, 특히, 코발트(Co)가 유용하게 사용되고 있는 데, 이는 Co 실리사이드가 상대적으로 더 낮은 저항성을 제공하고, 저온 공정의 수행을 가능하게 하고, 그리고 접합영역들의 경계에서의 래치-업(latch up)을 억제하는 장점들을 갖고 있기 때문이다.
다음에는, Co 실리사이드 구조 및 LDD 구조를 갖는 종래의 MOS 트랜지스터 제조 방법에 대해 간략하게 설명한다. 먼저, 게이트 측벽 스페이서들을 이용한 이온 주입 공정을 수행하는 것에 의해서, 게이트 양측에, 소오스/드레인으로서 사용되는 저농도 및 고농도 불순물 도핑 영역들(lightly and heavily doped impurity regions)이 형성된다. 다음에, 폴리실리콘 게이트의 상부 표면과 상기 고농도 불순물 도핑 영역 상에 CVD에 의해 Co 막이 형성된다. 이어, 저온(예컨대, 400∼500℃)에서의 급속 열처리를 수행함으로써, 상기 전이 금속막과 실리콘의 계면 부위에서 CoSi가 형성된다. 다음, 더 높은 온도에서의 열처리를 수행함으로써, 더 낮은 저항의 CoSi2막이 상기 게이트 상부 및 상기 고농도 불순물 도핑 영역에 형성된다.
그러나, 디바이스 제조 공정의 조건들에 따라서, Co 실리사이드 막의 표면, 내부, 그리고 실리콘과의 계면부에 직경 800∼2000Å의 구형 혹은 반구형의 보이드(void)가 형성된다. 이런 보이드는 접합 누설 전류의 증가를 야기시킴으로써 디바이스의 전기적인 특성을 열화시킨다.
각 공정 조건들 하에서 형성된 실리사이드 막들을 SEM(scanning electron microscopy)을 사용하여 관찰한 결과, (1) 너무 얇은(예컨대, 50Å 이하) 두께의 게이트 절연층을 건식 식각하는 공정에서 활성 영역이 손상되면, (2) 게이트 측벽 스페이서들의 형성을 위한 건식 식각 공정에서 활성 영역이 손상되면, 그리고 (3) 특히 고농도 불순물 도핑 영역의 형성을 위한 이온 주입 공정에서 매우 높은 에너지에 의해서 가속된 불순물 이온들이 노출된 실리콘으로 직접 주입될 때 활성 영역이 크게 손상되면, Co 막과 실리콘 간의 계면 부위에서의 Co 원자들 및 Si 원자들의 국부적인 확산의 가속/지연으로 인해서 위에서 기술한 보이드 결함이 발생하는 것으로 확인되었다.
본 발명의 목적은 작은 접합 누설을 갖는 살리사이드 및 LDD 구조의 MOS 집적회로 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 LDD 반도체 디바이스에서 보이드를 갖지 않는 실리사이드 영역들을 형성하는 방법을 제공하는 것이다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조 방법을 공정 순서대로 보여주는 단면도들;
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 MOSFET의 제조 방법을 공정 순서대로 보여주는 단면도들; 그리고
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 MOSFET의 제조 방법을 공정 순서대로 보여주는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
11, 21, 31 : 실리콘 기판 12, 22, 32 : 게이트 절연층
13, 23, 33 : 폴리실리콘 게이트 14, 24, 34 : 저농도 불순물 영역들
17, 27, 37 : 고농도 불순물 영역들19, 29, 39 : 전이금속막
20, 30, 40 : 실리사이드 막
상기 목적들을 달성하기 위한 본 발명의 MOS 디바이스의 제조 방법에 따르면, 먼저, 제 1 도전형의 실리콘 기판의 비활성 영역에 소자 격리용 필드 산화막들이 형성된 후, 상기 기판 내의 활성영역의 일부 표면 상에 게이트 절연층 및 폴리실리콘 게이트가 형성된다. 상기 게이트의 양측의 상기 기판 내로 제 2 도전형의 제 1의 불순물들을 이온 주입하는 것에 의해 저농도의 제 1의 불순물 영역들이 형성된다. 이어, 상기 게이트의 양측벽들 상에는 측벽 스페이서들이 형성되고, 상기 게이트의 상부 및 상기 제 1의 불순물 영역들 상에 버퍼층(buffer layer)이 형성된다. 상기 버퍼층은 다음에 이어지는 고농도 불순물 영역의 형성을 위한 이온 주입 공정에서 상기 활성 영역이 손상되는 것을 방지할 수 있을 정도의 두께(예컨대, 30Å 정도 또는 그 이상)로 형성된다. 상기 측벽 스페이서들을 매스크(mask)로서 사용하여 상기 버퍼층을 통해 상기 제 1의 불순물 영역들 내로 상기 제 2 도전형의 제 2의 불순물들이 이온 주입된다. 이로써, 상기 제 1의 불순물 영역들보다 높은 농도를 갖는 제 2의 불순물 영역들이 형성된다. 다음, 상기 버퍼층을 제거해서 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들의 표면들이 노출되도록 한다. 상기 노출된 표면들 상에는 자성을 갖는 전이금속막(transition metal film)이 형성된다. 마지막으로, 열처리가 수행되는 데, 이 열처리에 의해서 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들에는 자기 정렬된 실리사이드 막이 형성된다.
이상과 같이, 본 발명에 따르면, 활성 영역 상에 버퍼층이 형성된 후, LDD 구조의 고농도 불순물 영역들을 형성하기 위한 이온 주입 공정이 수행되도록 함으로써 상기 이온 주입 공정에서 상기 활성 영역이 손상되지 않는다. 따라서, 전이금속막과 실리콘 간의 계면 부위에서의 전이금속 원자들 및 실리콘 원자들의 국부적인 확산의 가속/지연이 발생되지 않아 실리사이드 막에서 보이드가 형성되지 않는다.
다음에는 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
<제 1 실시예>
도 1a를 참조하면, p형의 반도체 기판(11)의 활성 영역(또는, n형의 웰) 내에 게이트 절연층(12)과 폴리실리콘 게이트(13)가 순차로 형성된다.
도 1b를 참조하면, P(또는 B) 이온들이 주입된다. 이 이온 주입에 의해, n-(또는 p-) 불순물 영역들(14)이 형성된다.
도 1c에 도시된 바와 같이, 상기 결과 구조 상에 절연막(15)이 형성된다. 상기 절연막(15)은 SiO2또는 SiN으로 형성된다.
도 1d를 참조하면, 상기 절연막(15)을 비등방적으로 식각하는 것에 의해서 게이트의 측벽 상에 측벽 스페이서들(15a)을 형성하되, 상기 게이트(13)의 상부 및 상기 불순물 영역들(15) 상에는 약 30Å 또는 그 이상의 두께의 잔류 절연막(15b)이 존재하도록 한다. 이어, 상기 결과 구조의 표면에 As(또는 BF2) 이온들을 주입됨으로써 n+(또는 p+) 영역들(17)가 형성된다. 이 이온 주입 공정에서, LDD 구조의 소오스/드레인(18)이 형성된다.
다음 1e를 참조하면, 상기 결과 구조의 전체 표면 위에는, 자성을 갖는 전이금속막(19)이 플라즈마를 이용하는 물리적 또는 화학적 증착에 의해 100∼250Å(바람직하게는, 약 150Å)의 두께로 형성된다. 이때, 상기 전이금속막으로서는, Co 막, Ti 막, Ni 막, 또는 그들의 합금막이 사용된다.
다음, 열처리에 의해, 도 1f에 도시된 바와 같이, 게이트의 상부와 불순물 영역들에 자기 정렬된 실리사이드 막들(20)이 400∼800Å의 두께로 형성된다. 상기 열처리 공정에서는, 먼저, 저온 급속 열처리(RTA)(약 400∼500℃의 온도)가 수행된 후, 다시 고온 열처리(대략 650℃ 이상)가 수행된다. 이후, 반응하지 않은 전이금속막(19)은 선택적으로 제거되고, 통상적인 배선 공정이 진행된다.
<제 2 실시예>
도 2a를 참조하면, p형의 반도체 기판(21)의 활성 영역(또는, n형의 웰) 내에 게이트 절연층(22)과 폴리실리콘 게이트(23)가 순차로 형성된다.
도 2b를 참조하면, P(또는 B) 이온들이 주입됨으로써, n-(또는 p-) 불순물 영역들(24)이 형성된다.
도 2c에 도시된 바와 같이, 상기 결과 구조 상에 절연막(25)이 형성된다.
도 2d를 참조하면, 상기 게이트의 상부 및 상기 불순물 영역들(24)의 표면들이 노출되도록 상기 절연막(15)을 비등방적으로 식각하는 것에 의해서 게이트의 측벽 상에 측벽 스페이서들(25a)을 형성한다.
도 2e를 참조하면, 약 30Å 또는 그 이상의 두께의 절연막(26)이 형성된다. 상기 절연막(26)로서는 SiO2막 또는 SiN 막이 사용된다. 이어, 상기 결과 구조의 표면에 As(또는 BF2) 이온들을 주입됨으로써 n+(또는 p+) 영역들(27)이 형성된다. 이 이온 주입 공정에서, LDD 구조의 소오스/드레인(28)이 형성된다.
다음 2f를 참조하면, 상기 결과 구조의 전체 표면 위에는, 자성을 갖는 전이금속막(29)이 플라즈마를 이용하는 물리적 또는 화학적 증착에 의해 100∼250Å(바람직하게는, 약 150Å)의 두께로 형성된다. 이때, 상기 전이금속막으로서는, Co 막, Ti 막, Ni 막, 또는 그들의 합금막이 사용된다.
다음, 열처리에 의해, 도 2g에 도시된 바와 같이, 게이트의 상부와 불순물 영역들에 자기 정렬된 실리사이드 막들(30)이 400∼800Å의 두께로 형성된다. 상기 열처리 공정에서는, 먼저, 저온 급속 열처리(RTA)(약 400∼500℃의 온도)가 수행된 후, 다시 고온 열처리(대략 650℃ 이상)가 수행된다. 이후, 반응하지 않은 전이금속막(29)은 선택적으로 제거되고, 통상적인 배선 공정이 진행된다.
<제 3 실시예>
도 3a를 참조하면, p형의 반도체 기판(31)의 활성 영역(또는, n형의 웰) 내에 게이트 절연층(32)과 폴리실리콘 게이트(33)가 순차로 형성된다. 이어, P(또는 B) 이온들이 주입됨으로써, n-(또는 p-) 불순물 영역들(34)이 형성된다.
도 3b를 참조하면, 상기 결과 구조 상에, 적어도 30Å 이상의 두께로 제 1의 절연막(35)이 형성된다. 이어, 도 3c에 도시된 바와 같이, 상기 제 1의 절연막(35) 상에 제 2의 절연막(36)이 형성된다. 상기 절연막들로서는 SiO2막 또는 SiN 막이 사용된다.
도 3d를 참조하면, 상기 게이트의 상부 및 상기 불순물 영역들(34)에서, 상기 제 1의 절연막(35)가 노출되도록 상기 제 2의 절연막(15)을 비등방적으로 식각하는 것에 의해서 게이트의 측벽 상에 측벽 스페이서들(36a)을 형성한다. 이어, 상기 결과 구조의 표면에 As(또는 BF2) 이온들을 주입됨으로써 n+(또는 p+) 영역들(37)이 형성된다. 이 이온 주입 공정에서, LDD 구조의 소오스/드레인(38)이 형성된다.
다음 3e를 참조하면, 상기 결과 구조의 전체 표면 위에는, 자성을 갖는 전이금속막(39)이 플라즈마를 이용하는 물리적 또는 화학적 증착에 의해 100∼250Å(바람직하게는, 약 150Å)의 두께로 형성된다. 이때, 상기 전이금속막으로서는, Co 막, Ti 막, Ni 막, 또는 그들의 합금막이 사용된다.
다음, 열처리에 의해, 도 3f에 도시된 바와 같이, 게이트의 상부와 불순물 영역들에 자기 정렬된 실리사이드 막들(40)이 400∼800Å의 두께로 형성된다. 상기 열처리 공정에서는, 먼저, 저온 급속 열처리(RTA)(약 400∼500℃의 온도)가 수행된 후, 다시 고온 열처리(대략 650℃ 이상)가 수행된다. 이후, 반응하지 않은 전이금속막(39)은 선택적으로 제거되고, 통상적인 배선 공정이 진행된다.
이상과 같이, 본 발명에 따르면, 활성 영역 상에 버퍼층이 형성된 후, LDD 구조의 고농도 불순물 영역들을 형성하기 위한 이온 주입 공정이 수행되도록 함으로써 상기 이온 주입 공정에서 상기 활성 영역이 손상되지 않으므로 디바이스의 전기적인 특성이 향상된다.

Claims (10)

  1. MOS 트랜지스터를 제조하는 방법에 있어서:
    제 1 도전형의 실리콘 기판 내의 활성영역의 일부 표면 상에 게이트 절연층 및 폴리실리콘 게이트를 형성하는 단계와;
    상기 게이트의 양측의 상기 기판 내로 제 2 도전형의 제 1의 불순물들을 이온주입해서 제 1의 불순물 영역들을 형성하는 단계와;
    상기 게이트의 양측벽들 상에 측벽 스페이서들을 형성하는 단계와;
    상기 게이트의 상부 및 상기 제 1의 불순물 영역들 상에 버퍼층을 형성하되, 상기 버퍼층은 이온주입으로 인한 상기 활성 영역의 손상을 방지할 수 있을 정도의 두께로 형성되는 단계와;
    상기 측벽 스페이서들을 매스크로서 사용하여 상기 버퍼층을 통해 상기 제 1의 불순물 영역들 내로 상기 제 2 도전형의 제 2의 불순물들을 이온주입해서 상기 제 1의 불순물 영역들보다 높은 농도를 갖는 제 2의 불순물 영역들을 형성하는 단계와;
    상기 버퍼층을 제거해서 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들의 표면들이 노출되도록 하는 단계와;
    상기 노출된 표면들 상에 전이금속막을 형성하는 단계 및;
    열처리를 수행해서, 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들에 상기 전이금속막과 실리콘의 반응에 의한 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전이금속막은 자성을 갖는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 전이금속막은 Co 막, Ti 막, Ni 막, 또는 그들의 합금막인 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 전이금속막은 플라즈마를 이용하는 물리적 또는 화학적 증착에 의해 형성되는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 버퍼층은 절연층으로 형성되는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 버퍼층은 SiO2층 또는 SiN 층인 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 버퍼층의 두께는 적어도 30Å인 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  8. MOS 트랜지스터를 제조하는 방법에 있어서:
    제 1 도전형의 실리콘 기판 내의 활성영역의 일부 표면 상에 게이트 절연층 및 폴리실리콘 게이트를 형성하는 단계와;
    상기 게이트의 양측의 상기 기판 내로 제 2 도전형의 제 1의 불순물들을 이온주입해서 제 1의 불순물 영역들을 형성하는 단계와;
    상기 기판 및 상기 게이트 상에 절연막을 형성하는 단계와;
    상기 절연막을 비등방적으로 식각해서 상기 게이트의 양측벽들 상에 측벽 스페이서들을 형성하되, 상기 게이트의 상부 및 상기 제 1의 불순물 영역들 상에는 상기 절연막이 잔류하도록 하는 단계와;
    상기 측벽 스페이서들을 매스크로서 사용하여 상기 잔류 절연막을 통해 상기 제 1의 불순물 영역들 내로 상기 제 2 도전형의 제 2의 불순물들을 이온주입해서 상기 제 1의 불순물 영역들보다 높은 농도를 갖는 제 2의 불순물 영역들을 형성하는 단계와;
    상기 잔류 절연막을 완전히 제거해서 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들의 표면들이 노출되도록 하는 단계와;
    상기 노출된 표면들 상에 전이금속막을 형성하는 단계 및;
    열처리를 수행해서, 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들에 상기 전이금속막과 실리콘의 반응에 의한 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  9. MOS 트랜지스터를 제조하는 방법에 있어서:
    제 1의 도전형의 실리콘 기판 내의 활성영역의 일부 표면 상에 게이트 절연층 및 폴리실리콘 게이트를 형성하는 단계와;
    상기 게이트 양측의 상기 기판 내로 제 2의 도전형의 제 1의 불순물들을 이온주입해서 제 1의 불순물 영역들을 형성하는 단계와;
    상기 기판 상에 제 1의 절연막을 형성하는 단계와;
    상기 게이트의 상부 및 상기 제 1의 불순물 영역들의 표면들이 노출되도록 상기 제 1의 절연막을 비등방적으로 식각해서 상기 게이트의 양측벽들 상에 측벽 스페이서들을 형성하는 단계와;
    상기 기판 상에 제 2의 절연막을 형성하는 단계와;
    상기 측벽 스페이서들을 매스크로서 사용하여 상기 제 2의 절연막을 통해 상기 제 1의 불순물 영역들 내로 상기 제 2의 도전형의 제 2의 불순물들을 이온주입해서 상기 제 1의 불순물 영역들보다 높은 농도의 제 2의 불순물 영역들을 형성하는 단계와;
    상기 제 2의 절연막을 완전히 제거해서 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들의 상기 표면들을 노출시키는 단계와;
    상기 노출된 표면들 상에 전이금속막을 형성하는 단계 및;
    열처리를 수행해서, 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들에 상기 전이금속막과 실리콘의 반응에 의한 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  10. MOS 트랜지스터를 제조하는 방법에 있어서:
    제 1의 도전형의 실리콘 기판 내의 활성영역의 일부 표면 상에 게이트 절연층 및 폴리실리콘 게이트를 형성하는 단계와;
    상기 게이트 양측의 상기 기판 내로 제 2의 도전형의 제 1의 불순물들을 이온주입해서 제 1의 불순물 영역들을 형성하는 단계와;
    상기 기판 상에 제 1의 절연막 및 제 2의 절연막을 순차로 형성하는 단계와;
    상기 게이트의 상부 및 상기 제 1의 불순물 영역들 상의 상기 제 1의 절연막이 노출되도록 상기 제 2의 절연막을 비등방적으로 식각해서 상기 게이트의 양측벽들 상에 측벽 스페이서들을 형성하는 단계와;
    상기 측벽 스페이서들을 매스크로서 사용하여 상기 제 1의 절연막을 통해 상기 제 1의 불순물 영역들 내로 상기 제 2의 도전형의 제 2의 불순물들을 이온주입해서 상기 제 1의 불순물 영역들보다 높은 농도의 제 2의 불순물 영역들을 형성하는 단계와;
    상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들 상의 상기 제 2의 절연막을 완전히 제거해서 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들의 표면들을 노출시키는 단계와;
    상기 노출된 표면들 상에 전이금속막을 형성하는 단계 및;
    열처리를 수행해서, 상기 게이트의 상기 상부 및 상기 제 2의 불순물 영역들에 상기 전이금속막과 실리콘의 반응에 의한 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
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