JPH10242462A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10242462A JPH10242462A JP4509397A JP4509397A JPH10242462A JP H10242462 A JPH10242462 A JP H10242462A JP 4509397 A JP4509397 A JP 4509397A JP 4509397 A JP4509397 A JP 4509397A JP H10242462 A JPH10242462 A JP H10242462A
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Abstract
(57)【要約】
【課題】 ＬＤＤ構造のＭＯＳトランジスタのソース・
ドレイン領域を金属シリサイド化したときに、低抵抗の
金属シリサイド膜と、不純物濃度の低いＬＤＤ領域とが
接触されるため、この箇所がショットキーバリア接触と
なり、接触抵抗が増大される。 【解決手段】 ＬＤＤ領域５を有するＭＯＳトランジス
タのゲート電極４の側面に、第１のサイドウォール膜６
を設けてソース・ドレイン領域７を形成し、さらに第１
のサイドウォール膜６上に第２のサイドウォール膜８を
形成して金属シリサイド膜９を形成する。金属シリサイ
ド膜９が第１のサイドウォール膜６の直下に形成されて
いるＬＤＤ領域５と直接接触されることがなく、金属シ
リサイド膜９は、高濃度不純物領域であるソース・ドレ
イン領域７とのみ接触されるため、シリコン基板１に対
する接触抵抗が低減される。
ドレイン領域を金属シリサイド化したときに、低抵抗の
金属シリサイド膜と、不純物濃度の低いＬＤＤ領域とが
接触されるため、この箇所がショットキーバリア接触と
なり、接触抵抗が増大される。 【解決手段】 ＬＤＤ領域５を有するＭＯＳトランジス
タのゲート電極４の側面に、第１のサイドウォール膜６
を設けてソース・ドレイン領域７を形成し、さらに第１
のサイドウォール膜６上に第２のサイドウォール膜８を
形成して金属シリサイド膜９を形成する。金属シリサイ
ド膜９が第１のサイドウォール膜６の直下に形成されて
いるＬＤＤ領域５と直接接触されることがなく、金属シ
リサイド膜９は、高濃度不純物領域であるソース・ドレ
イン領域７とのみ接触されるため、シリコン基板１に対
する接触抵抗が低減される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型トランジス
タを備える半導体装置に関し、特にソース・ドレインに
低濃度領域、すなわちＬＤＤ領域を備えかつ金属シリサ
イド層を備える半導体装置とその製造方法に関する。
タを備える半導体装置に関し、特にソース・ドレインに
低濃度領域、すなわちＬＤＤ領域を備えかつ金属シリサ
イド層を備える半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来から、ＭＯＳ型トランジスタで構成
される集積回路、中でもＣＭＯＳトランジスタ集積回路
は低消費電力でかつ高集積化が可能なためメモリやマイ
クロコンピュータなどに広く用いられている。このよう
なＣＭＯＳトランジスタ集積回路では、その集積度が向
上するのに従ってデバイスそのものが微細化されるた
め、ソース・ドレイン等の拡散層抵抗やゲート電極の抵
抗成分がデバイス性能上無視できなくなってきている。
このため、拡散層の金属シリサイド化およびゲート電極
の金属シリサイド化を用いる方法が行われている。その
一例として、特公平３−６５６５８号公報に記載された
技術がある。この技術を図４を用いて説明する。
される集積回路、中でもＣＭＯＳトランジスタ集積回路
は低消費電力でかつ高集積化が可能なためメモリやマイ
クロコンピュータなどに広く用いられている。このよう
なＣＭＯＳトランジスタ集積回路では、その集積度が向
上するのに従ってデバイスそのものが微細化されるた
め、ソース・ドレイン等の拡散層抵抗やゲート電極の抵
抗成分がデバイス性能上無視できなくなってきている。
このため、拡散層の金属シリサイド化およびゲート電極
の金属シリサイド化を用いる方法が行われている。その
一例として、特公平３−６５６５８号公報に記載された
技術がある。この技術を図４を用いて説明する。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１に対して、公知の選択酸化法を用いて、５００ｎ
ｍ程度の膜厚のフィールド酸化膜２を形成した後に、画
成された素子領域にゲート酸化膜３、ポリシリコンゲー
ト電極４を形成し、これを利用した自己整合法によって
低濃度に不純物を注入してＬＤＤ領域５を形成する。さ
らに、全面にシリコン酸化膜を形成した後、これを異方
性エッチングして前記ゲート電極４の側面にサイドウォ
ール酸化膜６を形成し、これを利用して高濃度に不純物
を注入してソース・ドレイン領域７を形成する。次い
で、図４（ｂ）に示すように、ポリシリコンゲート電極
４上およびソース・ドレイン領域７上の図外の酸化膜を
ドライエッチングあるいはウェットエッチングにより取
り除いた後、シリサイド化可能な金属１１、例えばチタ
ン（Ｔｉ）を２００ｎｍ程度成膜する。
基板１に対して、公知の選択酸化法を用いて、５００ｎ
ｍ程度の膜厚のフィールド酸化膜２を形成した後に、画
成された素子領域にゲート酸化膜３、ポリシリコンゲー
ト電極４を形成し、これを利用した自己整合法によって
低濃度に不純物を注入してＬＤＤ領域５を形成する。さ
らに、全面にシリコン酸化膜を形成した後、これを異方
性エッチングして前記ゲート電極４の側面にサイドウォ
ール酸化膜６を形成し、これを利用して高濃度に不純物
を注入してソース・ドレイン領域７を形成する。次い
で、図４（ｂ）に示すように、ポリシリコンゲート電極
４上およびソース・ドレイン領域７上の図外の酸化膜を
ドライエッチングあるいはウェットエッチングにより取
り除いた後、シリサイド化可能な金属１１、例えばチタ
ン（Ｔｉ）を２００ｎｍ程度成膜する。
【０００４】さらに、図４（ｃ）に示すように、窒素雰
囲気で６２５℃、３０分程度の熱処理により、ポリシリ
コンゲート電極４、およびソース・ドレイン領域７を前
記チタン１１と反応させてシリサイド化する。このと
き、シリサイド化反応しないフィールド酸化膜２やサイ
ドウォール酸化膜６上のチタンは窒化物（ＴｉＮ）とな
り、あるいは未反応のまま残る。しかる後、図３（ｄ）
に示すように、フィールド酸化膜２、サイドウォール酸
化膜６の上部の窒化物および末反応チタンを、例えば、
Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 を用いたウェットエッチングによ
り取り除いた後に、８００℃、１５分程度の窒素もしく
はアルゴン等の不活性雰囲気中または真空中での熱処理
により、低抵抗の金属シリサイド膜９を形成する。
囲気で６２５℃、３０分程度の熱処理により、ポリシリ
コンゲート電極４、およびソース・ドレイン領域７を前
記チタン１１と反応させてシリサイド化する。このと
き、シリサイド化反応しないフィールド酸化膜２やサイ
ドウォール酸化膜６上のチタンは窒化物（ＴｉＮ）とな
り、あるいは未反応のまま残る。しかる後、図３（ｄ）
に示すように、フィールド酸化膜２、サイドウォール酸
化膜６の上部の窒化物および末反応チタンを、例えば、
Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 を用いたウェットエッチングによ
り取り除いた後に、８００℃、１５分程度の窒素もしく
はアルゴン等の不活性雰囲気中または真空中での熱処理
により、低抵抗の金属シリサイド膜９を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の技術では、同じサイドウォール酸化膜６を利用して
ソース・ドレイン領域７を形成し、かつ金属シリサイド
膜９を形成しているため、両者の端部は一致することに
なり、その結果として低抵抗の金属シリサイド膜９と低
濃度不純物領域であるＬＤＤ領域５が接触する状態が生
じ、両者の接触部分にショットキーバリアが形成されて
しまう。このため、金属シリサイド膜とシリコン界面に
生ずる接触抵抗が増加されることになる。なお、このこ
とに関する一例として、例えば、ＩＥＥＥ．Electron D
evice Lett.EDL-6,PP.479,1985において、Ｊ．Ｈｕｉら
がチタンシリサイドとシリコン界面のショットキーバリ
アは以下のようになることの報告がある。 ＴｉＳｉ2 ／ｎ−Ｓｉ ０．５３〜０．６０ｅＶ ＴｉＳｉ2 ／ｐ−Ｓｉ ０．５６ｅＶ また、コンタクト抵抗率と拡散層不純物濃度との関係に
おいて、抵抗率を充分低くするためには、拡散層不純物
濃度を少なくとも１．０Ｅ２０ｃｍ-3以上にする必要が
あることの報告がある。
来の技術では、同じサイドウォール酸化膜６を利用して
ソース・ドレイン領域７を形成し、かつ金属シリサイド
膜９を形成しているため、両者の端部は一致することに
なり、その結果として低抵抗の金属シリサイド膜９と低
濃度不純物領域であるＬＤＤ領域５が接触する状態が生
じ、両者の接触部分にショットキーバリアが形成されて
しまう。このため、金属シリサイド膜とシリコン界面に
生ずる接触抵抗が増加されることになる。なお、このこ
とに関する一例として、例えば、ＩＥＥＥ．Electron D
evice Lett.EDL-6,PP.479,1985において、Ｊ．Ｈｕｉら
がチタンシリサイドとシリコン界面のショットキーバリ
アは以下のようになることの報告がある。 ＴｉＳｉ2 ／ｎ−Ｓｉ ０．５３〜０．６０ｅＶ ＴｉＳｉ2 ／ｐ−Ｓｉ ０．５６ｅＶ また、コンタクト抵抗率と拡散層不純物濃度との関係に
おいて、抵抗率を充分低くするためには、拡散層不純物
濃度を少なくとも１．０Ｅ２０ｃｍ-3以上にする必要が
あることの報告がある。
【０００６】また、このように、低抵抗の金属シリサイ
ド膜９と低濃度不純物領域であるＬＤＤ領域５とが接触
された箇所はその電気的な接触抵抗が大きくなるため、
これらの界面に多量の電流が流れる際に多量のジュール
熱が発生し、トランジスタを破壊するおそれがある。特
に、この種のトランジスタを入出力バッフア部に用いた
集積回路では、入出力ピンに瞬時的に高電圧が加わった
場合に前記した多量の電流が流れ、入出力バッフア部の
トランジスタが破壊され易いものとなる。
ド膜９と低濃度不純物領域であるＬＤＤ領域５とが接触
された箇所はその電気的な接触抵抗が大きくなるため、
これらの界面に多量の電流が流れる際に多量のジュール
熱が発生し、トランジスタを破壊するおそれがある。特
に、この種のトランジスタを入出力バッフア部に用いた
集積回路では、入出力ピンに瞬時的に高電圧が加わった
場合に前記した多量の電流が流れ、入出力バッフア部の
トランジスタが破壊され易いものとなる。
【０００７】本発明の目的は、金属シリサイド膜とＬＤ
Ｄ領域を直接接触させない構造とし、かつ金属シリサイ
ド膜と接触するシリコンの不純物濃度を所要の濃度以上
とすることにより、金属シリサイド膜とシリコン界面に
生ずる接触抵抗を低減し、前記した問題を解消すること
を可能とした半導体装置とその製造方法を提供すること
にある。
Ｄ領域を直接接触させない構造とし、かつ金属シリサイ
ド膜と接触するシリコンの不純物濃度を所要の濃度以上
とすることにより、金属シリサイド膜とシリコン界面に
生ずる接触抵抗を低減し、前記した問題を解消すること
を可能とした半導体装置とその製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明は、シリコン基板
に形成されたＬＤＤ構造のＭＯＳトランジスタのソース
・ドレイン領域には金属シリサイド膜が形成され、この
金属シリサイド膜はＬＤＤ領域とは接触していないこと
を特徴とする。例えば、本発明の第１の形態としては、
ＭＯＳトランジスタのゲート電極の側面には、第１のサ
イドウォール膜と、その上の第２のサイドウォール膜が
形成されており、前記ＬＤＤ領域は前記第１のサイドウ
ォール膜の直下位置に形成されており、前記金属シリサ
イド膜はゲート電極側の端部位置が前記第２のサイドウ
ォール膜によって規制された構成とされる。また、本発
明の第２の形態としては、ＭＯＳトランジスタのゲート
電極の側面には、サイドウォール膜が形成されており、
このサイドウォール膜の直下位置の前記ＬＤＤ領域には
高濃度の不純物領域が形成され、前記金属シリサイド膜
の端部はこの高濃度不純物領域に接触した構成とされ
る。金属シリサイド膜がＬＤＤ領域と接触せず、ソース
・ドレイン領域やサイドウォール膜の直下の高濃度不純
物領域と接触している構造を有することにより、金属シ
リサイド膜とシリコン界面に生ずる接触抵抗が低減さ
れ、ジュール熱の発生が抑制される。
に形成されたＬＤＤ構造のＭＯＳトランジスタのソース
・ドレイン領域には金属シリサイド膜が形成され、この
金属シリサイド膜はＬＤＤ領域とは接触していないこと
を特徴とする。例えば、本発明の第１の形態としては、
ＭＯＳトランジスタのゲート電極の側面には、第１のサ
イドウォール膜と、その上の第２のサイドウォール膜が
形成されており、前記ＬＤＤ領域は前記第１のサイドウ
ォール膜の直下位置に形成されており、前記金属シリサ
イド膜はゲート電極側の端部位置が前記第２のサイドウ
ォール膜によって規制された構成とされる。また、本発
明の第２の形態としては、ＭＯＳトランジスタのゲート
電極の側面には、サイドウォール膜が形成されており、
このサイドウォール膜の直下位置の前記ＬＤＤ領域には
高濃度の不純物領域が形成され、前記金属シリサイド膜
の端部はこの高濃度不純物領域に接触した構成とされ
る。金属シリサイド膜がＬＤＤ領域と接触せず、ソース
・ドレイン領域やサイドウォール膜の直下の高濃度不純
物領域と接触している構造を有することにより、金属シ
リサイド膜とシリコン界面に生ずる接触抵抗が低減さ
れ、ジュール熱の発生が抑制される。
【０００９】また、本発明の製造方法では、シリコン基
板にゲート酸化膜、ゲート電極を形成し、このゲート電
極を利用したイオン注入法を用いてＬＤＤ領域を形成し
た後、ゲート電極の側面に第１のサイドウォール膜を形
成し、かつこの第１のサイドウォール膜を利用したイオ
ン注入法を用いてソース・ドレイン領域を形成し、さら
に第１のサイドウォール膜上に第２のサイドウォール膜
を形成しかつこの第２のサイドウォール膜を利用してソ
ース・ドレイン領域上に金属シリサイド膜を形成する工
程を含んでいる。また、本発明の他の製造方法では、シ
リコン基板にゲート酸化膜、ゲート電極を形成し、この
ゲート電極を利用したイオン注入法を用いてＬＤＤ領域
を形成した後、ゲート電極の側面にサイドウォール膜を
形成し、かつこのサイドウォール膜を利用したイオン注
入法を用いてソース・ドレイン領域を形成し、さらにこ
のサイドウォール膜の直下に選択的に高濃度不純物領域
を形成し、しかる上でサイドウォール膜を利用してソー
ス・ドレイン領域上に金属シリサイド膜を形成する工程
を含んでいる。
板にゲート酸化膜、ゲート電極を形成し、このゲート電
極を利用したイオン注入法を用いてＬＤＤ領域を形成し
た後、ゲート電極の側面に第１のサイドウォール膜を形
成し、かつこの第１のサイドウォール膜を利用したイオ
ン注入法を用いてソース・ドレイン領域を形成し、さら
に第１のサイドウォール膜上に第２のサイドウォール膜
を形成しかつこの第２のサイドウォール膜を利用してソ
ース・ドレイン領域上に金属シリサイド膜を形成する工
程を含んでいる。また、本発明の他の製造方法では、シ
リコン基板にゲート酸化膜、ゲート電極を形成し、この
ゲート電極を利用したイオン注入法を用いてＬＤＤ領域
を形成した後、ゲート電極の側面にサイドウォール膜を
形成し、かつこのサイドウォール膜を利用したイオン注
入法を用いてソース・ドレイン領域を形成し、さらにこ
のサイドウォール膜の直下に選択的に高濃度不純物領域
を形成し、しかる上でサイドウォール膜を利用してソー
ス・ドレイン領域上に金属シリサイド膜を形成する工程
を含んでいる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体装置の第１の
実施形態の断面図である。シリコン基板１には５００ｎ
ｍの膜厚のフィールド酸化膜２が形成されており、これ
により素子領域が画成されている。この素子領域には、
ゲート酸化膜３、ポリシリコンゲート電極４で形成され
ており、このゲート電極を挟む領域の前記シリコン基板
には低濃度に不純物を導入したＬＤＤ領域５が形成され
ている。また、前記ゲート電極の側面には第１のサイド
ウォール酸化膜６が形成されており、この第１のサイド
ウォール酸化膜６の外側領域には高濃度に不純物を導入
したソース・ドレイン領域７が形成されている。さら
に、前記第１のサイドウォール酸化膜６の表面には第２
のサイドウォール酸化膜８が形成されており、この第２
のサイドウォール酸化膜８の外側の前記ソース・ドレイ
ン領域７には、金属シリサイド膜９が形成されている。
参照して説明する。図１は本発明の半導体装置の第１の
実施形態の断面図である。シリコン基板１には５００ｎ
ｍの膜厚のフィールド酸化膜２が形成されており、これ
により素子領域が画成されている。この素子領域には、
ゲート酸化膜３、ポリシリコンゲート電極４で形成され
ており、このゲート電極を挟む領域の前記シリコン基板
には低濃度に不純物を導入したＬＤＤ領域５が形成され
ている。また、前記ゲート電極の側面には第１のサイド
ウォール酸化膜６が形成されており、この第１のサイド
ウォール酸化膜６の外側領域には高濃度に不純物を導入
したソース・ドレイン領域７が形成されている。さら
に、前記第１のサイドウォール酸化膜６の表面には第２
のサイドウォール酸化膜８が形成されており、この第２
のサイドウォール酸化膜８の外側の前記ソース・ドレイ
ン領域７には、金属シリサイド膜９が形成されている。
【００１１】図２は図１に示した半導体装置の製造方法
を工程順に示す断面図である。まず、図２（ａ）におい
て、シリコン基板１の表面を選択酸化してフィールド酸
化膜２を形成する。このフィールド酸化膜２で画成され
る素子領域には、前記シリコン基板１の表面に酸化膜と
ポリシリコン膜を順次成長し、かつこれをフォトリソグ
ラフィ技術を用いて選択エッチングすることで、ゲート
酸化膜３、ポリシリコンゲート電極４を形成する。その
上で、前記ゲート電極４をマスクとした自己整合法によ
り不純物を低濃度にイオン注入し、ＬＤＤ領域５を形成
する。さらに、全面に酸化膜を形成した後、これを異方
性エッチングによりエッチバックすることで前記ゲート
電極の側面に第１のサイドウォール酸化膜６を形成す
る。さらに、この第１のサイドウォール酸化膜６を利用
して不純物を高濃度にイオン注入してソース・ドレイン
領域７を形成し、ＭＯＳトランジスタを形成する。な
お、このとき、ソース・ドレイン領域７の不純物濃度
は、少なくとも１．０Ｅ２０ｃｍ-3以上に設定する。
を工程順に示す断面図である。まず、図２（ａ）におい
て、シリコン基板１の表面を選択酸化してフィールド酸
化膜２を形成する。このフィールド酸化膜２で画成され
る素子領域には、前記シリコン基板１の表面に酸化膜と
ポリシリコン膜を順次成長し、かつこれをフォトリソグ
ラフィ技術を用いて選択エッチングすることで、ゲート
酸化膜３、ポリシリコンゲート電極４を形成する。その
上で、前記ゲート電極４をマスクとした自己整合法によ
り不純物を低濃度にイオン注入し、ＬＤＤ領域５を形成
する。さらに、全面に酸化膜を形成した後、これを異方
性エッチングによりエッチバックすることで前記ゲート
電極の側面に第１のサイドウォール酸化膜６を形成す
る。さらに、この第１のサイドウォール酸化膜６を利用
して不純物を高濃度にイオン注入してソース・ドレイン
領域７を形成し、ＭＯＳトランジスタを形成する。な
お、このとき、ソース・ドレイン領域７の不純物濃度
は、少なくとも１．０Ｅ２０ｃｍ-3以上に設定する。
【００１２】次に、図２（ｂ）に示すように、全面に図
外のシリコン酸化膜を形成し、かつこれを異方性エッチ
ングによりエッチバックすることで、前記第１のサイド
ウォール酸化膜６の上に第２のサイドウォール酸化膜８
を形成する。さらに、前記ゲート電極４上およびソース
・ドレイン領域７上の図外の酸化膜を除去した後、その
上にチタン等の金属膜１１を被着し、これを窒素雰囲気
で６２５℃、３０分程度の熱処理を行ない、金属膜１１
とシリコンとを反応させて金属シリサイド膜９を形成す
る。その後、図２（ｃ）に示すように、フィールド酸化
膜２や第１および第２のサイドウォール酸化膜６，８上
の未反応の金属膜をエッチング除去することにより金属
シリサイド膜９が形成される。
外のシリコン酸化膜を形成し、かつこれを異方性エッチ
ングによりエッチバックすることで、前記第１のサイド
ウォール酸化膜６の上に第２のサイドウォール酸化膜８
を形成する。さらに、前記ゲート電極４上およびソース
・ドレイン領域７上の図外の酸化膜を除去した後、その
上にチタン等の金属膜１１を被着し、これを窒素雰囲気
で６２５℃、３０分程度の熱処理を行ない、金属膜１１
とシリコンとを反応させて金属シリサイド膜９を形成す
る。その後、図２（ｃ）に示すように、フィールド酸化
膜２や第１および第２のサイドウォール酸化膜６，８上
の未反応の金属膜をエッチング除去することにより金属
シリサイド膜９が形成される。
【００１３】このように製造される図１のＭＯＳトラン
ジスタでは、金属シリサイド膜９はその端部が第２のサ
イドウォール酸化膜８によってゲート電極４側から後退
されているため、ＬＤＤ領域５に直接接触されることは
ない。その一方で、金属シリサイド膜９はその全ての領
域でソース・ドレイン領域７、すなわち不純物濃度が少
なくとも１．０Ｅ２０ｃｍ-3以上のシリコン領域と接触
する構造となる。これにより、金属シリサイド膜９とシ
リコン基板１との接触箇所の電気的な接触抵抗が低減さ
れ、接触箇所におけるジュール熱による発熱が抑制さ
れ、その破損が防止され、ＭＯＳトランジスタの信頼性
が向上される。
ジスタでは、金属シリサイド膜９はその端部が第２のサ
イドウォール酸化膜８によってゲート電極４側から後退
されているため、ＬＤＤ領域５に直接接触されることは
ない。その一方で、金属シリサイド膜９はその全ての領
域でソース・ドレイン領域７、すなわち不純物濃度が少
なくとも１．０Ｅ２０ｃｍ-3以上のシリコン領域と接触
する構造となる。これにより、金属シリサイド膜９とシ
リコン基板１との接触箇所の電気的な接触抵抗が低減さ
れ、接触箇所におけるジュール熱による発熱が抑制さ
れ、その破損が防止され、ＭＯＳトランジスタの信頼性
が向上される。
【００１４】図３は本発明の第２の実施形態を製造工程
順に示す断面図である。図３（ａ）は第１の実施形態と
同様な工程で、シリコン基板１にフィールド酸化膜２、
ゲート酸化膜３、ポリシリコンゲート電極４を形成し、
さらにＬＤＤ領域５、サイドウォール酸化膜６、ソース
・ドレイン領域７を形成してＭＯＳトランジスタを形成
する。
順に示す断面図である。図３（ａ）は第１の実施形態と
同様な工程で、シリコン基板１にフィールド酸化膜２、
ゲート酸化膜３、ポリシリコンゲート電極４を形成し、
さらにＬＤＤ領域５、サイドウォール酸化膜６、ソース
・ドレイン領域７を形成してＭＯＳトランジスタを形成
する。
【００１５】次に、図３（ｂ）に示すように回転斜めイ
オン注入法を用いてサイドウォール酸化膜６の直下に少
なくとも１．０Ｅ２０ｃｍ-3３以上の高濃度不純物領域
１０を形成する。しかる上で、図４（ｃ），（ｄ）に示
したと同様の工程で、ゲート電極４およびソース・ドレ
イン領域７の表面に金属シリサイド膜９を形成する。
オン注入法を用いてサイドウォール酸化膜６の直下に少
なくとも１．０Ｅ２０ｃｍ-3３以上の高濃度不純物領域
１０を形成する。しかる上で、図４（ｃ），（ｄ）に示
したと同様の工程で、ゲート電極４およびソース・ドレ
イン領域７の表面に金属シリサイド膜９を形成する。
【００１６】この構成においても、金属シリサイド膜９
はその全ての領域で不純物濃度が少なくとも１．０Ｅ２
０ｃｍ-3以上のシリコン領域と接触する構造となり、ト
ランジスタのＬＤＤ領域５と金属シリサイド膜９が接触
しない構造を実現することができる。これにより、金属
シリサイド膜９とシリコン基板１の界面との接触抵抗の
増加を防止することが可能となる。また、この第２の実
施形態においては、第１の実施形態で行った第２のサイ
ドウォール酸化膜８を形成するための工程、つまり酸化
膜を気相成長法により成膜し、かつこれをドライエッチ
ングによりエッチバックする工程が不要であり、製造工
程が削減できるという利点もある。
はその全ての領域で不純物濃度が少なくとも１．０Ｅ２
０ｃｍ-3以上のシリコン領域と接触する構造となり、ト
ランジスタのＬＤＤ領域５と金属シリサイド膜９が接触
しない構造を実現することができる。これにより、金属
シリサイド膜９とシリコン基板１の界面との接触抵抗の
増加を防止することが可能となる。また、この第２の実
施形態においては、第１の実施形態で行った第２のサイ
ドウォール酸化膜８を形成するための工程、つまり酸化
膜を気相成長法により成膜し、かつこれをドライエッチ
ングによりエッチバックする工程が不要であり、製造工
程が削減できるという利点もある。
【００１７】なお、金属シリサイド膜９を形成するため
の材料としては、チタン（Ｔｉ）、ジルコニウム（Ｚ
ｒ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、タング
ステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、およ
びパラジウム（Ｐｄ）の金属群から選ばれた金属が採用
可能である。
の材料としては、チタン（Ｔｉ）、ジルコニウム（Ｚ
ｒ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、タング
ステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、およ
びパラジウム（Ｐｄ）の金属群から選ばれた金属が採用
可能である。
【００１８】
【発明の効果】以上説明したように、本発明の半導体装
置は、金属シリサイド膜が全て高濃度不純物領域に接し
た構成とされているため、ＭＯＳトランジスタにおける
金属シリサイド膜と、ＬＤＤ領域のような低濃度不純物
領域との接触が回避され、金属シリサイド膜とシリコン
との接触抵抗の増大を防止することができる。特に、金
属シリサイド膜９が接する領域の不純物濃度を少なくと
も１．０Ｅ２０ｃｍ-3以上とすることで、金属シリサイ
ド膜とシリコン界面との接触がショットキーバリア接触
となることはなく、その接触抵抗を格段に低減すること
が可能となる。これにより、接触箇所を通流されるジュ
ール熱による発熱が防止でき、ＭＯＳトランジスタを含
む半導体装置の信頼性を向上することができる。
置は、金属シリサイド膜が全て高濃度不純物領域に接し
た構成とされているため、ＭＯＳトランジスタにおける
金属シリサイド膜と、ＬＤＤ領域のような低濃度不純物
領域との接触が回避され、金属シリサイド膜とシリコン
との接触抵抗の増大を防止することができる。特に、金
属シリサイド膜９が接する領域の不純物濃度を少なくと
も１．０Ｅ２０ｃｍ-3以上とすることで、金属シリサイ
ド膜とシリコン界面との接触がショットキーバリア接触
となることはなく、その接触抵抗を格段に低減すること
が可能となる。これにより、接触箇所を通流されるジュ
ール熱による発熱が防止でき、ＭＯＳトランジスタを含
む半導体装置の信頼性を向上することができる。
【図１】本発明の半導体装置の第１の実施形態の断面図
である。
である。
【図２】図１の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図３】本発明の半導体装置の第２の実施形態を製造工
程順に示す断面図である。
程順に示す断面図である。
【図４】従来の半導体装置をその製造工程順に示す断面
図である。
図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ＬＤＤ領域 ６ 第１のサイドウォール酸化膜 ７ ソース・ドレイン領域 ８ 第２のサイドウォール酸化膜 ９ 金属シリサイド膜 １０ 高濃度不純物領域
Claims (6)
- 【請求項１】 シリコン基板にＬＤＤ構造のＭＯＳトラ
ンジスタが形成されている半導体装置において、前記Ｍ
ＯＳトランジスタのソース・ドレイン領域には金属シリ
サイド膜が形成され、この金属シリサイド膜は前記ＬＤ
Ｄ領域とは接触していないことを特徴とする半導体装
置。 - 【請求項２】 前記ＭＯＳトランジスタのゲート電極の
側面には、第１のサイドウォール膜と、その上の第２の
サイドウォール膜が形成されており、前記ＬＤＤ領域は
前記第１のサイドウォール膜の直下位置に形成されてお
り、前記金属シリサイド膜はゲート電極側の端部位置が
前記第２のサイドウォール膜によって規制されてなる請
求項１の半導体装置。 - 【請求項３】 前記ＭＯＳトランジスタのゲート電極の
側面には、サイドウォール膜が形成されており、このサ
イドウォール膜の直下位置の前記ＬＤＤ領域には高濃度
の不純物領域が形成され、前記金属シリサイド膜の端部
はこの高濃度不純物領域に接触している請求項１の半導
体装置。 - 【請求項４】 前記サイドウォール直下の高濃度不純物
領域領の濃度が、少なくとも１．０Ｅ２０ｃｍ-3以上で
ある請求項３の半導体装置。 - 【請求項５】 シリコン基板にゲート酸化膜、ゲート電
極を形成する工程と、前記ゲート電極を利用したイオン
注入法を用いて前記シリコン基板にＬＤＤ領域を形成す
る工程と、前記ゲート電極の側面に第１のサイドウォー
ル膜を形成する工程と、前記第１のサイドウォール膜を
利用したイオン注入法を用いて前記シリコン基板にソー
ス・ドレイン領域を形成する工程と、前記第１のサイド
ウォール膜上に第２のサイドウォール膜を形成する工程
と、前記第２のサイドウォール膜を利用して前記ソース
・ドレイン領域上に金属シリサイド膜を形成する工程を
含むことを特徴とする請求項１または２の半導体装置の
製造方法。 - 【請求項６】 シリコン基板にゲート酸化膜、ゲート電
極を形成する工程と、前記ゲート電極を利用したイオン
注入法を用いて前記シリコン基板にＬＤＤ領域を形成す
る工程と、前記ゲート電極の側面にサイドウォール膜を
形成する工程と、前記サイドウォール膜を利用したイオ
ン注入法を用いて前記シリコン基板にソース・ドレイン
領域を形成する工程と、前記サイドウォール膜の直下に
選択的に高濃度不純物領域を形成する工程と、前記サイ
ドウォール膜を利用して前記ソース・ドレイン領域上に
金属シリサイド膜を形成する工程を含むことを特徴とす
る請求項１または３の半導体装置の製造方法。
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|---|---|---|---|
| JP9045093A JP3064943B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10242462A true JPH10242462A (ja) | 1998-09-11 |
| JP3064943B2 JP3064943B2 (ja) | 2000-07-12 |
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|---|---|---|---|
| JP9045093A Expired - Fee Related JP3064943B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置の製造方法 |
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| JP (1) | JP3064943B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045138A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체 장치 제조방법 |
| US6916714B2 (en) | 2001-08-10 | 2005-07-12 | Seiko Epson Corporation | Method of manufacturing a semiconductor device, in which a high-breakdown-voltage mos transistor and a low-breakdown-voltage mos transistor are formed on an identical semiconductor substrate and semiconductor device manufactured thereby |
| CN1324686C (zh) * | 2003-01-27 | 2007-07-04 | 南亚科技股份有限公司 | 半导体元件的制造方法 |
| JP2008047824A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
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1997
- 1997-02-28 JP JP9045093A patent/JP3064943B2/ja not_active Expired - Fee Related
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| CN100407406C (zh) * | 2001-08-10 | 2008-07-30 | 精工爱普生株式会社 | 半导体装置的制造方法 |
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