JP2004528715A - 半導体デバイスのピンチ活性領域における二珪化チタンの抵抗の改善方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 105
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 title claims description 18
- 229910021352 titanium disilicide Inorganic materials 0.000 title claims description 18
- 239000010936 titanium Substances 0.000 claims abstract description 17
- 238000001020 plasma etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000000137 annealing Methods 0.000 claims abstract description 10
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000007789 gas Substances 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims abstract description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 3
- 239000001301 oxygen Substances 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 230000008569 process Effects 0.000 claims description 74
- 238000005530 etching Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000004140 cleaning Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical group FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004626 scanning electron microscopy Methods 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101000716729 Homo sapiens Kit ligand Proteins 0.000 description 1
- 102100020880 Kit ligand Human genes 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
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Abstract
Description
【0001】
本発明は、請求項1の序文に規定されている方法に関する。
【背景技術】
【0002】
シリコンベースのマイクロ電子デバイス(集積回路(IC))のサブミクロン世代において、二珪化チタン(TiSi2)は、第一のレベルのメタライゼイションと、ゲート構造体及び活性領域の相互接続とのために使用される物質である。(ポリシリコン(±300μΩcm)と比較して)16μΩcmの低抵抗率のため、TiSi2は活性領域及びポリシリコンゲートのシート抵抗を低減するために使用される。更に、TiSi2は当該領域上のコンタクト抵抗を低減する。より低いシート抵抗及びより低いコンタクト抵抗により、回路におけるより短い遅延期間(RC遅延)がもたらされ、その結果、回路の性能レベルが向上させられる。当業者に知られているように、TiSi2の用途はIC製造に関する更なる利点を有している。TiSi2は自己整合シリサイド化プロセス(self−aligned silicidation process)(サリサイドプロセス(salicide process))で形成される。すなわち、パターニングされたSi/SiO2構造体上に堆積されるチタン層は、チタンがシリコンに接している領域上にTiSi2を選択的に形成し得る。
【0003】
二珪化チタンは、二つの結晶改質(crystalline modification)、すなわち低抵抗率C54構造体及び高抵抗率C49構造体を有していることが知られている。第一のアニーリングステップにおけるTiSi2の自己整合形成の間、TiSi2C49構造体が形成される。しかしながら、C49構造体は準安定(メタステーブル)相(metastable phase)であると共に、第二のアニーリングステップによって所望の安定なC54構造体に変態され得る。当業者に知られているように、前記自己整合プロセスの間にチタンとシリコンとが接触する領域のサイズは、C49構造体からC54構造体への変態に非常大きな影響を及ぼす。この態様は、TiSi2C54へのTiSi2C49の遷移のための効果的な変態温度によって示されている。より小さなコンタクト領域の場合、TiSi2C49をTiSi2C54に変態させるために、より高いアニーリング温度が必要とされる。明らかなことに、IC世代から次世代への回路密度の継続的な増加(及びそれに伴うオンチップコンポーネントのサイズ低減)のため、TiSi2の形成の間の熱暴露(thermal exposure)はそれに従って増大する。このことによりICの全性能に不利な影響が及ぼされ得る。
【0004】
特に、0.25μm又はそれよりも小さなパターン寸法(feature size)を備えるいわゆるピンチ活性領域(pinched active area)を有するMOSFET構造体を含む半導体デバイスにおいて、前記ゲート領域と共に当該活性領域の適切なシリサイド化は、プロセスウィンドウ(process window)における制限のため問題となり得る。最先端のTiシリサイドプロセスの発展及びディープサブミクロン技術に対するそれらの応用性の概要は、J.A.Kitl氏及びQ.Z.Hong氏による“高性能サブ0.18μmCMOS技術のための自己整合Ti及びCoシリサイド(Self−aligned Ti and Co silicides for high performance sub−0.18μm CMOS technologies)”(Thin Solid Films,320(1998年),110乃至121頁)に記載されている。
【0005】
MOSFETにおける当該活性領域を規定するために適用される反応性イオンエッチングプロセス(RIE(reactive ion etching process))により、Siのエッチングされた開口部上に不純物層が形成されることが分かっている。CF4,CHF3,及びArを含むプラズマを使用する当該反応性イオンエッチングプロセスにおいて、当該エッチングプロセスはシリコン表面において停止するが、Siのエッチングされた開口部をカーボン(carbon)、フッ素(fluorine)、及び水素不純物(hydrogen impurity)で汚染する。
【0006】
日本国特許出願第JP−A−142447号から、Si/SiO2でパターニングされた表面(Si/SiO2−patterned surface)上において、前記Si開口部の表面における前記不純物層は実際二つの層、すなわち汚染Siトップ層(contamination Si top layer)及び当該Siトップ層の下の損傷Si層(damaged Si layer)から構成されていることが知られている。当該Si層は、CF4及びO2のプラズマ内において2ステップのドライエッチングプロセスによって最もよく除去される。第一のステップにおいて前記汚染層が除去され、第二のステップにおいて前記損傷層が10nmのSiの等方性エッチ(isotropic etch)によって除去される。当該エッチングプロセスにおいて、レジスト層も除去される。本文献において、CF4及びO2のプラズマに基づく当該RIEプロセスは、酸化物スペーサの形成後の洗浄ステップ(cleaning step)のために使用される。
【0007】
米国特許第5681780号から、前記開口部における損傷Si層のエッチングと、レジスト層のエッチングとを組み合わせるレジストストリッププロセス(resist strip process)が知られている。ここで、当該損傷は、Si基板上の酸化物層におけるコンタクト開口部を形成するための、先行するRIEプロセスによってもたらされている。米国特許第5681780号には、CF4及びO2のプラズマに基づく当該レジストストリッププロセスは単一のステッププロセスとして使用される方法が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、半導体デバイスのいわゆるピンチ活性領域上の適切なシリサイド化を可能にする方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明は、基板上に半導体デバイスを製造する方法であって、前記半導体デバイスは、前記シリコン基板においてスペーサによって境界付けられる少なくとも一つの活性領域を有し、前記少なくとも一つの活性領域は更に、二珪化チタンを有する相互接続領域にコンタクトするコンタクト領域となるように構成され、
酸化物層を前記基板上に堆積するステップと、
レジスト層を前記酸化物層上に堆積するステップと、
前記レジスト層をパターニングするステップと、
先行するステップにおいてパターニングされる前記レジスト層を使用して、反応性イオンエッチングプロセスによって、前記少なくとも一つの活性領域を境界付ける前記酸化物層において開口部をエッチングするステップと、
ガス成分として少なくとも酸素を有するマイクロ波プラズマによってドライストリッププロセスにおいて前記レジスト層を除去するステップと、
前記少なくとも一つの活性領域の上、及び前記酸化物層の上に、チタンを有するメタル層を堆積するステップと、
第一のアニーリングステップ、選択ウェットエッチングステップ、及び第二のアニーリングステップを有する自己整合プロセスによって、二珪化チタンを有する前記相互接続領域を形成するステップと
を有する方法において、前記ドライストリッププロセスの前記マイクロ波プラズマが、前記少なくとも一つの活性領域の表面をエッチング及び洗浄すると共に、前記スペーサを等方性エッチングするために、少なくともフッ化物を有する第二のガス成分を有することを特徴とする方法に関する。
【0010】
従って、従来技術によるレジストストリッププロセスとは異なり、ドライストリッププロセスのCF4/O2プラズマを使用する、本発明によるエッチングプロセスは、前記活性領域のシリサイド化の前に最終ステップとして活性領域上で施される。Tiの堆積(及び後続するシリサイド化)の前に最終ステップとして当該エッチングステップを適用することによって、当該活性領域上のTiSi2層のシート抵抗はかなり低減される。
【0011】
更に本発明は、第二のガス成分がカーボン・テトラ・フルオライド(carbon−tetra−fluoride)CF4であることを特徴とする上記の方法に関する。
【0012】
更に本発明は、少なくとも一つの活性領域の幅が0.35μm又はそれよりも短いこと、好ましくは0.25μm以下であることを特徴とする上記の方法にも関する。
【0013】
更に本発明は、前記スペーサがシリコン窒化物サイドスペーサ(silicon nitride side spacer)を有することを特徴とする上記の方法にも関する。
【0014】
従って本発明は、従来技術においてもたらされるアニーリング温度の上昇をもたらすことなく、小さなサイズの活性領域及びゲート領域上にTiSi2C49相からTiSi2C54相への改善された相変態をもたらす方法に関する。従ってICを製造する間のサーマルバジェット(thermal budget)(すなわち、上昇される温度への露出及び各々の露出期間)は低減され得る。その結果、ICの全性能はほとんど影響を受け得ない。
【0015】
以下、本発明は複数の図面を参照して説明されるであろう。当該図面は図示の目的のみを意図するものであり、請求項に規定される本発明の保護範囲を限定するものではない。特に、p形及びn形ドーピングされた構造体に参照符号が施されている箇所は、代わりの実施例において、逆のドーピング形が使用されてもよい。
【発明を実施するための最良の形態】
【0016】
図1は、本発明の方法による第一のステップの間の半導体デバイスの断面図を概略的に示している。(p形ドーピングされる)基板1上に、ソース又はドレインの何れかとなっている共通のn+形ドーピング活性領域5を備える二つのMOSFETトランジスタ3及び4を有する半導体デバイス2が設けられている。トランジスタ3は更に、フィールド酸化物7によって境界付けられているn+形ドーピング活性領域6と、n形ドーピングポリシリコンゲート8と、ゲート酸化物9と、二酸化シリコンL−スペーサ10及び11と、シリコン窒化物スペーサ12及び13と、注入n+形ドーピング活性領域14及び15とを有している。トランジスタ4は更に、フィールド酸化物17によって境界付けられているn+形ドーピング活性領域16と、n形ドーピングポリシリコンゲート18と、ゲート酸化膜19と、二酸化シリコンL−スペーサ20及び21と、シリコン窒化物スペーサ22及び23と、注入n+形ドーピング活性領域24及び25と有している。前記デバイスにおいて、活性領域5、6、及び16と、ゲート8及び18とは、通常0.25μmの幅を有している。
【0017】
半導体デバイス2が、“ピンチ”活性領域5、すなわち小さな表面領域を備える活性領域を有するデバイスの例として使用されることは注意される。当業者に知られているように、“ピンチ”活性領域は他の型のデバイスにもたらされてもよい。本発明の方法によって製造されてもよいデバイスの例としては、0.35μmよりも小さなパターン寸法のための設計ルールを使用することによる、汎用論理デバイス、ROMデバイス、及びSRAMデバイスがある。
【0018】
図1に示されている工程までは、前記半導体デバイスは当業者に知られている方法によって構成されてきた。図1において、n+形ドーピング活性領域6、14、15、16、24、及び25と、n形ドーピングポリシリコンゲート8及び18としか示されていないが、逆の導電性を備えるポリシリコンゲート及び活性領域も可能であることは当業者によって評価されるであろう。
【0019】
図1に示されているように、第一のステップにおいて、酸化物層26、好ましくはCVD TEOS膜が半導体デバイス2上に約70nmの厚さで堆積される。酸化物層26は、後続するシリサイド化ステップによってもたらされる第一のメタライゼイションレベルから(前記基板又は前記堆積されたポリシリコンの何れかの上に領域を有する)シリコンの所定の領域を絶縁すると共に保護するマスクとして使用される。当該所定の領域上において、例えば(基板1上の)シリサイド化されていない活性領域又は(ポリシリコン上の)シリサイド化されていないポリラインが後の工程においてもたらされ得る。
【0020】
その後、フォトリソグラフィレジスト層27が酸化物層26上に堆積される。
【0021】
リソグラフィステップにおいて、レジスト層27がパターニングされると共に、酸化物層26が、パターニングされたレジスト層27をマスクとして使用して、後続するドライエッチングプロセス(反応性イオンエッチング)によって選択的に除去される。酸化物層26において、ポリシリコン及び基板1に対する開口部が生成される。反応性イオンエッチング(RIE)プロセスは、当業者によく知られているように、CF4、CHF3、及びAr含むプラズマを使用して行われる。従来技術から知られているように、RIEプロセスにおいて、エッチングされた開口部はカーボン、フッ素、及び水素不純物で汚染される。
【0022】
図2は、本発明の方法による第二のステップの間の半導体デバイスの断面図を概略的に示している。第二のステップにおいて、ドライストリッププロセスは、酸化物層26から前記レジストを除去するために使用される。当業者に知られているように、従来技術では当該プロセスの工程において前記レジスト層は、100%のO2を含むマイクロ波プラズマを使用してドライストリッププロセスによって除去される。本発明の方法においてドライストリッププロセスは、先行するRIEプロセスにおいて汚染にさらされている活性領域5、6、及び16と、ゲート8及び18とを洗浄すると共に、残留するレジスト層27を除去するために、CF4及びO2を含むマイクロ波プラズマを使用して施される。CF4+O2のドライストリッププロセスは、図2における矢印によって示されている。
【0023】
テーブル1において、例示的な従来のドライストリッププロセスのレシピが示されている。
【0024】
【表1】
【0025】
テーブル1におけるステップ1により、プロセス状態を安定化するための最短期間が命令される。ステップ2では、当該プロセスによって開放されるCO2のレベルに関する終止点検出(endpoint detection)が使用される。ステップ2の時点は、当該プロセスのための例示的な上限値を表している。ステップ3は、ステップ2において使用されている実際の期間の30%のプロセス期間を使用して、オーバエッチングステップとして使用される。
【0026】
テーブル2において、本発明において使用される例示的なドライストリッププロセスのレシピが示されている。
【0027】
【表2】
【0028】
テーブル2のステップ1は、プロセス状態(フロー及び温度)を安定化するためのプロセスステップである。テーブル2におけるステップ3の期間は、通常所与の範囲内にある。
【0029】
(上記の)日本国特許出願第JP−A−7−142447号及び米国特許第5681780号に開示されている前記プロセスが、酸化物スペーサの形成後、及び酸化物層におけるコンタクト開口部の形成後にそれぞれ、レジストストリッププロセス及び洗浄プロセスとして直接使用されることは当業者に評価されるであろう。本発明において、前記スペーサ形成は、図1に示されているステップの前にさえ行われる。前記ドライストリッププロセスは、Tiの堆積及び後続するシリサイド化ステップの直前に行われる。更に本発明において前記スペーサが他の物質、すなわちシリコン窒化物(Si3N4)から構成されていることは注意される。
【0030】
図3は、本発明の方法による第三のステップの間の半導体デバイスの断面図を概略的に示している。第三のステップにおいて、チタン(Ti)層28は、前記半導体デバイス上に堆積される。前記Ti層は通常33nmの厚さを有している。活性領域5、6、及び16と、ゲート8及び18との上において、Ti層は単結晶シリコン及びポリシリコンにそれぞれ接触している。
【0031】
図4は、本発明の方法による第四のステップの間の半導体デバイスの断面図を概略的に示している。第四のステップにおいて、シリサイド化プロセスが行われる。前記シリサイド化プロセスは、以下のステップ、すなわち第一の高速熱処理(RTP(rapid thermal processing))ステップ、選択ウェットエッチ、及び最終的な第二のRTPステップを有している。通常、第一のRTPステップにおいて20秒間の760℃のアニーリング温度が使用される。当該ステップで、活性領域5、6、及び16と、ゲート8及び18とにおいて、前記Ti層はシリコンと反応してTiSi2C49を形成する。その後、前記選択ウェットエッチによりTi層の未反応部分が除去される一方、TiSi2C49は残される。20秒間の900℃の第二のRTPステップにおいて、TiSi2C49はTiSi2C54に変態させられる。この化合物は、図4において矢印29によって示されている。
【0032】
図5a及び5bは、本発明の方法により製造される半導体デバイスのためのゲート領域8及び18上の二珪化チタンのシート抵抗に関する実験データを示している。当該シート抵抗データは、前記ゲート領域の実際の幅の関数としてプロットされている。
【0033】
本発明のドライストリッププロセスを使用する、第一の分割ロットにおいて得られるTiSi2シート抵抗の結果は、従来技術のドライストリッププロセスが使用される、第二の分割ロットにおいて得られるTiSi2シート抵抗の結果と比較されている。全ての更なる処理ステップは、両方の分割ロットに対して同じである。図5a及び5bにおいて白丸(open circle)は、本発明のドライストリッププロセスを使用して得られるTiSi2シート抵抗の結果を示している。従来技術のドライストリッププロセスで得られるTiSi2シート抵抗の結果は、黒丸(solid circle)によって示されている。図5a及び5bにおいて、ポリシリコンゲート領域8及び18上に形成されている二珪化チタンのシート抵抗が、前記ゲート領域の実際の幅の関数としてプロットされている。図5aは、n形ドーピングされたポリシリコンゲート8及び18上の二珪化チタンのシート抵抗に対する結果を示している。図5bは、p形ドーピングされたポリシリコンゲート上の二珪化チタンのシート抵抗に対する結果を示している。
【0034】
n形ドーピングされたポリシリコンゲート領域の場合、ゲート幅には依存せずに、本発明のドライストリッププロセスを使用して得られるTiSi2シート抵抗は、従来技術のドライストリッププロセスを使用して得られるTiSi2シート抵抗よりも約50%低いことが分かっている。p形ドーピングされたポリシリコンゲート領域の場合、本発明のドライストリッププロセスを使用して得られるTiSi2シート抵抗は、従来技術のドライストリッププロセスを使用して得られるTiSi2シート抵抗よりも約10乃至15%低い。TiSi2シート抵抗における低減は、ここでもゲート幅に依存しない。
【0035】
図6a及び6bは、本発明の方法により製造される半導体デバイスのための活性領域上の二珪化チタンのシート抵抗に関する実験データを示している。シート抵抗データは、前記活性領域の実際の幅の関数としてプロットされている。
【0036】
本発明のドライストリッププロセスを使用する第一の分割ロットにおいて得られるTiSi2シート抵抗の結果は、従来技術のドライストリッププロセスが使用される第二の分割ロットにおいて得られるTiSi2シート抵抗の結果と比較されている。全ての更なる処理ステップは、両方の分割ロットに対して同じとなっている。図6a及び6bにおいて白丸は、本発明のドライストリッププロセスを使用して得られるTiSi2シート抵抗の結果を示している。従来技術のドライストリッププロセスで得られるTiSi2シート抵抗の結果は、黒丸によって示されている。図6a及び6bにおいて、活性領域5、6、及び16上に形成されている二珪化チタンのシート抵抗が、前記活性領域の実際の幅の関数としてプロットされている。図6aは、n+形ドーピングされた活性領域上の二珪化チタンのシート抵抗に対する結果を示している。図6bは、p+形ドーピングされた活性領域上の二珪化チタンのシート抵抗に対する結果を示している。
【0037】
n+形ドーピングされた活性領域の場合、0.25μmの最小活性領域幅に対して、本発明のドライストリッププロセスを使用して得られるTiSi2シート抵抗は、従来技術のドライストリッププロセスを使用して得られるTiSi2シート抵抗よりも約50%小さいことが分かっている。0.35μmよりも広い活性領域の場合、本発明のドライストリッププロセスによる影響は全く観測されない。p+形ドーピングされた活性領域の場合、本発明のドライストリッププロセスを使用して得られるTiSi2シート抵抗は、従来技術のドライストリッププロセスを使用して得られるTiSi2シート抵抗よりも約25%小さい。TiSi2シート抵抗における低減は、ここでも0.25μmの最小活性領域幅に対してしか観測されない。0.35μmよりも広い活性領域の場合、本発明のドライストリッププロセスによる影響は全く観測されない。
【0038】
明らかなことに、最小活性領域に対するTiSi2抵抗の低減は、本発明のドライストリッププロセスによる、前記活性領域表面の改善された洗浄のみに帰され得るものではない。さもなければTiSi2シート抵抗における低減は、より広い活性領域幅に対してももたらされ得るべきこととなる。半導体テストデバイスサンプルの断面の走査電子顕微鏡(scanning electron microscopy(SEM))分析が、より詳細な調査として行われている。SEM分析によって、半導体テストデバイスサンプルにおける構造的な特徴のサイズが求められている。テーブル3において、n形ドーピングされた活性領域及びゲート領域とp形ドーピングされた活性領域及びゲート領域とに対してそれぞれ、本発明のドライストリッププロセスと従来技術のドライストリッププロセスとを使用する場合の、TiSi2シート抵抗と、窒化物スペーサの幅のサイズと、前記活性領域上のTiSi2の厚さと、前記ゲート領域におけるポリシリコンの厚さとに関する試験結果がリストに記載されている。
【0039】
【表3】
【0040】
テーブル3のデータを要約すると、当該SEM分析により、本発明のプロセスを使用することによって、窒化物スペーサ12、13、22、及び23の幅は約5乃至10nmだけ低減されていることが示されている。ポリシリコンの厚さは約20nmだけ低減されており、前記活性領域におけるシリコンの約10nmが除去されている。
【0041】
明らかなことに、本発明のドライストリッププロセスは二つの明確な効果を有している。前記ドライストリッププロセスは、当該領域をシリサイド化されるべき領域として規定しているRIEプロセスによって残される汚染を除去することによって領域5、6、16、8、及び18を洗浄する。本発明のドライストリッププロセスの後に成長させられる前記シリサイドは、従来技術から知られているドライストリッププロセスの後に成長させられる前記シリサイドよりも厚い。更に、(0.25μm又は可能ならばそれよりも短い幅を有する)小さな活性領域5、6、及び16において、前記プロセスにより、比較的大きな側壁(sidewall)エッチがもたらされる。それによって、シリサイド化が可能な領域は広げられる。従って、TiSi2C54へのTiSi2C49の変態に対するサイズの影響は低減される。これにより、当該小さな活性領域におけるTiSi2C54のより完全な形成が可能となる。それ故にC54の相はより低い特定の抵抗率を備えているため、前記シート抵抗も減少する。
【0042】
前記側壁エッチはより広い活性領域上にも施されるが、その場合、関連した影響は、前記より小さな活性領域における影響と比べてむしろ低いことは注意されるべきである。
【図面の簡単な説明】
【0043】
【図1】本発明の方法による第一のステップの間の半導体デバイスの断面図を概略的に示している。
【図2】本発明の方法による第二のステップの間の半導体デバイスの断面図を概略的に示している。
【図3】本発明の方法による第三のステップの間の半導体デバイスの断面図を概略的に示している。
【図4】本発明の方法による第四のステップの間の半導体デバイスの断面図を概略的に示している。
【図5a】本発明の方法により製造される半導体デバイスのためのゲート領域上の二珪化チタンのシート抵抗に関する実験データを示している。
【図5b】本発明の方法により製造される半導体デバイスのためのゲート領域上の二珪化チタンのシート抵抗に関する実験データを示している。
【図6a】本発明の方法により製造される半導体デバイスのための活性領域上の二珪化チタンのシート抵抗に関する実験データを示している。
【図6b】本発明の方法により製造される半導体デバイスのための活性領域上の二珪化チタンのシート抵抗に関する実験データを示している。
Claims (4)
- 基板上に半導体デバイスを製造する方法であって、前記半導体デバイスは、前記シリコン基板においてスペーサによって境界付けられる少なくとも一つの活性領域を有し、前記少なくとも一つの活性領域は更に、二珪化チタンを有する相互接続領域にコンタクトするコンタクト領域となるように構成され、
酸化物層を前記基板上に堆積するステップと、
レジスト層を前記酸化物層上に堆積するステップと、
前記レジスト層をパターニングするステップと、
先行するステップにおいてパターニングされる前記レジスト層を使用して、反応性イオンエッチングプロセスによって、前記少なくとも一つの活性領域を境界付ける前記酸化物層において開口部をエッチングするステップと、
ガス成分として少なくとも酸素を有するマイクロ波プラズマによってドライストリッププロセスにおいて前記レジスト層を除去するステップと、
前記少なくとも一つの活性領域の上、及び前記酸化物層の上に、チタンを有するメタル層を堆積するステップと、
第一のアニーリングステップ、選択ウェットエッチングステップ、及び第二のアニーリングステップを有する自己整合プロセスによって、二珪化チタンを有する前記相互接続領域を形成するステップと
を有する方法において、前記ドライストリッププロセスの前記マイクロ波プラズマが、前記少なくとも一つの活性領域の表面をエッチング及び洗浄すると共に、前記スペーサを等方性エッチングするために、少なくともフッ化物を有する第二のガス成分を有することを特徴とする方法。 - 前記第二のガス成分がカーボン・テトラ・フルオライドCF4であることを特徴とする請求項1に記載の方法。
- 前記少なくとも一つの活性領域の幅が0.35μm又はそれよりも短いこと、好ましくは0.25μm以下であることを特徴とする請求項1又は2に記載の方法。
- 前記スペーサがシリコン窒化物サイドスペーサを有することを特徴とする請求項1乃至3の何れか一項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01201538 | 2001-04-26 | ||
PCT/IB2002/001344 WO2002089191A2 (en) | 2001-04-26 | 2002-04-12 | Improvement of titanium disilicide resistance in narrow active regions of semiconductor devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004528715A true JP2004528715A (ja) | 2004-09-16 |
JP4248882B2 JP4248882B2 (ja) | 2009-04-02 |
Family
ID=8180219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002586392A Expired - Fee Related JP4248882B2 (ja) | 2001-04-26 | 2002-04-12 | 半導体デバイスのピンチ活性領域における二珪化チタンの抵抗の改善方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6630399B2 (ja) |
EP (1) | EP1419522A2 (ja) |
JP (1) | JP4248882B2 (ja) |
KR (1) | KR20030095953A (ja) |
CN (1) | CN1255863C (ja) |
WO (1) | WO2002089191A2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI241652B (en) * | 2002-08-13 | 2005-10-11 | Lam Res Corp | Method for hard mask CD trim |
US6825529B2 (en) * | 2002-12-12 | 2004-11-30 | International Business Machines Corporation | Stress inducing spacers |
KR100732860B1 (ko) * | 2004-12-14 | 2007-06-27 | 동부일렉트로닉스 주식회사 | 반도체 기판 상의 산화막 식각 후 애싱 방법 |
CN104538439A (zh) * | 2015-01-19 | 2015-04-22 | 北京大学 | 一种耐高温欧姆接触电极结构及其加工方法 |
CN106033718A (zh) * | 2015-03-15 | 2016-10-19 | 中国科学院微电子研究所 | 一种金属硅化物的形成方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5868854A (en) * | 1989-02-27 | 1999-02-09 | Hitachi, Ltd. | Method and apparatus for processing samples |
JP2814021B2 (ja) * | 1990-07-09 | 1998-10-22 | 三菱電機株式会社 | 半導体基板表面の処理方法 |
JPH07142447A (ja) * | 1993-11-16 | 1995-06-02 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JP3529849B2 (ja) * | 1994-05-23 | 2004-05-24 | 富士通株式会社 | 半導体装置の製造方法 |
EP0945897A1 (en) * | 1998-03-25 | 1999-09-29 | Texas Instruments Incorporated | Organic gate sidewall spacers |
US6376384B1 (en) * | 2000-04-24 | 2002-04-23 | Vanguard International Semiconductor Corporation | Multiple etch contact etching method incorporating post contact etch etching |
US6444404B1 (en) * | 2000-08-09 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | Method of fabricating ESD protection device by using the same photolithographic mask for both the ESD implantation and the silicide blocking regions |
-
2002
- 2002-04-12 JP JP2002586392A patent/JP4248882B2/ja not_active Expired - Fee Related
- 2002-04-12 CN CNB028013433A patent/CN1255863C/zh not_active Expired - Fee Related
- 2002-04-12 KR KR1020027017534A patent/KR20030095953A/ko not_active Application Discontinuation
- 2002-04-12 EP EP02722596A patent/EP1419522A2/en not_active Withdrawn
- 2002-04-12 WO PCT/IB2002/001344 patent/WO2002089191A2/en active Application Filing
- 2002-04-23 US US10/128,637 patent/US6630399B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020197861A1 (en) | 2002-12-26 |
EP1419522A2 (en) | 2004-05-19 |
US6630399B2 (en) | 2003-10-07 |
WO2002089191A2 (en) | 2002-11-07 |
CN1520608A (zh) | 2004-08-11 |
KR20030095953A (ko) | 2003-12-24 |
JP4248882B2 (ja) | 2009-04-02 |
CN1255863C (zh) | 2006-05-10 |
WO2002089191A3 (en) | 2004-03-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041221 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080313 |
|
RD03 | Notification of appointment of power of attorney |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080711 |
|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316354 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316Z02 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316354 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316Z02 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
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S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316350 |
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S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
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R360 | Written notification for declining of transfer of rights |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R370 | Written measure of declining of transfer procedure |
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