KR20030095953A - 반도체 장치의 핀칭된 활성 영역내의 티타늄 디실리사이드저항의 향상 - Google Patents

반도체 장치의 핀칭된 활성 영역내의 티타늄 디실리사이드저항의 향상 Download PDF

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

기판(1)상에 반도체 장치(2)를 제조하는 방법이며, 상기 반도체 장치가 프세이서(10-13,20-23)에 의해 분리되고 TiSi2를 포함하는 내부 연결(29)을 접촉시키도록 배치되는 기판(1)에서의 활성 영역(5,6,16)을 포함하고; 이 방법이 기판(1)상에 산화물 층(26)을 증착시는 것과; 산화물 층(26)에 레지스트 층(27)을 증착시키고 패터닝하는 것과; 패터닝된 레지스트 층(27)을 사용하여 비활성 영역(5,6,16)을 분리하기 위하여 산화물 층(26)의 이온 에칭을 비활성 하는 것과; 적어도 산화물을 포함하는 건식 스트립 플라즈마에 의해 레지스트 층(27)을 제거하는 것과; 산화물 층(26)과 활성 영역(5,6,16)에 티타늄(28)을 증착시키는 것과; 제 1 어닐링(anneal)과, 선택적인 습식 에칭 및 제 2 어닐링에 의해 자체-정렬된 TiSi2로 내부 연결(29)을 형성하며; 건식 스트립 플라즈마가 적어도 불화물을 제 2 기체 성분으로 포함하는 방법.

Description

반도체 장치의 핀칭된 활성 영역내의 티타늄 디실리사이드 저항의 향상{IMPROVEMENT OF TITANIUM DISILICIDE RESISTANCE IN PINCHED ACTIVE REGIONS OF SEMICONDUCTOR DEVICES}
실리콘-베이스 마이크로 전자 장치(집적 회로, ICs)의 서브-미크론(sub-micron) 생성에서, 티타늄 디실리사이드(titanium disilicide, TiSi2)는 제 1 레벨금속화 및 게이트 구조와 활성 영역의 내부 연결을 위하여 사용되는 물질이다. (폴리-실리콘:±300μΩcm에 비해) 16μΩcm 의 낮은 비저항 때문에, TiSi2는 폴리 실리콘 게이트와 활성 영역의 시트 저항을 감소시키는데 사용된다. 또한 TiSi2는 이 영역상의 접촉 저항을 감소시킨다. 더 낮은 시트 저항과 더 낮은 접촉 저항은 회로에서의 더 낮은 딜레이 타임(RC-딜레이)을 가져오며, 이 결과로, 회로의 동작 레벨이 향상된다. 관련 기술 분야에서 알려져 있는 바와 같이, TiSi2의 애플리케이션은 IC 제조에 관한 추가적인 이점을 가진다. TiSi2는 자체-정렬된실리사이드(silicidation) 프로세스(실리사이드 프로세스)에서 형성된다: 패터닝된 Si/SiO2구조에 증착된 티타늄 층은 티타늄이 실리콘과 접촉하는 영역에 TiSi2를 선택적으로 형성할 수 있다.
티타늄 디실리사이드는 두 가지 결정 변경물을 가지는 것으로 알려져 있는데, 이는 낮은-비저항 C54 구조 및 높은-비저항 C49 구조이다. 제 1 어닐링(annealing) 단계에서의, 자체-정렬된 TiSi2의 형성 동안에, TiSi2C49 구조가 형성된다. 그러나 C49 구조는 준안정(metastable) 상태이고 제 2 어닐링 단계에 의해 바람직하고 안정한 C54 구조로 변환될 수 있다. 당업자에게 알려져 있는 바와 같이, 자체-정렬된 프로세스 동안에 티타늄과 실리콘이 접촉하는 영역의 사이즈는 C49 구조로부터 C54 구조로의 변환에 강하게 영향을 끼치며, 이는 TiSi2C49로부터 TiSi2C54로의 변환을 위한 유효 변환 온도에 의해 설명된다. TiSi2C49로부터 TiSi2C54로 변환하기 위하여 더 작은 접촉 영역에 대해, 더 높은 어닐링 온도가 요구된다. 명백히는, 하나의 IC 생성으로부터 다음 IC 생성으로 회로 밀도가 지속적으로증가 (및 이에 수반하는 온-칩 구성요소의 사이즈 감소)함으로써, TiSi2형성 동안에 열적 노출은 따라서 증가하고, 이는 IC의 전체적인 질에 나쁜 영향을 끼칠 수 있다.
특히, 0.25μm 이하의 피쳐 사이즈의 핀칭된 활성 영역을 구비하는 MOSFET 구조를 포함하는 반도체 장치에서, 프로세스 윈도우의 제약 때문에 게이트 영역 뿐만 아니라 이 활성 영역들의 적절한 실리사이드화가 까다로울 수 있다. 향상된 티타늄 디실리사이드 프로세스의 개발 및 딥-서브-미크론(deep-sub-micron) 테크놀러지에의 그 적용의 전체적인 개요가 J. A. Kitl과 Q. Z. Hong에 의해 "Self-aligned Ti and Co silicides for high performance sub-0.18μm CMOS 기술" Thin Solide Films, 320(1998)pp.110-121에 설명되어 있다.
MOSFET의 이 활성 영역들을 정의하기 위하여 적용되는 반응적 이온 에칭 프로세스가 Si의 에칭된 개구에 불순물 층을 형성하는 것이 관찰되어 있다. MOSFET에서의 이러한 반응적 이온 에칭(RIE) 프로세스 -CF4, CHF3및 Ar을 포함하는 플라즈마를 사용함- 에서, 실리콘 표면에서 에칭 프로세스는 멈추지만 탄소, 불소 및 수소 불순물로 Si의 에칭된 개구를 오염시킨다.
일본 특허 출원서 JP-A-7-142447로부터, Si/SiO2-패터닝된 표면 상에 Si 개구의 표면에서의 불순물 층은 실제로 두 개의 층으로 구성된다: 오염 Si 상부 층 및 그 Si 상부 층 아래에 있는 손상된 Si 층. 이러한 Si 층들은 CF4와 O2의 플라즈마에서 두-단계 건식 에칭 프로세스에 의해 가장 잘 제거된다. 제 1 단계에서, 오염 층이 제거되는 반면, 제 2 단계에서는, 10nm Si의 등방성 에칭에 의해 손상된 층이 제거된다. 이 에칭 프로세스에서 레지스트 층도 제거된다. 이 문헌에서, CF4및 O2의 플라즈마에 기초한 이러한 RIE 프로세스가 산화물 스페이서의 형성 이후에 클리닝 단계를 위하여 사용된다.
미국 특허 5,681,780로부터, 레지스트 층의 에칭과 개구에서 손상된 Si 층의 에칭을 결합하며, 이 손상은 Si 기판 상의 산화물 층에 접촉 개구를 형성하기 위한 선행하는 RIE 프로세스에 기인하는 레지스트 스트립 단계가 개시되어 있다. 미국 특허 5,681,780은 CF4와 O2의 플라즈마에 기초한 이러한 레지스트 스트립 프로세스가 단일 단계 프로세스로 사용되는 방법을 개시한다.
발명의 개요
반도체 장치의 핀칭된 활성 영역에 적절한 실리사이드를 가능하게 하는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명은 기판 상에 반도체 장치를 제조하는 방법에 관한 것이며, 반도체 장치는 스페이서에 의해 구분되는 실리콘 기판에 적어도 하나의 활성 영역을 포함하며; 티타늄 디실리사이드를 포함하는 내부 연결 영역을 접촉시키는 접촉 영역이 되도록 적어도 하나의 활성 영역이 추가적으로 배치되며; 본 방법은
·기판 상에 산화물 층을 증착시키는 단계와,
·산화물 층에 레지스트 층을 증착시키는 단계와,
·레지스트 층의 패터닝 단계와,
·이전의 단계에서 패터닝된 레지스트 층을 사용하여 반응적 이온 에칭 프로세스에 의해 적어도 하나의 활성 영역을 분리하기 위하여 산화물 층의 개구를 에칭하는 단계와,
·적어도 산화물을 기체 성분으로 포함하는 마이크로파 플라즈마에 의한 건식 스트립 프로세스에서 레지스트 층을 제거하는 단계와,
·산화물 층의 상부에 그리고 적어도 하나의 활성 영역에 티타늄을 포함하는 금속 층을 증착시키는 단계와,
·제 1 어닐링 단계와, 선택적인 습식 에칭 단계 및 제 2 어닐링 단계를 포함하는 자체-정렬된 프로세스에 의해 티타늄 디실리사이드를 포함하는 내부 연결 영역을 형성하는 단계를 포함하며;
적어도 하나의 활성 영역의 표면을 세정하고 에칭하며 스페이서를 등방적으로 에칭하기 위한 건식 스트립 프로세스의 마이크로파 플라즈마가 적어도 불소를 포함하는 제 2 기체 성분을 포함하게 특징지워 진다.
그래서, 종래 기술에 따른 레지스트 스트립 프로세스와는 대조적으로, 이러한 활성 영역들의 실리사이드화 이전의 마지막 단계로 건식 스트립 프로세스의 CF4/O2플라즈마를 사용하는 본 발명에 따른 에칭 프로세스가 활성 영역에 수행된다. Ti의 증착 (그리고 그 후의 실리사이드화) 이전에 마지막 단계로 이러한 에칭 단계를 적용함으로써, 이러한 활성 영역들 상의 TiSi2층의 시트 저항은 실질적으로 감소된다.
게다가, 본 발명은 위에서 설명된 방법에 관한 것이며, 제 2 기체 성분이 사불화탄소(carbon-tetra-fluoride, CF4)로 특징지워 진다.
게다가, 본 발명은 위에서 설명된 방법에 관한 것이며, 적어도 하나의 활성영역의 폭이 0.35μm 이하인, 바람직하게는 0.25μm 이하가 되도록 특징지워 진다.
또한, 본 발명은 위에서 설명된 방법에 관한 것이며, 스페이서가 질화 실리콘 사이드 스페이서를 포함하게 특징지워 진다.
그래서, 본 발명은, 종래 기술에서 관찰된 어닐링 온도의 증가 없이 작은-사이즈의 활성 영역에 TiSi2C49 상태로부터 TiSi2C54 상태로의 향상된 상태 변환을 제공하는 방법에 관한 것이다. 그래서, IC를 제조하는 동안에 열적 비용(budget)(즉, 상승된 온도에의 노출과 관련 노출 시간)은 감소될 수 있고, 그 결과, IC의 전체적인 질이 덜 영향 받을 수 있다.
아래에서, 본 발명은 몇몇의 도면들을 참조하여 설명될 것이며, 이들은 설명하기 위한 목적으로 의도될 뿐이며 첨부하는 청구항에서 정의된 보호의 범위를 제한하는 것이 의도되지는 않는다. 특히, p-도핑된 그리고 n-도핑된 구조를 참조하는 다른 실시예에서 반대의 도핑 타입이 사용될 수 있다.
본 발명은 청구항 제 1 항의 서두에 정의된 방법에 관한 것이다.
도 1은 본 발명의 방법에 따른 제 1 단계 동안의 반도체 장치의 단면도를 도시한다.
도 2는 본 발명의 방법에 따른 제 2 단계 동안의 반도체 장치의 단면도를 도시한다.
도 3은 본 발명의 방법에 따른 제 3 단계 동안의 반도체 장치의 단면도를 도시한다.
도 4는 본 발명의 방법에 따른 제 4 단계 동안의 반도체 장치의 단면도를 도시한다.
도 5a 및 5b는 본 발명의 방법에 따라 제조된 반도체 장치를 위한 게이트 영역에서 티타늄 디실리사이드의 시트 저항에 관한 실험적 데이터를 도시한다.
도 6a 및 6b는 본 발명의 방법에 따라 제조된 반도체 장치를 위한 활성 장치 에서 티타늄 디실리사이드의 시트 저항에 관한 실험적 데이터를 도시한다.
도 1은 본 발명의 방법에 따른 제 1 단계 동안의 반도체 장치의(일부분의) 단면도를 도시한다. (p-도핑된) 기판(1) 상에, 반도체 장치(2)는 공통의 n+-도핑된 활성 영역을 구비하는 드레인 또는 소스인 두 개의 MOSFET 트랜지스터(3,4)를 포함하여 배치된다. 트랜지스터(3)는 전계 산화물(field oxide)(7)에 의해 구별된 n+-도핑된 활성 영역(6)과, n-도핑된 폴리-실리콘 게이트(8)와, 게이트 산화물(9)과, 산화 실리콘 L-스페이서(10,11)와, 질소화 실리콘 스페이서(12,13) 및 삽입된 n+-도핑된 활성 영역(14,15)을 추가적으로 포함한다. 트랜지스터(4)는 전계 산화물(17)에 의해 구분된 n+-도핑된 활성 영역(16)과, n-도핑된 폴리-실리콘 게이트(18)와, 게이트 산화물(19)과, 산화 실리콘 L-스페이서(10,21)와, 질화 실리콘 스페이서(22,23)및 삽입된 n+-도핑된 활성 영역(25,25)을 추가적으로 포함한다. 본 장치에서, 활성 영역(5,6,16)과 게이트(8,18)는 통상적으로 0.25μm의 폭을 가진다.
"핀칭된" 활성 영역(5), 즉 작은 표면 영역을 구비하는 활성 영역을 포함하는 장치의 예로 반도체 장치(2)가 사용된다는 것에 주목하라. 관련 기술 분야에 알려져 있는 바와 같이, "핀칭된" 활성 영역은 장치의 다른 타입에서도 발생할 수 있다. 0.35μm 보다 작은 피쳐 사이즈를 위한 설계 규칙을 사용함으로써 본 발명의 방법에 의해 생성될 수 있는 장치의 예는 SRAM 장치, ROM 장치 및 일반적인 로직 장치이다.
도 1에서 도시되어 있는 단까지, 반도체 장치는 관련 기술 분야에 알려져 있는 방법에 의해 제조되었다. 도 1에서 n+-도핑된 활성 영역(6,14,15,16,24,25)과 n-도핑된 폴리-실리콘 게이트(8,18)가 도시되어 있으나, 반대의 전도성을 가진 활성 영역 및 폴리-실리콘 게이트도 가능하다는 것을 당업자는 인식할 수 있을 것이다.
제 1 단계에서, 도 1에 도시된 바와 같이, 산화물 층(26), 바람직하게는 CVD TEOS 박막이 반도체 장치(20)에 대략 70nm의 두께로 증착된다. 산화물 층(26)은 그 후의 실리사이드 단계에 의해 제공될 제 1 금속화 레벨로부터 (기판 또는 증착된 폴리-실리콘 상의 영역을 포함하는) 사전결정된 실리콘 영역을 절연시키고 보호하는 마스크로 사용된다. 이 사전결정된 영역, 가령, (기판(1) 상의) 실리사이드화되지 않은 활성 영역 또는 (폴리-실리콘 상의) 실리사이드되지 않은 폴리 라인은 그 후의 단에서 제공될 수 있다.
그 후에, 포토리소그래픽 레지스트 층(27)은 산화물 층(26)에 증착된다.
리소그래픽 단계에서, 레지스트 층(27)은 패터닝되고 패터닝된 레지스트 층(27)을 마스크로 사용하는 그 후의 건식 에칭 프로세스(반응적 이온 에칭)에 의해 산화물 층(26)은 선택적으로 제거된다. 산화물 층(26)에서, 기판(1)과 폴리-실리콘으로의 개구가 생성된다. 반응적 이온 에칭(RIE) 프로세스는 CF4, CHF3및 Ar을 포함하는 플라즈마를 사용하여 수행되며, 이는 당업자에게 잘 알려져 있다. 종래 기술로부터 알려져 있는 바와 같이, RIE 프로세스에서, 에칭된 개구는 탄소, 불소 및 수소 불순물로 오염된다.
도 2는 본 발명의 방법에 따른 제 2 단계 동안 반도체 장치의 단면도를 도시한다. 제 2 단계에서, 건식 스트립 프로세스는 산화물 층(26)으로부터 레지스트를 제거하기 위하여 사용된다. 당업자에게 알려져 있는 바와 같이, 종래 기술에서, 프로세스의 이러한 단에서, 레지스트 층은 100% O2를 포함하는 마이크로파 플라즈마를 사용하는 건식 스트립 프로세스에 의해 제거된다. 본 발명의 방법에서, 잔여 레지스트 층(27)을 제거하기 위하여 그리고 활성 영역(5,6,16) 및 게이트(8,18)을 세정하기 위하여 CF4및 O4-선행하는 RIE 프로세스에서 오염에 노출되었음- 를 포함하는 마이크로 웨이브 플라즈마를 사용하여 건식 스트립 프로세스가 적용된다. CF4+O2건식 스트립 프로세스는 도 2에서 화살표에 의해 도시되어 있다.
표 1에 대표적인 종래 기술 건식 스트립 프로세스의 방법이 도시되어 있다.
표 1에서 단계 1은 프로세스 조건을 안정시키기 위한 최소의 시간을 요구한다. 단계 2는 프로세스에 의해 릴리스된 CO2의 레벨에 관한 끝점(endpoint) 검출을 사용한다. 단계 2의 시간은 이러한 단계를 위한 대표적인 상위 한계 값을 나타낸다. 단계 3은 오버에칭 단계로 사용되며, 단계 2에서 사용된 실제 시간의 30%의 프로세스 시간을 사용한다.
표 2에, 본 발명에서 사용된 대표적인 건식 스트립 프로세스의 방법이 도시되어 있다.
표 2에서 단계 1은 프로세스 조건(플로우 및 온도)를 안정시키기 위한 프로세스 단계이다. 표 2에서 단계 3의 시간은 통상 주어진 범위 내이다.
(본 명세서에서 상술된) JP-A-7-142447 및 미국 특허 5,681,780에 개시되어있는 것과 같은 프로세스가 레지스트 스트립으로 사용되고, 순서대로, 산화물 스페이서의 형성 이후에 그리고 산화물 층에서 접촉 개구의 형성 이후에 바로 세정이 프로세싱된다는 것을 당업자는 인식할 수 있을 것이다. 본 발명에서, 스페이서 형성은 심지어 도 1에 도시된 단계 이전에 수행된다. 건식 스트립 프로세스는 Ti의 증착과 그 후 실리사이드화 단계 이전에 즉시 수행된다. 본 발명에서, 스페이서가 다른 물질, 즉, 실리콘 질화물(Si3N4)로 구성된다는 것에도 주목하라.
도 3은 본 발명의 방법에 따른 제 3 단계 동안 반도체 장치의 단면도를 도시한다. 제 3 단계에서, 티타늄(Ti) 층(28)이 반도체 장치에 증착된다. Ti 층은 통상적으로 33nm의 두께를 가진다. 활성 영역(5,6,16)과 게이트(8,18) 상에서, Ti 층은 단일 결정의 실리콘과 폴리-실리콘 각각과 접촉한다.
도 4는 본 발명의 방법에 따른 제 4 단계 동안 반도체 장치의 단면도를 도시한다. 제 4 단계에서, 실리사이드화 프로세스가 수행된다. 실리사이드화 프로세스는 다음의 단계들을 포함한다: 제 1 고속 감열 프로세싱(RTP) 단계, 선택적인 습식 에칭, 그리고 마지막으로 제 2 RTP 단계. 통상적으로, 제 1 RTP 단계에서, 20s 동안에 760℃의 어닐링 온도가 사용된다. 이 단계의 활성 영역(5,6,16) 및 게이트(8,18)에서, TiSi2C49를 형성하기 위하여, Ti 층은 실리콘과 반응한다. 그 후, 선택적인 습식 에칭은 Ti 층의 반응하지 않은 부분을 제거하는 반면에, TiSi2C49는 남는다. 20s 동안의 900℃에서의 제 2 RTP 단계에서, TiSi2C49는 TiSi2C54로 변환되며, 이 화합물은 도 4에서 화살표(29)에 의해 가리켜져 있다.
도 5a 및 5b는 본 발명의 방법에 따라서 제조된 반도체 장치를 위한, 게이트 영역(8,18) 상의 티타늄 디실리사이드의 시트 저항에 관한 실험적 데이터를 도시한다. 시트 저항 데이터는 게이트 영역의 실제 너비의 함수로 플롯팅(plot)된다.
제 1 분할된 구획에서, 본 발명의 건식 스트립 프로세스를 사용하여 획득된 TiSi2시트 저항의 결과가 종래 기술의 건식 스트립 프로세스가 사용된 제 2 분할된 구획에서 획득된 TiSi2시트 저항의 결과와 비교되어 있다. 모든 추가적인 프로세싱 단계는 양 분할된 구획에 대해 동일하였다. 도 5a 및 5b에서, 오픈 써클(open circle)은 본 발명의 건식 스트립 프로세스를 사용하여 획득된 TiSi2시트 저항의 결과를 나타낸다. 종래 기술의 건식 스트립 프로세스로 획득된 Tisi2시트 저항의 결과는 솔리드 써클에 의해 나타내어져 있다. 도 5a 및 5b에서, 폴리-실리콘 게이트 영역(8,18)에 형성되었던 티타늄 디실리사이드의 시트 저항은 게이트 영역의 실제 너비의 함수로 플롯팅되어 있다. 도 5a는 n-도핑된 폴리-실리콘 게이트(8,18)에서 티타늄 디실리사이드의 시트 저항에 대한 결과를 도시한다. 도 5b는 p-도핑된 폴리-실리콘 게이트 상의 티타늄 디실리사이드의 시트 저항에 대한 결과를 도시한다.
게이트 폭 비의존적인 n-도핑된 폴리-실리콘 게이트 영역에 대하여, 본 발명의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항은 종래 기술의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항 보다 50% 더 낮다. p-도핑된 폴리-실리콘 게이트 영역에 대하여, 본 발명의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항은 종래 기술의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항보다 약 10-15% 더 낮다. 즉, TiSi2시트 저항의 감소는 게이트 폭에 비의존적이다.
도 6a 및 6b는 본 발명의 방법에 따라서 제조된 반도체 장치를 위한, 활성 영역의 티타늄 디실리사이드의 시트 저항에 관한 실험적 데이터를 도시한다. 시트 저항 데이터는 활성 영역의 실제 폭의 함수로 플롯팅되어 있다.
본 발명의 건식 스트립 프로세스를 사용하여, 제 1 분할된 구획에서 획득된 TiSi2시트 저항의 결과는 종래 기술의 건식 스트립 프로세스가 사용되는 제 2 분할된 구획에서 획득된 TiSi2시트 저항의 결과와 비교되어 있다. 모든 추가적인 프로세싱 단계는 양 분할된 구획에 대하여 동일하였다. 도 6a 및 6b에서, 오픈 써클이 본 발명의 건식 스트립 프로세스를 사용하여 획득된 TiSi2시트 저항의 결과를 나타낸다. 종래 기술의 건식 스트립 프로세스로 획득된 TiSi2시트 저항의 결과는 솔리드 써클에 의해 나타내어져 있다. 도 6a 및 6b에서, 활성 영역(5,6,16)에 형성된 티타늄 디실리사이드의 시트 저항은 활성 영역의 실제 너비의 함수로 플롯팅되어 있다. 도 6a는 n+-도핑된 활성 영역 상의 티타늄 디실리사이드의 시트 저항에 대한 결과를 도시한다. 도 6b는 p+-도핑된 활성 영역 상의 티타늄 디실리사이드의 시트 저항에 대한 결과를 도시한다.
0.25μm의 폭의 가장 작은 활성 영역에 대한 n+-도핑된 활성 영역에 대하여, 본 발명의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항은 종래 기술의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항보다 약 50% 더 작다. 0.35μm보다 넓은 활성 영역에 대해서는, 본 발명의 건식 스트립 프로세스의 효과가 관찰되지 않는다. p+-도핑된 활성 영역에 대하여, 본 발명의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항은 종래 기술의 건식 스트립 프로세스를 사용하는 TiSi2시트 저항보다 약 25% 더 작다. 즉, TiSi2시트 저항의 감소는 0.25μm의 폭의 가장 작은 활성 영역에 대해서만 관찰된다. 0.35μm보다 넓은 활성 영역에 대해서는 본 발명의 건식 스트립 프로세스의 효과는 관찰되지 않는다.
명확히는, 가장 작은 활성 영역에 대한 TiSi2저항의 감소가 본 발명의 건식 스트립 프로세스에 의한 활성 영역 표면의 향상된 세정에 기인할 수만은 없다. 그 렇지 않으면, TiSi2시트 저항의 감소가 더 큰 활성 영역 폭에 대해서도 관찰 가능해야 한다. 반도체 테스트 장치 샘플 단면의 스캐닝 전자 현미경(SEM) 분석이 더 상세한 조사로 수행되었다. SEM 분석으로, 반도체 테스트 장치 샘플에서 구조 피쳐의 사이즈가 결정되었다. p-도핑된 활성 영역 및 게이트 영역에 대해서 뿐만 아니라 n-도핑된 활성 영역 및 게이트 영역에 대하여 본 발명의 건식 스트립 프로세스와 종래 기술의 건식 스트립 프로세스 각각을 사용하여, TiSi2시트 저항, 질화물 스페이서의 폭 사이즈, 활성 영역에서 TiSi2두께 그리고 게이트 영역에서의 폴리-실리콘의 두께에 관한 실험적 결과가 일람표로 만들어져 있다.
표 3의 데이터를 요약하면, 본 프로세스를 사용함으로써 질화물 스페이서(12,13,22,23)의 폭이 대략 5-10nm만큼 감소된다. 폴리-실리콘의 두께는 대략 20nm만큼 감소되며 활성 영역에서 실리콘의 10nm가 제거된다.
명확히는, 본 발명의 건식 스트립 프로세스는 두 가지 두드러진 효과를 가진다. 건식 스트립 프로세스는 이 영역을 실리사이드화될 영역으로 정의했던 RIE 프로세스에 의해 남게된 오염을 제거함으로써 영역(5,6,16,8,18)을 세정한다. 본 발명의 건식 스트립 프로세스에 성장된 규화물은 종래 기술로부터 알려져 있는 건식 스트립 프로세스 이후의 규화물 층보다 더 두껍다. 추가적으로, (0.25μm 또는 보다 작을 수 있는) 작은 활성 영역(5,6,16)에서, 프로세스는 상대적으로 넓은 측벽 에칭을 제공하며, 이는 그에 따라 실리사이드화를 위해 사용 가능한 영역을 확장시킨다. 그래서, TiSi2C49로부터 TiSi2C54로부터의 변환을 위한 사이즈 영향은 감소되고, 이는 이러한 작은 활성 영역에서 TiSi2C54의 더 완전한 형성을 허용한다. 그러므로, C54 상태가 더 낮은 특정 저항을 가지기 때문에, 시트 저항 또한 감소한다.
측벽 에칭도 더 넓은 활성 영역에서 발생할 수 있으나, 이 경우, 더 작은 활성 영역에서의 효과에 비해 상대적인 효과가 작다는 것에 주목해야 한다.

Claims (4)

  1. 기판(1) 상에 반도체 장치(2)를 제조하는 방법에 있어서,
    상기 반도체 장치(2)가 스페이서(10-13,20-23)에 의해 분리된 상기 실리콘 기판(1)에 적어도 하나의 활성 영역(5,6,16)을 포함하되, 상기 적어도 하나의 활성 영역(5,6,16)은 티타늄 디실리사이드를 포함하는 상호접속 영역(29)을 접촉시키는 접촉 영역이 되도록 추가적으로 배치되며; 상기 방법이
    · 상기 기판(1) 상에 산화물 층(26)을 증착시키는 단계와,
    · 상기 산화물 층(26)에 레지스트 층(27)을 증착시키는 단계와,
    · 상기 레지스트 층(27)의 패터닝 단계와,
    · 상기 이전 단계에서 패터닝된 상기 레지스트 층(27)을 사용하여 반응적 이온 어닐링 프로세스에 의해, 상기 적어도 하나의 활성 영역(5,6,16)을 구별하기 위하여 상기 산화물 층(26)내의 개구를 에칭하는 단계와,
    · 가스 성분으로 적어도 산소를 포함하는 마이크로파 플라즈마에 의해 건식 스트립 프로세스에서 상기 레지스트 층(27)을 제거하는 단계와,
    · 티타늄을 포함하는 금속물 층(28)을 상기 산화물 층(26)의 상부와 상기 적어도 하나의 활성 영역(5,6,16) 상에 증착시키는 단계와,
    · 제 1 어닐링 단계와, 선택적인 습식 에칭 단계 그리고 제 2 어닐링 단계를 포함하는 자체-정렬된 프로세스에 의해 티타늄 디실리사이드를 포함하는 상기 상호접속 영역(29)을 형성하는 단계를 포함하고,
    상기 건식 스트립 프로세스의 상기 마이크로파 플라즈마가 상기 적어도 하나의 활성 영역(5,6,16)의 상기 표면을 세정하고 에칭하며 상기 스페이서(10-13,20-23)를 등방적으로 에칭하기 위하여, 적어도 불화물을 포함하는 제 2 기체 성분을 포함하는 것을 특징으로 하는
    반도체 장치를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 가스 성분이 사불화탄소(carbon-tetra-fluoride, CF4)인 것을 특징으로 하는
    반도체 장치를 제조하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 활성 영역(5,6,16)의 폭이 0.35μm 이하, 바람직하게는 0.25μm 이하인 것을 특징으로 하는
    반도체 장치를 제조하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 스페이서(12,13,22,23)가 실리콘 질화물 측면 스페이서(silicon nitride side spacers)를 포함하는 것을 특징으로 하는
    반도체 장치를 제조하는 방법.
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