JPH1056080A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1056080A JPH1056080A JP8212497A JP21249796A JPH1056080A JP H1056080 A JPH1056080 A JP H1056080A JP 8212497 A JP8212497 A JP 8212497A JP 21249796 A JP21249796 A JP 21249796A JP H1056080 A JPH1056080 A JP H1056080A
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- gate
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Abstract
(57)【要約】
【課題】 窒化膜／酸化膜，あるいは窒化膜／シリコン
の高選択エッチングを可能とし，微細なコンタクト構造
を得る。 【解決手段】 １）シリコン基板上にフィールド酸化膜
を形成し，該シリコン基板上にポリシリコン膜, シリコ
ン酸化膜及びシリコン窒化膜を順に成長し，これらの膜
をパターニングしてゲートを形成し，ゲートの両側の該
シリコン基板内にソース, ドレインを形成する工程と,
次いで, 該フィールド酸化膜上に存在するゲートを露出
する無機質材料からなるハードマスクを形成する工程
と, 次いで,該ハードマスクをマスクにして該シリコン
窒化膜をエッチングする工程とを含む，２）前記ハード
マスクがアモルファスカーボンまたはポリシリコンまた
はアモルファスシリコンからなる。
の高選択エッチングを可能とし，微細なコンタクト構造
を得る。 【解決手段】 １）シリコン基板上にフィールド酸化膜
を形成し，該シリコン基板上にポリシリコン膜, シリコ
ン酸化膜及びシリコン窒化膜を順に成長し，これらの膜
をパターニングしてゲートを形成し，ゲートの両側の該
シリコン基板内にソース, ドレインを形成する工程と,
次いで, 該フィールド酸化膜上に存在するゲートを露出
する無機質材料からなるハードマスクを形成する工程
と, 次いで,該ハードマスクをマスクにして該シリコン
窒化膜をエッチングする工程とを含む，２）前記ハード
マスクがアモルファスカーボンまたはポリシリコンまた
はアモルファスシリコンからなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り, 特に, 0.18μｍルール以降の超LSI のプロセ
スに関する。
法に係り, 特に, 0.18μｍルール以降の超LSI のプロセ
スに関する。
【０００２】とりわけ, SRAM素子において，ビット線,V
dd, Vss コンタクト部を自己整合的に開口するセルフア
ラインコンタクト(SAC) 技術と, ポリシリコンゲートを
部分的に開口してシリサイド化を行う技術を組み合わせ
て用いる工程を含む製造方法に適用する。
dd, Vss コンタクト部を自己整合的に開口するセルフア
ラインコンタクト(SAC) 技術と, ポリシリコンゲートを
部分的に開口してシリサイド化を行う技術を組み合わせ
て用いる工程を含む製造方法に適用する。
【０００３】
【従来の技術】上記工程に対する従来例を図３を用いて
説明する。図３(A) 〜(D) は従来例の説明図である。
説明する。図３(A) 〜(D) は従来例の説明図である。
【０００４】図３(A) において，シリコン(Si)基板 1上
にフィールド酸化膜 2を形成し，気相成長(CVD) 法によ
り，基板上全面にポリシリコン膜 3を成長する。次い
で，基板上全面に酸化膜 4を成長し，ゲートシリサイド
部を開口する。
にフィールド酸化膜 2を形成し，気相成長(CVD) 法によ
り，基板上全面にポリシリコン膜 3を成長する。次い
で，基板上全面に酸化膜 4を成長し，ゲートシリサイド
部を開口する。
【０００５】図３(B) において，ポリシリコン膜 3及び
酸化膜 4をパターニングしてゲートを形成し，ゲートの
側面に酸化膜からなるサイドウォール 5を形成する。図
３(C) において，露出したシリコン基板 (一方のインバ
ータのドレイン)1D上と, 露出したポリシリコンゲート
(対向するインバータのゲート) 3B上にシリサイド層 6
を形成する。
酸化膜 4をパターニングしてゲートを形成し，ゲートの
側面に酸化膜からなるサイドウォール 5を形成する。図
３(C) において，露出したシリコン基板 (一方のインバ
ータのドレイン)1D上と, 露出したポリシリコンゲート
(対向するインバータのゲート) 3B上にシリサイド層 6
を形成する。
【０００６】図３(D) において，シリコン基板1Dとポリ
シリコンゲート3Bとを結ぶローカル配線 7を形成する。
超LSI,特にSRAM素子において，ビット線,Vdd, Vss コン
タクト部を自己整合的に開口するSAC 技術と, ゲート及
びソース, ドレインを同時に自己整合的にシリサイド化
する技術 (サリサイド工程) を両立させる場合には，シ
リサイド化しようとするポリシリコンゲート上を選択的
に開口する必要がある。
シリコンゲート3Bとを結ぶローカル配線 7を形成する。
超LSI,特にSRAM素子において，ビット線,Vdd, Vss コン
タクト部を自己整合的に開口するSAC 技術と, ゲート及
びソース, ドレインを同時に自己整合的にシリサイド化
する技術 (サリサイド工程) を両立させる場合には，シ
リサイド化しようとするポリシリコンゲート上を選択的
に開口する必要がある。
【０００７】この際に, 従来技術では図３の工程のよう
に，ポリシリコンゲートの開口をポリシリコンゲート加
工 (パターニング) 前に行っていた。この理由は，SRAM
内の一方のインバータのドレインと, 対向するインバー
タのゲートを結ぶローカル配線を形成する際に, ポリシ
リコンゲートと同一の層にこのローカル配線を形成する
と, ゲート加工後に開口するときにサイドウォールの突
起が生じ断線しやすくなるためである。
に，ポリシリコンゲートの開口をポリシリコンゲート加
工 (パターニング) 前に行っていた。この理由は，SRAM
内の一方のインバータのドレインと, 対向するインバー
タのゲートを結ぶローカル配線を形成する際に, ポリシ
リコンゲートと同一の層にこのローカル配線を形成する
と, ゲート加工後に開口するときにサイドウォールの突
起が生じ断線しやすくなるためである。
【０００８】しかし，このローカル配線を層間膜を介し
て形成する場合はこの必要はなくなる。ゲート及びサイ
ドウォール形成後に開口するメリットとしては, ゲート
の加工をチップ内すべて同じ状態で行えるため，ゲート
幅の制御がしやすい。さらに, ソース, ドレイン形成の
イオン注入をゲート上部開口前に行うので, 注入イオン
のゲート抜けに対してマージンがとれることである。
て形成する場合はこの必要はなくなる。ゲート及びサイ
ドウォール形成後に開口するメリットとしては, ゲート
の加工をチップ内すべて同じ状態で行えるため，ゲート
幅の制御がしやすい。さらに, ソース, ドレイン形成の
イオン注入をゲート上部開口前に行うので, 注入イオン
のゲート抜けに対してマージンがとれることである。
【０００９】この方法では，ゲートキャップ膜とサイド
ウォールを異なる材料でつくる訳であるが，ゲートキャ
ップ膜とサイドウォールをそれぞれシリコンの酸化膜と
窒化膜とすると, ゲートキャップ膜のエッチング時にフ
ィールド酸化膜もエッチングされたため不都合である。
ウォールを異なる材料でつくる訳であるが，ゲートキャ
ップ膜とサイドウォールをそれぞれシリコンの酸化膜と
窒化膜とすると, ゲートキャップ膜のエッチング時にフ
ィールド酸化膜もエッチングされたため不都合である。
【００１０】
【発明が解決しようとする課題】そこで, ゲートキャッ
プ膜とサイドウォールをそれぞれシリコンの酸化膜と窒
化膜とした場合, 選択的に窒化膜を除去することにな
る。このために, レジスト膜を用いたドライエッチング
が最も簡便であるが, 従来から, 窒化膜／酸化膜，ある
いは窒化膜／シリコンの高選択エッチングは難しく，こ
の構造での部分的なゲートキャップ膜の除去はできなか
った。
プ膜とサイドウォールをそれぞれシリコンの酸化膜と窒
化膜とした場合, 選択的に窒化膜を除去することにな
る。このために, レジスト膜を用いたドライエッチング
が最も簡便であるが, 従来から, 窒化膜／酸化膜，ある
いは窒化膜／シリコンの高選択エッチングは難しく，こ
の構造での部分的なゲートキャップ膜の除去はできなか
った。
【００１１】本発明は窒化膜／酸化膜，あるいは窒化膜
／シリコンの高選択エッチングを可能とし，微細なコン
タクト構造を得ることを目的とする。
／シリコンの高選択エッチングを可能とし，微細なコン
タクト構造を得ることを目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は， １）シリコン基板上にフィールド酸化膜を形成し，該シ
リコン基板上にポリシリコン膜, シリコン酸化膜及びシ
リコン窒化膜を順に成長し，これらの膜をパターニング
してゲートを形成し，ゲートの両側の該シリコン基板内
にソース, ドレインを形成する工程と, 次いで, 該フィ
ールド酸化膜上に存在するゲートを露出する無機質材料
からなるハードマスクを形成する工程と, 次いで, 該ハ
ードマスクをマスクにして該シリコン窒化膜をエッチン
グする工程とを含む半導体装置の製造方法，あるいは ２）請求項１記載の工程の後に，該ハードマスクを除去
し，該シリコン基板と，該フィールド酸化膜上に存在す
るゲートとを露出させる工程と, 次いで, 該シリコン基
板上と, 該フィールド酸化膜上に存在するゲート上とに
シリサイド層を形成する工程と, 次いで, 該シリコン基
板と該フィールド酸化膜上に存在するゲートとを結ぶロ
ーカル配線を形成する工程とを含む半導体装置の製造方
法，あるいは ３）前記ハードマスクがアモルファスカーボンまたはポ
リシリコンまたはアモルファスシリコンからなる前記１
記載の半導体装置の製造方法，あるいは ４）前記シリコン窒化膜の膜厚及び屈折率を調整してゲ
ートパターン形成のための露光時の反射防止膜として兼
用する前記１記載の半導体装置の製造方法により達成さ
れる。
リコン基板上にポリシリコン膜, シリコン酸化膜及びシ
リコン窒化膜を順に成長し，これらの膜をパターニング
してゲートを形成し，ゲートの両側の該シリコン基板内
にソース, ドレインを形成する工程と, 次いで, 該フィ
ールド酸化膜上に存在するゲートを露出する無機質材料
からなるハードマスクを形成する工程と, 次いで, 該ハ
ードマスクをマスクにして該シリコン窒化膜をエッチン
グする工程とを含む半導体装置の製造方法，あるいは ２）請求項１記載の工程の後に，該ハードマスクを除去
し，該シリコン基板と，該フィールド酸化膜上に存在す
るゲートとを露出させる工程と, 次いで, 該シリコン基
板上と, 該フィールド酸化膜上に存在するゲート上とに
シリサイド層を形成する工程と, 次いで, 該シリコン基
板と該フィールド酸化膜上に存在するゲートとを結ぶロ
ーカル配線を形成する工程とを含む半導体装置の製造方
法，あるいは ３）前記ハードマスクがアモルファスカーボンまたはポ
リシリコンまたはアモルファスシリコンからなる前記１
記載の半導体装置の製造方法，あるいは ４）前記シリコン窒化膜の膜厚及び屈折率を調整してゲ
ートパターン形成のための露光時の反射防止膜として兼
用する前記１記載の半導体装置の製造方法により達成さ
れる。
【００１３】本発明では窒化膜を選択的に除去するため
に，転写ハードマスクとなる膜をサイドウォール形成後
に堆積し，レジスト膜をこの膜を加工後, 燐酸ボイルに
より窒化膜を除去する。
に，転写ハードマスクとなる膜をサイドウォール形成後
に堆積し，レジスト膜をこの膜を加工後, 燐酸ボイルに
より窒化膜を除去する。
【００１４】ここで，ハードマスクとしての条件は以下
のようである。 (1) 微細加工が可能なこと (2) 燐酸, 弗酸, 硫酸等に対する耐薬品性があること (3）酸化膜と窒化膜に対してエッチングの選択比が大き
いこと (4）膜の除去が容易で，汚染の心配がないこと これらの条件を満足する材料として, アモルファスカー
ボン(a-C) やポリシリコンがある。
のようである。 (1) 微細加工が可能なこと (2) 燐酸, 弗酸, 硫酸等に対する耐薬品性があること (3）酸化膜と窒化膜に対してエッチングの選択比が大き
いこと (4）膜の除去が容易で，汚染の心配がないこと これらの条件を満足する材料として, アモルファスカー
ボン(a-C) やポリシリコンがある。
【００１５】
【発明の実施の形態】ハードマスクとしてアモルファス
カーボンを用いた場合の実施の形態を図１に示す。
カーボンを用いた場合の実施の形態を図１に示す。
【００１６】図１(A) 〜(C) ，図２(D) 〜(F) は本発明
の実施の形態の説明図である。図１(A) において，シリ
コン基板 1上にフィールド酸化膜 2を形成し，気相成長
(CVD) 法により，基板上全面にポリシリコン膜 3を成長
する。
の実施の形態の説明図である。図１(A) において，シリ
コン基板 1上にフィールド酸化膜 2を形成し，気相成長
(CVD) 法により，基板上全面にポリシリコン膜 3を成長
する。
【００１７】次いで，基板上全面に厚さ 5nmのCVD 酸化
膜 4及び厚さ 100nmのCVD 窒化膜 8を成長する。ここ
で，CVD 酸化膜 4は燐酸に対するポリシリコンの保護膜
となる。また，CVD 窒化膜 8はゲートをパターニングす
る際の反射防止膜を兼ねる。
膜 4及び厚さ 100nmのCVD 窒化膜 8を成長する。ここ
で，CVD 酸化膜 4は燐酸に対するポリシリコンの保護膜
となる。また，CVD 窒化膜 8はゲートをパターニングす
る際の反射防止膜を兼ねる。
【００１８】図１(B) において，ポリシリコン膜 3，CV
D 酸化膜 4及びCVD 窒化膜 8をパターニングしてゲート
パターンを形成し，LDD(低濃度ドレイン) 形成用のイオ
ン注入を行い, ゲートの側面に酸化膜からなるサイドウ
ォール 5を形成する。
D 酸化膜 4及びCVD 窒化膜 8をパターニングしてゲート
パターンを形成し，LDD(低濃度ドレイン) 形成用のイオ
ン注入を行い, ゲートの側面に酸化膜からなるサイドウ
ォール 5を形成する。
【００１９】次いで，パッシベーション膜として厚さ 5
nmの熱酸化膜を基板上に形成し，ソース, ドレイン形成
用のイオン注入を行い, 注入された不純物の活性化アニ
ールを行う。
nmの熱酸化膜を基板上に形成し，ソース, ドレイン形成
用のイオン注入を行い, 注入された不純物の活性化アニ
ールを行う。
【００２０】図１(C) において，厚さ50nm程度のアモル
ファスカーボン 9を堆積し，レジスト膜10塗布後, シリ
サイド部開口のためのパターニングを行う。図２(D) に
おいて，レジスト膜10をマスクにして, 酸素を用いた反
応性イオンエッチング(RIE) により, アモルファスカー
ボン 9をエッチングする。
ファスカーボン 9を堆積し，レジスト膜10塗布後, シリ
サイド部開口のためのパターニングを行う。図２(D) に
おいて，レジスト膜10をマスクにして, 酸素を用いた反
応性イオンエッチング(RIE) により, アモルファスカー
ボン 9をエッチングする。
【００２１】次いで, レジスト膜10を温硫酸と過酸化水
素水の混液で剥離する。この際, アモルファスカーボン
9はこのエッチャントで殆どエッチングされることはな
い。
素水の混液で剥離する。この際, アモルファスカーボン
9はこのエッチャントで殆どエッチングされることはな
い。
【００２２】これにより, パターニングされたアモルフ
ァスカーボン 9が残され, これをマスクにして熱燐酸(1
40℃) にて窒化膜を除去する。このとき，エッチングは
下地のCVD 酸化膜 (ゲート上, 即ち対向するインバータ
のゲート3B上の酸化膜) と熱酸化膜 (活性領域, 即ち一
方のインバータのドレイン1D上の熱酸化膜) でストップ
する。また，エッチングは等方的に進むので，窒化膜厚
と同程度かそれ以上のパターンのシフトが生じる。この
間, アモルファスカーボン 9は燐酸に対して膜減りは見
られない。
ァスカーボン 9が残され, これをマスクにして熱燐酸(1
40℃) にて窒化膜を除去する。このとき，エッチングは
下地のCVD 酸化膜 (ゲート上, 即ち対向するインバータ
のゲート3B上の酸化膜) と熱酸化膜 (活性領域, 即ち一
方のインバータのドレイン1D上の熱酸化膜) でストップ
する。また，エッチングは等方的に進むので，窒化膜厚
と同程度かそれ以上のパターンのシフトが生じる。この
間, アモルファスカーボン 9は燐酸に対して膜減りは見
られない。
【００２３】次いで，アモルファスカーボン 9を酸素プ
ラズマアッシングにて完全に除去する。この際, 下地へ
の影響はない。図２(E) において，シリコン基板1D上の
熱酸化膜及びゲート3B上のCVD 酸化膜4を除去し，露出
したシリコン基板 (一方のインバータのドレイン)1D 上
と, 露出したポリシリコンゲート (対向するインバータ
のゲート) 3B上にシリサイド層6を形成する。
ラズマアッシングにて完全に除去する。この際, 下地へ
の影響はない。図２(E) において，シリコン基板1D上の
熱酸化膜及びゲート3B上のCVD 酸化膜4を除去し，露出
したシリコン基板 (一方のインバータのドレイン)1D 上
と, 露出したポリシリコンゲート (対向するインバータ
のゲート) 3B上にシリサイド層6を形成する。
【００２４】図２(F) において，セルフアラインコンタ
クト用のストッパ膜 (SAC ストッパ膜)11 を介して, 層
間膜12を成膜し，シリコン基板1D及びゲート3B上にコン
タクトホールを形成し，コンタクトプラグ(Viaメタル)
を介して, シリコン基板1Dとポリシリコンゲート3Bとを
結ぶローカル配線 7を形成する。
クト用のストッパ膜 (SAC ストッパ膜)11 を介して, 層
間膜12を成膜し，シリコン基板1D及びゲート3B上にコン
タクトホールを形成し，コンタクトプラグ(Viaメタル)
を介して, シリコン基板1Dとポリシリコンゲート3Bとを
結ぶローカル配線 7を形成する。
【００２５】この実施の形態では，ハードマスクとして
アモルファスカーボンを用いたが，これの代わりにポリ
シリコンまたはアモルファスシリコンを用いても同等の
効果が得られる。
アモルファスカーボンを用いたが，これの代わりにポリ
シリコンまたはアモルファスシリコンを用いても同等の
効果が得られる。
【００２６】次に，シリコン窒化膜の膜厚及び屈折率を
調整してゲートパターン形成に際しての露光時の反射防
止膜として兼用する場合の実施の形態を説明する。使用
装置はエキシマレーザのステッパを用いて露光を行う。
この際の波長は248nmである。この場合のシリコン窒化
膜の膜厚ｄ及び屈折率ｎは， ｎ＝2.30−0.70ｉ , ｄ＝37nm, ｎ＝2.10−0 ｉ , ｄ＝45nm の二層膜を用いる。
調整してゲートパターン形成に際しての露光時の反射防
止膜として兼用する場合の実施の形態を説明する。使用
装置はエキシマレーザのステッパを用いて露光を行う。
この際の波長は248nmである。この場合のシリコン窒化
膜の膜厚ｄ及び屈折率ｎは， ｎ＝2.30−0.70ｉ , ｄ＝37nm, ｎ＝2.10−0 ｉ , ｄ＝45nm の二層膜を用いる。
【００２７】
【発明の効果】本発明によれば，窒化膜／酸化膜，ある
いは窒化膜／シリコンの高選択エッチングを可能とな
り，微細なコンタクト構造を得ることができる。これに
より，0.18μｍルールのSRAMのローカル配線が信頼性よ
く形成できるようになった。
いは窒化膜／シリコンの高選択エッチングを可能とな
り，微細なコンタクト構造を得ることができる。これに
より，0.18μｍルールのSRAMのローカル配線が信頼性よ
く形成できるようになった。
【図１】 本発明の実施の形態の説明図(1)
【図２】 本発明の実施の形態の説明図(2)
【図３】 従来例の説明図
1 シリコン(Si)基板 1D ドレイン 2 フィールド酸化膜 3 ポリシリコン膜 3A, 2B ゲート 4 CVD 酸化膜 5 サイドウォール 6 シリサイド層 7 ローカル配線 8 CVD 窒化膜 9 ハードマスクとなるアモルファスカーボン(a-C) 膜 10 レジスト膜 12 層間膜 13 Via メタル 11 SAC ストッパ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大島 正志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 渡辺 孔 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (4)
- 【請求項１】シリコン基板上にフィールド酸化膜を形成
し，該シリコン基板上にポリシリコン膜, シリコン酸化
膜及びシリコン窒化膜を順に成長し，これらの膜をパタ
ーニングしてゲートを形成し，ゲートの両側の該シリコ
ン基板内にソース, ドレインを形成する工程と,次いで,
該フィールド酸化膜上に存在するゲートを露出する無
機質材料からなるハードマスクを形成する工程と,次い
で, 該ハードマスクをマスクにして該シリコン窒化膜を
エッチングする工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 請求項１記載の工程の後に，該ハードマ
スクを除去し，該シリコン基板と，該フィールド酸化膜
上に存在するゲートとを露出させる工程と,次いで, 該
シリコン基板上と, 該フィールド酸化膜上に存在するゲ
ート上とにシリサイド層を形成する工程と,次いで, 該
シリコン基板と該フィールド酸化膜上に存在するゲート
とを結ぶローカル配線を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項３】 前記ハードマスクがアモルファスカーボ
ンまたはポリシリコンまたはアモルファスシリコンから
なることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項４】 前記シリコン窒化膜の膜厚及び屈折率を
調整してゲートパターン形成のための露光時の反射防止
膜として兼用することを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212497A JPH1056080A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212497A JPH1056080A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056080A true JPH1056080A (ja) | 1998-02-24 |
Family
ID=16623649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212497A Withdrawn JPH1056080A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056080A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417086B1 (en) | 1999-02-22 | 2002-07-09 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having nonvolatile memory and logic circuit using multi-layered, inorganic mask |
| US7981308B2 (en) | 2007-12-31 | 2011-07-19 | Robert Bosch Gmbh | Method of etching a device using a hard mask and etch stop layer |
| JP2012529183A (ja) * | 2009-06-01 | 2012-11-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 自己整合ローカル・インターコネクト・プロセスにおけるゲートへの選択的なローカル・インターコネクト |
| WO2018123166A1 (ja) | 2016-12-26 | 2018-07-05 | 三菱瓦斯化学株式会社 | ＳｉＮ層およびＳｉ層を有する基板用ウェットエッチング組成物およびこれを用いたウェットエッチング方法 |
-
1996
- 1996-08-12 JP JP8212497A patent/JPH1056080A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417086B1 (en) | 1999-02-22 | 2002-07-09 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having nonvolatile memory and logic circuit using multi-layered, inorganic mask |
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| KR20180087420A (ko) | 2016-12-26 | 2018-08-01 | 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 | SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물 및 이것을 이용한 웨트에칭방법 |
| US10689573B2 (en) | 2016-12-26 | 2020-06-23 | Mitsubishi Gas Chemical Company, Inc. | Wet etching composition for substrate having SiN layer and Si layer and wet etching method using same |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |