KR20180087420A - SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물 및 이것을 이용한 웨트에칭방법 - Google Patents

SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물 및 이것을 이용한 웨트에칭방법 Download PDF

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Abstract

본 발명은, 불소 화합물(A)을 0.1~50질량%, 산화제(B)를 0.04~10질량%, 및 물(D)을 함유하고, pH가 2.0~5.0의 범위에 있는 SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물에 관한 것이다. 또한 본 발명은, 이 웨트에칭 조성물을 이용하는, SiN층 및 Si층을 갖는 반도체 기판의 웨트에칭방법에 관한 것이다. 본 발명의 조성물을 이용함으로써, 사용시에 발생하는 휘발성분에 의한 장치나 배기라인의 부식 및 대기오염, 더 나아가 조성물 중의 질소분에 의한 환경부하를 경감하면서, SiN층 및 Si층을 갖는 기판에 대하여, SiN에 대한 Si의 제거선택성을 높일 수 있다.

Description

SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물 및 이것을 이용한 웨트에칭방법
본 발명은, 질화규소에 대하여 실리콘을 선택적으로 웨트에칭할 수 있는 조성물에 관한 것이다.
반도체 디바이스에는 다양한 재료가 이용되고 있고, 각종 화학기상성장법(이하 CVD법)에 의해 성막된 질화규소(이하 SiN이라 표기)막이나 각종 CVD법으로 성막된 실리콘(이하 Si라 표기)막이 이용되고 있다. 반도체 소자의 제조공정에는 에칭공정이 있으며, 특정 재료를 다른 재료에 대하여 선택적으로 제거하는 공정을 포함하고 있다.
일례이긴 하나 Si막은 반도체 제조공정에 있어서 하드마스크로서 이용되는 경우가 있다(특허문헌 1). 하드마스크는 반도체 소자를 작성하는 공정에서는 필요한 재료이기는 하나, 최종적인 반도체 소자로는 불필요한 재료이므로, 하드마스크를 이용한 가공을 행한 후에는 제거하는 것이 요구된다. 또한, 그 하지에는 최종적인 반도체에 필요한 재료인 SiN막이 존재하는 경우가 있으므로, Si막을 선택적으로 제거하고, SiN막을 제거하지 않은 프로세스가 요구되는 경우가 있다.
일반적으로 제거방법으로서, 웨트에칭과 드라이에칭이 있다. 드라이에칭은 레지스트막 형성, 노광, 현상, 에칭, 및 레지스트 제거의 각 공정이 필요하며, 생산효율은 웨트에칭이 높다. 그러나, 웨트에칭에는 재질에 대한 높은 제거선택성이 요구되고 있다.
Si막을 제거하는 웨트에칭 조성물로서, 불산과 농질산을 조합한 수용액이 알려져 있다. 여기서 농질산은 산화제로서 작용한다 (비특허문헌 1). 그러나, 농질산은 산화제로서 작용했을 때에 이산화질소를 발생시킨다. 이산화질소는 비점이 21℃로 휘발성이 높고, 반응성이 높으므로, 장치내나 배기라인의 구성부재의 부식이나 대기오염의 원인이 되는 문제가 있었다. 또한, 목적으로 하는 성능을 갖는 조성물로 하기 위해서는 질산을 고농도로 할 필요가 있어, 질소분을 대량으로 함유하는 폐액은 환경에 큰 부하가 걸린다는 문제도 있었다.
질산을 이용하지 않는 프로세스로서, 불산과 과망간산칼륨을 이용하는 기술이 알려져 있다(특허문헌 2). 과망간산칼륨은 200℃까지 가열하면 분해되나, 그 자신에 휘발성은 없고, 산화제로서 작용했을 때도 휘발성의 화합물이 발생되지 않으므로, 장치내 및 배기라인의 구성부재의 부식이나 대기오염의 원인이 되는 일은 없다. 또한, 질소분을 포함하지 않으므로, 질소분에 의한 환경에의 부하는 없다. 불산과 과망간산칼륨의 혼합액을 이용함으로써 Si의 에칭속도를 상승시키는 것이 가능하였으나, 동시에 SiN의 에칭속도도 상승되어, 필요한 선택성을 얻을 수 없었다.
또한, Si막은 알칼리성 수용액으로 제거할 수 있는 것이 알려져 있는데(비특허문헌 1), 알칼리성 수용액은 결정면에 따라 에칭속도가 크게 상이하다. CVD법에 의해 성막한 Si막에서는 장소에 따라 결정면이 다양한 방향을 향하고 있으므로, 에칭되기 어려운 면이 노출되어 있는 장소에서는 에칭이 진행되지 않아, Si막을 제거가공할 수 없다는 문제가 있었다.
일본특허공개 H10-56080호 공보 일본특허공개 H11-67742호 공보
Perrin Walker 및 William H. Tarn 「HANDBOOK OF METAL ETCHANTS」, 996쪽 및 1025쪽
사용시에 생성되는 휘발성분에 의한 장치나 배기라인의 부식 및 대기오염, 더 나아가 조성물 중의 질소분에 의한 환경부하를 없애고, SiN층 및 Si층을 갖는 기판에 대하여, Si의 에칭속도를 유지하면서 Si를 제거하고, 또한 SiN에 대한 Si의 제거선택성이 높은, SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물을 제공하는 것이 요구되고 있다.
본 발명은 이하와 같다.
[1] 불소 화합물(A)을 0.1~50질량%, 산화제(B)를 0.04~10질량%, 및 물(D)을 함유하고, pH가 2.0~5.0의 범위에 있는, SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물로서, 상기 산화제(B)가, 과망간산 화합물 및 오산화바나듐으로 이루어진 군으로부터 선택되는 1종 이상을 함유하고, 또한 질산을 함유하지 않는, 상기 웨트에칭 조성물.
[2] 상기 불소 화합물(A)이, 불화수소, 불화칼륨, 산성 불화칼륨, 불화암모늄 및 산성 불화암모늄으로 이루어진 군으로부터 선택되는 1종 이상을 함유하는, [1]에 기재된 웨트에칭 조성물.
[3] 추가로 pH조정제(C)를 함유하는, [1] 또는 [2]에 기재된 웨트에칭 조성물.
[4] 상기 pH조정제(C)가, 수산화칼륨, 수산화나트륨, 암모니아, 에틸렌디아민, n-부틸아민, 1-아미노-프로판올, 피리딘, 모르폴린, 폴리알릴아민, 황산, 인산 및 아세트산으로 이루어진 군으로부터 선택되는 1종 이상을 함유하는, [3]에 기재된 웨트에칭 조성물.
[5] [1]~[4] 중 어느 하나에 기재된 웨트에칭 조성물을 이용하는, SiN층 및 Si층을 갖는 반도체 기판의 웨트에칭방법.
[6] SiN층 및 Si층을 갖는 기판에 대하여, [1]~[4] 중 어느 하나에 기재된 웨트에칭 조성물을 이용하여, Si층을 선택적으로 제거하는 것을 포함하는, 반도체 소자의 제조방법.
본 발명의 조성물을 이용함으로써, 반도체 소자의 제조공정에 있어서 장치나 배기라인의 부식이나 질소분에 의한 환경에의 부하를 경감하면서, SiN층 및 Si층을 갖는 기판에 대하여, Si의 에칭속도가 높고, 또한 SiN에 대한 Si의 제거선택성이 높은 웨트에칭을 행할 수 있다.
본 발명의 웨트에칭 조성물은 불소 화합물(A), 산화제(B), 물(D) 및 필요에 따라 pH조정제(C)를 함유하고, SiN층 및 Si층을 갖는 기판에 이용된다.
Si를 제거하는 기구는, 산화제가 Si를 산화하는 반응과, 이에 이어서, 불소이온종에 의해 산화물을 용해하는 반응에 의해 진행되고 있는 것으로 추정된다.
이 때문에, 불소이온종을 조성물 중에 고농도로 존재시키기 위하여 불소 화합물종의 농도 및 pH를 조정하고, 산화반응을 진행시키기 위하여 조성물 중에 산화제를 포함할 필요가 있다.
이하, 불소 화합물(A), 산화제(B), pH조정제(C), 및 물(D)에 대하여 상세하게 설명한다.
[불소 화합물(A)]
본 발명에 있어서, 불소 화합물(A)이란 물에 용해시에 불소이온이 유리되는 모든 화합물을 의미한다.
본 발명에서 이용되는 불소 화합물(A)의 바람직한 구체예로서, 불화수소, 불화칼륨, 산성 불화칼륨, 불화암모늄 및 산성 불화암모늄을 들 수 있다. 이것들은 물에 대한 상용성·용해성이 높은 점에서 바람직하다. 이것들은 시판품이 입수가능하며, 2종 이상을 조합하여 이용할 수도 있다.
웨트에칭 조성물 중의 불소 화합물(A)의 함유량은, 0.1~50질량%이며, 바람직하게는 0.1~20질량%, 보다 바람직하게는 0.5~12질량%이며, 이 범위에 있음으로써 웨트에칭의 속도를 적절한 범위로 유지하고, SiN에 대한 Si의 에칭속도의 선택성을 높일 수 있다.
[산화제(B)]
본 발명에 있어서, 산화제(B)란 일반적인 산화제를 전부 포함하는 것인데 질산을 포함하지 않는다.
본원 발명에서 이용되는 산화제(B)의 구체예로서, 과망간산 화합물(과망간산칼륨, 과망간산암모늄, 과망간산나트륨, 및 과망간산은) 및 오산화바나듐을 들 수 있고, 이 중에서도 과망간산칼륨이 물에 대한 용해성 및 안정성이 높다는 점에서 바람직하다. 이것들은 시판품이 입수가능하며, 2종 이상을 조합하여 이용할 수도 있다.
웨트에칭 조성물 중의 산화제(B)의 함유량은, 0.04~10질량%이며, 바람직하게는 0.1~5질량%이고, 보다 바람직하게는 0.1~4질량%이다.
[pH조정제(C)]
본 발명에 있어서, pH조정제(C)란 웨트에칭 조성물의 pH를 조정하기 위하여 이용되는 염기성 물질 및 산성 물질을 의미한다.
본원의 웨트에칭 조성물의 pH의 범위는 2.0~5.0, 바람직하게는 2.5~4.5이며, 이 범위에 있음으로써 높은 에칭성능을 유지할 수 있다. 이 때문에, pH조정제(C)는 웨트에칭 조성물의 pH에 따라 적당히 첨가된다.
염기성 물질의 구체예로는, 특별히 한정되지 않으나, 수산화칼륨, 수산화나트륨, 암모니아, 에틸렌디아민, n-부틸아민, 1-아미노-프로판올, 피리딘, 모르폴린, 폴리알릴아민을 들 수 있다.
산성 물질의 구체예로는, 특별히 한정되지 않으나, 황산, 아세트산, 및 인산을 들 수 있다.
이것들은 시판품이 입수가능하며, 2종 이상을 조합하여 이용할 수도 있다.
[물(D)]
본 발명에서 사용되는 물(D)은, 증류, 이온교환처리, 필터처리, 각종 흡착처리 등에 의해, 금속이온이나 유기불순물, 파티클입자 등이 제거된 물이 바람직하고, 특히 순수 및 초순수가 바람직하다.
[기타 성분]
웨트에칭 조성물에는, 본 발명의 목적을 손상시키지 않는 범위에서, 종래부터 반도체용 액체 조성물에 사용되고 있는 첨가제를 배합해도 된다. 예를 들어, 킬레이트제, 계면활성제, 소포제 등을 첨가할 수 있다.
[웨트에칭 조성물의 조제방법]
웨트에칭 조성물은 불소 화합물(A), 산화제(B), 물(D) 및 필요에 따라 pH조정제(C) 등을 혼합하고, pH를 2.0~5.0, 바람직하게는 2.5~4.5의 범위로 조정함으로써 조제할 수 있다. 혼합방법은 한정되지 않고 일반적인 혼합방법을 임의로 이용할 수 있다.
[SiN층 및 Si층을 갖는 기판]
본 발명의 SiN층 및 Si층을 갖는 기판이란, SiN층의 위에 Si층이 적층되어 있는 기판 등이다. 이들 기판은 예를 들어, Si기판 상에 SiN막을 Low Pressure CVD법에 의해 성막하고, 그 SiN막 상에 다시 Si막을 CVD법에 의해 성막함으로써 작성할 수 있다.
[웨트에칭 조성물의 사용방법]
본 발명의 웨트에칭 조성물은 SiN층 및 Si층을 갖는 기판의 웨트에칭에 이용되고, 기판과 본 발명의 웨트에칭 조성물을 접촉시키는 방법은 특별히 제한되지 않는다.
예를 들어, 기판을 본 발명의 웨트에칭 조성물에 침지시키는 방법이나, 적하나 스프레이 등에 의해 웨트에칭 조성물과 접촉시키는 방법 등 통상의 웨트에칭방법을 채용할 수 있다.
본 발명의 웨트에칭 조성물을 사용하는 온도는, 통상 20~80℃이며, 바람직하게는 25~70℃의 범위이며, 보다 바람직하게는 30~60℃이며, 사용되는 기판에 의해 적당히 선택하면 된다.
기판과 본 발명의 웨트에칭 조성물을 접촉시키는 시간은, 예를 들어 0.05~20분, 바람직하게는 0.3~10분의 범위이며, 사용되는 기판에 의해 적당히 선택하면 된다.
상기와 같이, SiN층 및 Si층을 갖는 기판에 대하여, 본 발명의 웨트에칭 조성물을 이용함으로써 Si층을 선택적으로 제거할 수 있고, 원하는 반도체 소자를 제조할 수 있다.
실시예
이하, 실시예에 의해 본 발명을 구체적으로 설명하나, 본 발명의 효과를 나타내는 한 실시형태를 적당히 변경할 수 있다.
[평가용 기판]
실시예 및 비교예에서 사용하는 기판으로서, Si막을 CVD법에 의해 500Å의 두께로 Si기판에 성막한 Si막 기판과, SiN막을 Low Pressure CVD법에 의해 500Å의 두께로 Si기판에 성막한 SiN막 기판을 각각, 사방 1cm의 크기로 절단한 칩을 사용하였다.
[평가방법]
<막두께>
칩상의 막두께를 광학식 막두께측정기(n&k Technology사제, n&k analyzer 1280)에 의해 측정하였다.
<pH>
조성물의 pH는 조성물의 산염기농도로부터 산출하였다.
<에칭속도>
기판(웨이퍼)을 Si막 기판은 5초, SiN막 기판은 6분간, 표 3, 표 4에 기재한 온도로 데운 웨트에칭 조성물에 침지시켰다. 이어서 웨이퍼를 취출하여 500mL의 물에 침지시키고, 웨이퍼에 부착한 웨트에칭 조성물을 제거하였다. 그 후, 표면에 남은 물은 건조질소가스를 분사함으로써 제거하였다.
웨트에칭 조성물에 침지시키기 전후의 막두께의 변화와 침지시간으로부터 웨트에칭 조성물의 기판재료의 에칭속도를 산출하였다.
Si막의 에칭속도는
1000Å/분 이상: A
500Å 이상이고 1000Å/분 미만: B
500Å/분 미만: C
A 또는 B를 합격으로 한다.
<Si막/SiN막의 선택성>
Si막/SiN막의 선택성은, 측정한 Si막의 에칭속도를, 측정한 SiN막의 에칭속도로 나눈 값으로 판단하였다.
100 이상: A
50 이상이고 100 미만: B
50 미만: C
A 또는 B를 합격으로 한다.
[실시예 1~31]
표 1에 기재된 웨트에칭 조성물A~AD를 조합하였다. 표 3에 기재된 온도에서 Si막 및 SiN막의 에칭속도를 측정하였다.
결과를 표 3에 나타낸다. 실시예 1~31의 결과로는, Si막의 에칭속도평가는 A 혹은 B이며, Si막/SiN막의 선택비도 A 혹은 B였다.
[비교예 1]
표 2에 기재된 웨트에칭 조성물BA의 표 4에 기재된 온도에서의 Si막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C였다. 불화수소 수용액에서는 Si막을 에칭할 수 없는 것을 알 수 있었다.
[비교예 2]
표 2에 기재된 웨트에칭 조성물BB의 표 4에 기재된 온도에서의 Si막의 에칭속도를 측정하였다. Si막의 에칭속도는 부족하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C였다. 불화수소 및 수산화칼륨 수용액의 혼합액에서는 Si막을 에칭할 수 없는 것을 알 수 있었다.
[비교예 3]
표 2에 기재된 웨트에칭 조성물BC의 표 4에 기재된 온도에서의 Si막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C였다. 과망간산칼륨 수용액에서는 Si막을 에칭할 수 없는 것을 알 수 있었다.
[비교예 4]
표 2에 기재된 웨트에칭 조성물BD의 표 4에 기재된 온도에서의 Si막의 에칭속도를 측정하였다. Si막의 에칭속도는 부족하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C였다. 수산화칼륨과 과망간산칼륨 수용액의 혼합물에서는 Si막을 에칭할 수 없다는 것을 알 수 있었다.
[비교예 5]
표 2에 기재된 웨트에칭 조성물BE의 표 4에 기재된 온도에서의 Si막 및 SiN막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C이며, Si막/SiN막의 선택비 평가도 C였다. 과망간산칼륨의 농도가 지나치게 낮은 경우에는 Si막의 에칭속도가 낮고, Si막/SiN막의 선택비가 얻어지지 않는 것을 알 수 있었다.
[비교예 6]
표 2에 기재된 웨트에칭 조성물BF을 조합하였으나, 60℃로 웨트에칭 조성물 중을 가온해도 고체성분이 다 녹지 않고 남아있었다. 웨트에칭 조성물BF은 과망간산칼륨의 용해도가 부족하여, 조합할 수 없는 것을 알 수 있었다.
[비교예 7]
표 2에 기재된 웨트에칭 조성물BG의 표 4에 기재된 온도에서 Si막 및 SiN막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 B였으나, Si막/SiN막의 선택비 평가는 C였다. 불화수소와 과망간산칼륨의 혼합수용액에서는 불화수소농도를 높임으로써 양호한 Si막의 에칭속도가 되는데, Si막/SiN막의 선택비가 낮은 것을 알 수 있었다.
[비교예 8]
표 2에 기재된 웨트에칭 조성물BH의 표 4에 기재된 온도에서 Si막 및 SiN막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C이며, Si막/SiN막의 선택비 평가도 C였다. 불화수소와 과망간산칼륨의 혼합수용액에서는 불화수소농도를 낮추면 Si막의 에칭속도가 저하되고, Si막/SiN막의 선택비도 낮은 것을 알 수 있었다.
[비교예 9]
표 2에 기재된 웨트에칭 조성물BI의 표 4에 기재된 온도에서 Si막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C였다. pH가 높아지면 Si막을 에칭시킬 수 없게 되는 것을 알 수 있었다.
[비교예 10]
표 2에 기재된 웨트에칭 조성물BJ의 표 4에 기재된 온도에서 Si막 및 SiN막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 C이며, Si막/SiN막의 선택비 평가도 C였다. 과산화수소는 산화제로서 적합하지 않은 것을 알 수 있었다.
[비교예 11]
표 2에 기재된 웨트에칭 조성물BK의 표 4에 기재된 온도에서 Si막 및 SiN막의 에칭속도를 측정하였다. 결과를 표 4에 나타낸다. Si막의 에칭속도평가는 B였으나, Si막/SiN막의 선택비 평가는 C였다. 과황산암모늄은 산화제로서 적합하지 않은 것을 알 수 있었다.
[표 1]
Figure pct00001
[표 2]
Figure pct00002
[표 3]
Figure pct00003
[표 4]
Figure pct00004

Claims (6)

  1. 불소 화합물(A)을 0.1~50질량%, 산화제(B)를 0.04~10질량%, 및 물(D)을 함유하고, pH가 2.0~5.0의 범위에 있는, SiN층 및 Si층을 갖는 기판용 웨트에칭 조성물로서, 상기 산화제(B)가, 과망간산 화합물 및 오산화바나듐으로 이루어진 군으로부터 선택되는 1종 이상을 함유하고, 또한 질산을 함유하지 않는, 상기 웨트에칭 조성물.
  2. 제1항에 있어서,
    상기 불소 화합물(A)이, 불화수소, 불화칼륨, 산성 불화칼륨, 불화암모늄 및 산성 불화암모늄으로 이루어진 군으로부터 선택되는 1종 이상을 함유하는, 웨트에칭 조성물.
  3. 제1항 또는 제2항에 있어서,
    추가로 pH조정제(C)를 함유하는, 웨트에칭 조성물.
  4. 제3항에 있어서,
    상기 pH조정제(C)가, 수산화칼륨, 수산화나트륨, 암모니아, 에틸렌디아민, n-부틸아민, 1-아미노-프로판올, 피리딘, 모르폴린, 폴리알릴아민, 황산, 인산 및 아세트산으로 이루어진 군으로부터 선택되는 1종 이상을 함유하는, 웨트에칭 조성물.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 웨트에칭 조성물을 이용하는, SiN층 및 Si층을 갖는 반도체 기판의 웨트에칭방법.
  6. SiN층 및 Si층을 갖는 기판에 대하여, 제1항 내지 제4항 중 어느 한 항에 기재된 웨트에칭 조성물을 이용하여, Si층을 선택적으로 제거하는 것을 포함하는, 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024086022A1 (en) * 2022-10-19 2024-04-25 Entegris, Inc. Etchant compositions and related methods

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109609129B (zh) * 2018-11-28 2021-02-02 湖北兴福电子材料有限公司 一种硅片打毛液
CN111363550A (zh) * 2018-12-26 2020-07-03 上海新阳半导体材料股份有限公司 选择性刻蚀液组合物及其制备方法和应用
US11421157B2 (en) * 2019-08-21 2022-08-23 Entegris, Inc. Formulations for high selective silicon nitride etch
KR20220079928A (ko) * 2019-10-09 2022-06-14 엔테그리스, 아이엔씨. 습식 에칭 조성물 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2847287A (en) * 1956-07-20 1958-08-12 Bell Telephone Labor Inc Etching processes and solutions
JPH1056080A (ja) 1996-08-12 1998-02-24 Fujitsu Ltd 半導体装置の製造方法
JPH1167742A (ja) 1997-08-25 1999-03-09 Sumitomo Metal Ind Ltd 半導体基板用エッチング液およびエッチング方法
WO2000072368A1 (en) * 1999-05-21 2000-11-30 Memc Electronic Materials, Inc. Process for etching a silicon wafer
US20060292821A1 (en) * 2003-09-09 2006-12-28 Csg Solar Ag Method of etching silicon

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4372803A (en) * 1980-09-26 1983-02-08 The United States Of America As Represented By The Secretary Of The Navy Method for etch thinning silicon devices
WO2005024959A1 (en) * 2003-09-09 2005-03-17 Csg Solar, Ag Adjustment of masks by re-flow
KR100685738B1 (ko) 2005-08-08 2007-02-26 삼성전자주식회사 절연 물질 제거용 조성물, 이를 이용한 절연막의 제거 방법및 기판의 재생 방법
US7998359B2 (en) * 2010-09-24 2011-08-16 Innovalight, Inc. Methods of etching silicon-containing films on silicon substrates
JP2012238849A (ja) * 2011-04-21 2012-12-06 Rohm & Haas Electronic Materials Llc 改良された多結晶テクスチャ化組成物および方法
US9546321B2 (en) 2011-12-28 2017-01-17 Advanced Technology Materials, Inc. Compositions and methods for selectively etching titanium nitride
JP6028969B2 (ja) * 2012-08-24 2016-11-24 国立大学法人大阪大学 結晶基板に孔を形成する方法、並びに結晶基板内に配線や配管を有する機能性デバイス
TWI642763B (zh) * 2014-01-27 2018-12-01 三菱瓦斯化學股份有限公司 氮化鈦除去用液體組成物、利用該液體組成物之半導體元件之洗滌方法、及半導體元件之製造方法
JP6193321B2 (ja) * 2015-09-01 2017-09-06 株式会社東芝 エッチング方法、物品の製造方法、及びエッチング装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2847287A (en) * 1956-07-20 1958-08-12 Bell Telephone Labor Inc Etching processes and solutions
JPH1056080A (ja) 1996-08-12 1998-02-24 Fujitsu Ltd 半導体装置の製造方法
JPH1167742A (ja) 1997-08-25 1999-03-09 Sumitomo Metal Ind Ltd 半導体基板用エッチング液およびエッチング方法
WO2000072368A1 (en) * 1999-05-21 2000-11-30 Memc Electronic Materials, Inc. Process for etching a silicon wafer
US20060292821A1 (en) * 2003-09-09 2006-12-28 Csg Solar Ag Method of etching silicon

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Perrin Walker 및 William H. Tarn 「HANDBOOK OF METAL ETCHANTS」, 996쪽 및 1025쪽

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024086022A1 (en) * 2022-10-19 2024-04-25 Entegris, Inc. Etchant compositions and related methods

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