JP2012529183A - 自己整合ローカル・インターコネクト・プロセスにおけるゲートへの選択的なローカル・インターコネクト - Google Patents

自己整合ローカル・インターコネクト・プロセスにおけるゲートへの選択的なローカル・インターコネクト Download PDF

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Abstract

【解決手段】
半導体デバイス生産プロセスは、ハードマスク（１１２）を用いて半導体基板上にトランジスタのゲート（１０２）を形成することを含む。ハードマスクは、ゲート上の１つ以上の選択された領域で選択的に除去される。選択された領域でのハードマスクの除去によって、実質的にトランジスタ上にある少なくとも１つの絶縁層を通してゲートが上部金属層に接続できる。導電性材料が、少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に堆積される。導電性材料は、少なくとも１つの選択された領域内でゲートへのローカル・インターコネクトを形成する。
【選択図】図１

Description

本発明は、概してトランジスタ形成のための半導体プロセスに係り、より具体的には半導体基板上の平面または非平面トランジスタいずれかの、ゲートへのローカル・インターコネクトを形成するためのプロセスに関する。
平面トランジスタなどのトランジスタは、数十年に渡り、集積回路の中核を成している。トランジスタの使用の間に、個々のトランジスタのサイズはプロセス開発の進歩、そして形相密度を高める必要性から、着実に小型化している。現在のスケーリングは３２ｎｍ技術を採用し、開発は２２ｎｍと１５ｎｍ技術へと進んでいる。
１５ｎｍプロセス技術の開発は、トランジスタで自己整合のゲートへのコンタクトまたはゲート・フローへの自己整合ローカル・インターコネクトの必要性を生んでいる。自己整合プロセスは、ゲートのショートへのコンタクトを避けるため、そして１５ｎｍでのチャネル長のスケーリングを可能にするために必要とされる。さらに、金属層が単方向ＳＩＴ（サイドウォール・イメージ転送）である可能性が高いことに関連する他の問題が生じることがある。従って、１ＣＰＰ（コンタクト−ポリ−ピッチ）エリアペナルティ無く、隣接セルへの製造可能な金属先端間隔を達成するために、出力上の金属（例：金属１）出力ポート層をトランジスタ・セル境界から離す手段が必要な場合がある。
現在のところ、ゲート・フローへの自己整合コンタクトを使用することにおける開発がある。しかしながら、このプロセス・フローは、１５ｎｍの技術において、マスクで使用されるパターンをプリントするために用いられるステッパーの解像度の制約のため、ソース／ドレインへのコンタクトに対するマスクをプリントする２つのステップとは別に、ゲートへのコンタクトに対するマスクをプリントするために、２つのステップを必要とする場合がある。金属層は単方向でなければならないので、ゲートへのコンタクトのプロセスはまた、セルのルートを完成するために、現在の技術に加えて、少なくとも１つの追加的な金属層を必要とするかも知れない。
現在のところ、ゲートへの選択的または自己整合のローカル・インターコネクトの使用に関して、開発がほとんど行われていない。いくつかのローカル・インターコネクトのルートはゲート上を通過することがあるとしても、全てのローカル・インターコネクトのルートがゲートへ接続されるわけではないので、ローカル・インターコネクト層を（ゲートへのコンタクトのプロセスで行われるように）別々のマスクセットに分割することは簡単にできない。さらに、ローカル・インターコネクト・パターンの分解は、厳しい設計ルールの制約、および／あるいは他の欠点なく行うことは不可能な可能性が高い。
従って、選択的なローカル・インターコネクトが、フィールドの上をルートし、トランジスタのセル内で、ゲートへ接続するまたは接続しないことを可能にする、プロセス・フローが必要である。ここに記載されたプロセス・フローは、ローカル・インターコネクトのルートを、ゲートへ接続せずに出力から戻り、ゲートへ戻ることを可能にすることで、１ＣＰＰエリアペナルティ無く、隣接セルへの生産可能な金属先端間隔を達成することができる。ローカル・インターコネクトはその後、ヴィア・インターコネクト層および金属（例：金属１）層に、隣接セルとの許容できる金属先端間隔を維持しながら、接続できる。ローカル・インターコネクト線幅は、ローカル・インターコネクトのダブルパターンのアプローチ、またはＳＩＴベースのアプローチにおいて同じピッチで、より許容誤差を持てるように、金属層の名目上の目標より小さいであろう。
ここに記載されたプロセス・フローによって、パターンは、ローカル・インターコネクトがゲート上をルートしゲートへの接続が望まれているエリアを定義すると共に、ローカル・インターコネクトがゲート上をルートしゲートへの接続が望まれていないエリアを定義することができる。これによって、ローカル・インターコネクトが、フィールド上でのルーティング層になり、トランジスタ・セル内での接続を手助けできる。このようなローカル・インターコネクトのルーティングは、ゲートへのローカル接続の間隔がゼロ以下になれるので、ルーティング・レイアウトの密度を向上させる可能性がある。ここに記載のプロセス・フローを使用しなければ、接続を伴わないゲート上のルートは許可されないであろうから、ゲート先端からローカル・インターコネクトへの間隔は、ゲートからローカル・インターコネクトへのショートまたは漏れを避けるために、ゲート先端から少なくとも１つの完全なルーティング・ピッチ以上離れている必要がある。
現在の技術（液浸リソグラフィ、１９３ｎｍリソグラフィなど）の代わりにＥＵＶ（極端紫外線）を使うことによって、ピッチ分割やダブル・パターニングを必要としないパターニングが可能かも知れない。しかしながら、ＥＵＶリソグラフィを使用しても、自己整合ローカル・コンタクトを伴うルーティングのためには、おそらくパターン分解はまだ必要になる。しかしながら、ＥＵＶの使用および本明細書に記載のプロセス・フローでのローカル・インターコネクト・ルーティングによって、パターン分解および／あるいはダブル・パターニングやピッチ分割の使用が不要になる。
ある実施形態においての半導体デバイス生産プロセスには、半導体基板上のトランジスタのゲート上の１つ以上の選択された領域でハードマスクを選択的に除去することが含まれる。選択された領域でのハードマスクの除去によって、実質的にトランジスタの上にある少なくとも１つの絶縁層を通してゲートが上部金属層に接続されることが可能になる。導電性材料は、少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に堆積させることができる。導電性材料は、選択された領域の少なくとも１つにおいてゲートへのローカル・インターコネクトを形成することができる。
いくつかの実施形態でのハードマスクの選択的除去は、選択した領域を定義するＣＡＤ（コンピュータ支援設計）設計のレジスト・パターンを使用して行われる。いくつかの実施形態では、選択された領域は、少なくとも１つの絶縁層を通してゲートへ接続を行うための、ゲートの上方の所望の位置に位置する領域を含む。ある実施形態においては、導電性材料が、ハードマスクが除去されなかった領域の上方の少なくとも１つの絶縁層を通して形成された少なくとも１つのトレンチ内に堆積される。ハードマスクは、そのようなトレンチ内での導電性材料とゲート間の接続を阻害することができる。
一実施形態での半導体デバイス生産プロセスは、ハードマスクを用いて半導体基板上にトランジスタのゲートを形成することと、トランジスタの上にゲート・ハードマスク・エッチング・パターンを配置することと、ゲート・ハードマスク・エッチング・パターンを使用してゲートの上の１つ以上の選択された領域におけるハードマスクを選択的に除去することと、トランジスタの上に第１絶縁層を形成することと、トランジスタの上に第２絶縁層を形成することと、ゲートの上の少なくとも１つの選択された領域における第２絶縁層を通して第１絶縁層へ届くトレンチを形成することと、ゲートがトレンチ内で露出するようにトレンチの下方の第２絶縁層の一部を除去することと、トレンチ内に導電性材料を堆積することと、を含み、導電性材料は少なくとも１つの選択された領域におけるゲートへのローカル・インターコネクトを形成する。
ある１つの実施形態での半導体デバイス生産プロセスは、ハードマスクを用いて半導体基板上にトランジスタのゲートを形成することと、トランジスタの上に第１絶縁層を形成することと、トランジスタの上に第２絶縁層を形成することと、ゲートの上の少なくとも１つの選択された領域における第２絶縁層を通して第１絶縁層へ届くトレンチを形成することと、ゲートおよびハードマスクがトレンチ内で露出するようにトレンチの下方の第２絶縁層の一部を除去することと、トランジスタの上にゲート・ハードマスク・エッチング・パターンを配置することと、ゲート・ハードマスク・エッチング・パターンを使用してゲートの上の選択された領域におけるハードマスクを選択的に除去することと、トレンチ内に導電性材料を堆積することと、を含み、導電性材料は少なくとも１つの選択された領域におけるゲートへのローカル・インターコネクトを形成する。
ある実施形態においては、コンピュータ読み取りが可能な記憶媒体が複数の命令を格納し、これらの命令は、実行時に、半導体基板上のトランジスタのゲートの上の１つ以上の選択された領域におけるハードマスクを選択的に除去するために使用する１つ以上のレジスト・パターンを生成する。選択された領域でのハードマスクの除去によって、実質的にトランジスタの上にある少なくとも１つの絶縁層を通してゲートが上部金属層に接続できる。導電性材料は、少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に堆積することができる。導電性材料は、少なくとも１つの選択された領域内においてゲートへのローカル・インターコネクトを形成することができる。
図１は、ゲート・ハードマスク・エッチング・パターンがあるトランジスタの実施形態の上面図を示す。
図２は、ゲート・ハードマスク・エッチング・パターンがあるトランジスタのゲートとハードマスクの実施形態の断面図を示す。
図３は、ハードマスクが除去された後のトランジスタのゲートの実施形態の断面図を示す。
図４は、スペーサがエッチングされた後のトランジスタのゲートの実施形態の断面図を示す。
図５は、ゲート・ハードマスク・エッチング・パターンを除去した後のトランジスタのゲートの実施形態の断面図を示す。
図６は、トランジスタ上にコンタクト・エッチング・ストップ層を堆積した状態のトランジスタのゲートの実施形態の断面図を示す。
図７は、トランジスタ上に絶縁層が堆積された状態のトランジスタのゲートの実施形態の断面図を示す。
図８は、トランジスタ上に絶縁層が堆積され、絶縁層上にトレンチのリソグラフィ・パターンが形成された状態の、トランジスタのゲートの実施形態の断面図を示す。
図９は、トランジスタ上に堆積された絶縁層を通して形成されたトレンチがある状態の、トランジスタのゲートの実施形態の断面図を示す。
図１０は、絶縁層を通してトレンチが形成され、トランジスタ上にコンタクト・エッチング・ストップ層が堆積された状態の、トランジスタのゲートの実施形態の断面図を示す。
図１１は、絶縁層を通してトレンチが形成され、トレンチに導電材料が堆積された状態の、トランジスタのゲートの実施形態の断面図を示す。
図１２は、平坦化後の、導電材料で満たされたトレンチと、絶縁層がある状態の、トランジスタのゲートの実施形態の断面図を示す。
図１３Ａは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その１）。 図１３Ｂは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その２）。 図１３Ｃは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その３）。 図１３Ｄは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その４）。 図１３Ｅは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その５）。 図１３Ｆは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その６）。 図１３Ｇは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その７）。 図１３Ｈは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その８）。 図１３Ｉは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その９）。 図１３Ｊは、ゲートへのローカル・インターコネクトを形成するためのプロセスの代替的な実施形態を示す（その１０）。
本発明は、いくつかの実施形態および説明図面によってここに記載されるが、当業者は、本発明が記載の実施形態または図面に限定されるものではないことを認識できる。ここに開示された図面および詳細な説明が、本発明を特定の形態に限定するものではなく、逆に、本発明は添付の特許請求の範囲で定義された本発明の精神および範囲内に入る、全ての変更、均等物および代替を包含することと理解すべきである。本明細書中で使用される全ての見出しは、整理目的のためであり、説明または特許請求の範囲を限定するものではない。本明細書中で使用される「できる」の単語は、必須の意味（すなわち、必要）ではなく、可能の意味（可能性がある）として使用されている。同様に、「含まれる」、「含む」、「含め」の単語は、〜を含むがこれに限定されないことを意味する。
図１は、トランジスタの上にゲート・ハードマスク・エッチング・パターンがある状態の、トランジスタ１００の実施形態の上面図を示す。トランジスタ１００は、例えば、平面トランジスタ（例：平面電界効果トランジスタ／ＦＥＴ）、またはＦｉｎＦＥＴトランジスタのような非平面トランジスタであることができる。
ある実施形態において、トランジスタ１００は、ゲート１０２、第１アクティブ領域１０４、第２アクティブ領域１０６を含む。ある１つの実施形態では、第１アクティブ領域１０４はＮ−アクティブ領域であり、第２アクティブ領域１０６はＰ−アクティブ領域である。簡略化のため、図１の第１アクティブ領域１０４と、第２アクティブ領域１０６は、平面トランジスタのために示されている。しかしながら、図１に示すようなアクティブ領域のエリアは、非平面トランジスタのフィンや他の構造体を表したり、含むこともできる。図１に示すように、ゲート１０２の左側のトランジスタ１００の一部は、トランジスタのソースを形成し、ゲートの右側のトランジスタの一部は、トランジスタのドレインを形成する。
ある実施形態において、第１レジスト・パターン１０８はトランジスタ１００の上に配置（例：形成または堆積）される。ある実施形態において、第１レジスト・パターン１０８はＣＡＤ（コンピュータ支援設計）設計パターン（例：ＣＡＤ設計のレジスト・パターン）である。ある実施形態においては、コンピュータ読み取り可能な記憶媒体が複数の命令を格納し、これらの命令は、実行時にＣＡＤ設計のレジスト・パターンなどを含むがそれに限定されないレジスト・パターンやマスク・デザインを生成する（例：第１レジスト・パターン１０８）。
ある実施形態においては、第１レジスト・パターン１０８は、１つ以上の開口部１１０を含む。第１レジスト・パターン１０８および開口部１１０は、トランジスタ１００のためのゲート・ハードマスク・エッチング・パターンを形成できる。第１レジスト・パターン１０８の開口部１１０によって、開口部の下に露出される材料を除去できる（例：エッチングする）。第１レジスト・パターン１０８は、開口部１１０がゲート・ハードマスクおよび／あるいはスペーサの除去のためにトランジスタ１００またはゲート１０２の上の選択された領域を定義して、ゲートまたは他の下部構造を露出するように設計できる。例えば、図１に示すように、開口部１１０は、第１アクティブ領域１０４と第２アクティブ領域１０６から離れた場所で、ゲート・ハードマスクとスペーサがゲート１０２の一部の上から除去されることを可能にし得る。開口部１１０の位置でゲート・ハードマスクとスペーサを除去することで、開口部の下でゲートが露出し、これによってゲートへの接続がその場所で行うことができる。
ある実施形態においては、第１レジスト・パターン１０８の開口部１１０は、同じ基板上に形成された別のパターン内の形相（例：開口部）から、選択された距離で配置されている。いくつかの実施形態では、選択された距離は、パターンを形成するために使用される機器の分解能よりも大きい。いくつかの実施形態では、選択された距離は、パターンを形成するために使用される機器の分解能よりも小さい。このような実施形態では、ダブル・パターニング（ダブル露光）を、基板上にパターンを生成し、パターンの形相密度を高める（形相間の間隔を減らす）ために使用できる。いくつかの実施形態では、パターンを実現するために単一の露光（単一のパターン）だけを使うこともできる。例えば、パターンが１コンタクト−ポリ−ピッチ（ＣＰＰ）離れており、マージされたパターンが２ＣＰＰペナルティ要件のみの対象であれば、複数のエッチング・パターンを、単一のマスクにマージできる。
図２〜１２はゲート１０２への自己整合ローカル・インターコネクトを形成するためのプロセスの１つの実施形態を示す。図２は、レジスト１１４によって形成された第１レジスト・パターン１０８がある状態の、ゲート１０２とゲート・ハードマスク１１２の実施形態の側面断面図（図１に示す破線に沿って切断した断面）を示す。第１レジスト・パターン１０８の開口部１１０が、レジスト構造１１４の間に示されている。開口部１１０は基板１１８上に形成されたゲート１０２、ゲート・ハードマスク１１２、スペーサ１１６を露出する。図２に示すように、基板１１８は、シリコン１２０および酸化物１２２を含むシリコンオン・オン・インシュレータ（ＳＯＩ）基板である。基板１１８は、しかしながら、バルク・シリコン基板またはバルク化合物半導体基板などを含むがそれに限定されない他の任意の適切な半導体基板であることができる。
ある実施形態において、ゲート１０２は金属またはポリシリコン、または他の適当な導電性材料である。ゲート・ハードマスク１１２およびスペーサ１１６は、窒化物、酸化物、または他の適当な絶縁物質であることができる。ある実施形態においては、ゲート・ハードマスク１１２およびスペーサ１１６は、互いに相対的に選択的にエッチングできる別の絶縁体である（例：エッチング・プロセスは一方の物質を除去せず、もう一方の物質を除去するために使用できる）。例えば、ゲート・ハードマスク１１２は、窒化物（例：窒化ケイ素）でありながら、スペーサ１１６は、酸化物（例：シリコン酸化物）またはその反対、であることができる。
図２に示すように、第１レジスト・パターン１０８がレジスト１１４の堆積により基板１１８上に形成された後に、ゲート・ハードマスク１１２はゲート１０２を露出させるために除去（エッチング）できる。図３は、ゲート・ハードマスクを除去しゲート１０２が露出した状態の、トランジスタ１００を示す。第１レジスト・パターン１０８の選択性のため、開口部１１０によって露出されるゲート・ハードマスク１１２の選択した部分のみが除去される。従って、図１に示すように、第１アクティブ領域１０４と第２アクティブ領域１０６に近いおよびそれらの上にあるゲート１０２の一部のゲート・ハードマスクは除去されず、それらの場所でゲートへ接続が行われることはない。
ゲート・ハードマスクの除去後、スペーサ１１６の少なくとも一部がゲート１０２の上面と実質的に平面になるよう除去（エッチング）できる。図４は、ゲート・ハードマスクを除去し、スペーサ１１６がエッチングされた状態の、トランジスタ１００を示す。
ゲート１０２が露出され、スペーサ１１６がエッチングされた後、レジスト１１４を除去できるので、トランジスタ１００から第１のレジスト・パターン１０８が除去される。図５は、基板１１８上にスペーサ１１６とゲート１０２を残して、レジストを除去した状態の、トランジスタ１００を示す。
レジストの除去後、ゲート１０２およびスペーサ１１６を覆って第１絶縁層を基板１１８上に形成（堆積）できる。図６は、第一絶縁層１２４が基板１１８上のゲート１０２およびスペーサ１１６を越えて形成された状態を示す。第１絶縁層１２４は、酸化物または窒化物層を含むがそれに限定されない絶縁層であることができる。ある実施形態において、第１絶縁層１２４は、コンタクト・エッチング・ストップ層（ＣＥＳＬ）またはストレイン層である。第１絶縁層１２４は、急速熱処理またはプラズマ蒸着を含むがそれに限定されない当該分野で公知の技術を用いて形成できる。
図７は、第１絶縁層１２４上の第２絶縁層１２６の形成（堆積）を示す。ある実施形態において、第２絶縁層１２６は、第１絶縁層１２４と同一の絶縁物質または同様の絶縁物質のより厚い絶縁層である。いくつかの実施形態では、第１絶縁層１２４および第２絶縁層１２６は、異なる材料から形成される。
第１絶縁層１２４および第２絶縁層１２６の堆積後、第２レジスト・パターンが第２絶縁層上に形成される。図８は、第２絶縁層１２６上に形成された第２レジスト・パターン１２８を示す。第２レジスト・パターン１２８は、少なくとも１つのローカル・インターコネクトが、ゲート１０２に接続できるようにするため、第１絶縁層１２４、第２絶縁層１２６を通るトレンチを形成するパターンを定義する。
図８は、ゲート１０２への１つのローカル・インターコネクト用のトレンチを形成するための開口部１２９がある第２レジスト・パターン１２８を示す。第２レジスト・パターン１２８は、追加のトレンチ、穴、またはルートが他の場所（例：図１に示す第１アクティブ領域１０４および／あるいは第２アクティブ領域１０６の上）で第１絶縁層１２４および／あるいは第２絶縁層１２６を通るように形成されることを可能にする追加の開口部を含むことができることを理解すべきである。これら追加のトレンチは、ゲート・ハードマスクが除去されていないゲートの一部の上に形成できるので、ゲートへの接続は行われない。しかし、これら追加のトレンチは、フィールド酸化物上のルーティング層を提供し、例えば、ライブラリのセル内のローカル接続を行うために使用できる。例えば、図１に示すように、ローカル・インターコネクト１３０は、ゲートへのローカル・インターコネクト１３０Ａ（第１レジスト・パターン１０８の開口部１１０に整合した）、第１アクティブ領域１０４のソースへのローカル・インターコネクト１３０Ｂ、第２アクティブ領域１０６のソースへのローカル・インターコネクト１３０Ｃ、両方のアクティブ領域の出力（ドレイン）へのローカル・インターコネクト１３０Ｄ、を含むことができる。
ある実施形態においては、図８に示すように、第２レジスト・パターン１２８は、２つのマスクを用いるダブル・パターニング・プロセスで形成される。第２レジスト・パターン１２８の形相は、レジストを堆積するために使用する機器（例：ステッパー）の分解能より小さいので、２つのマスクが必要な場合がある。例えば、レジスト・パターンの形相は、３２ｎｍ、２２ｎｍ、１５ｎｍのハーフピッチ形相であることができる。
図８に示すように、第２レジスト・パターン１２８は、開口部がゲートに整合しゲートより少し幅が広い形で、ゲート１０２の上にある開口部１２９を有する。第２レジスト・パターン１２８の開口部１２９は、ゲートへの開口部の整合の許容範囲を提供するために、ゲート１０２より少し幅が広い。
第２レジスト・パターン１２８は、第２絶縁層１２６および／あるいは第１絶縁層１２４のエッチングのためのパターンとして使用される。図９は、第１絶縁層１２４までトレンチ１３２を形成するための第２絶縁層１２６の除去（エッチング）を示す。図１０は、トレンチ１３２内でゲート１０２を露出させるための第１絶縁層１２４の除去（エッチング）を示す。いくつかの実施形態で、第２レジスト・パターン１２８は、第１の絶縁層１２４の除去前に除去される。いくつかの実施形態で、第２レジスト・パターン１２８は、第１の絶縁層１２４の除去後に除去される。
図１１に示すように、ゲート１０２がトレンチ１３２内に露出された後、導電性材料１３４が基板１１８上に堆積される。図１１に示すように、導電性材料１３４はトレンチ１３２を埋める。導電性材料１３４は、トレンチ１３２から第２絶縁層１２６の上部表面上にオーバーフローすることがある。導電性材料１３４のオーバーフローを許可することは、導電性材料によるトレンチ１３２の充填を保証する。
導電性材料１３４の堆積に続いて、導電性材料と第２絶縁層１２６の一部は除去し、図１２に示すように、トレンチ１３２の導電性材料および第２絶縁層の上部表面が露出した状態で、ほぼ平坦な表面を形成できる。導電性材料１３４および第２絶縁層１２６の平坦化は、例えば、化学的機械的研磨（ＣＭＰ）によって達成できる。トレンチ１３２の導電性材料１３４は、ゲート１０２へのローカル・インターコネクト１３０Ａを形成し、図１で上面図が示される。
図１３Ａ−Ｊは、ゲート１０２への自己整合ローカル・インターコネクトを形成するためのプロセスの別の実施形態を示す。図１３Ａ−Ｊに示す実施形態は、図２−１２に示す実施形態と同様のプロセスおよび／あるいは技術を利用し、プロセス・ステップの順番のバリエーションと共に利用できる。図１３Ａ−Ｊに示す実施形態では、第１絶縁層１２４および第２絶縁層１２６は、ゲート・ハードマスク１１２の除去に先立って基板上に堆積される。図１３Ａは、ゲート１０２にゲート・ハードマスク１１２があり、第１絶縁層１２４および第２絶縁層１２６がゲート上に堆積された状態の、トランジスタ１００を示す。第２レジスト・パターン１２８では、開口部１２９が実質的にゲート上にある。
図１３Ｂは、トレンチ１３２が第２レジスト・パターン１２８の開口部１２９を通して、第２絶縁層１２６にエッチングされた後の状態の、トランジスタ１００を示す。図１３Ｃは、トレンチ１３２内の第１絶縁層１２４の除去を示す。図１３Ｄは、第２レジスト・パターン１２８の除去を示す。
図１３Ｅにおいて、開口部１１０がある第一レジスト・パターン１０８は、レジスト１１４が第２絶縁層１２６上にある状態で形成される。ゲート・ハードマスク１１２は、その後、図１３Ｆに示すように、スペーサ１１６内のゲート１０２を露出するために開口部１１０を通して選択的にエッチングされる。図１３Ｇに示すように、スペーサ１１６はその後、ゲート１０２と実質的に平坦であるようエッチングされる。図１３Ｈに示すように、レジスト１１４はその後、除去される。
図１３Ｉに示すように、レジストの除去後、導電性材料１３４がトレンチ１３２に堆積される。図１３Ｊに示すように、導電性材料１３４および第２絶縁層１２６は、その後、ローカル・インターコネクト１３０Ａを形成するために平坦化される。
ローカル・インターコネクト１３０Ａの形成後、ローカル・インターコネクトは、ヴィア・インターコネクトに接続できる。ヴィア・インターコネクトは、技術的に知られている通り、ヴィア層を通して上部金属層（例：金属１層）、または他の所望の上層への接続を行うために使用できる。
第１レジスト・パターン１０８および第２レジスト・パターン１２８の使用（図８と９に示す）を通しての、ゲート１０２に自己整合しているローカル・インターコネクト１３０Ａ、および図１に示すローカル・インターコネクト１３０Ｂ、１３０Ｃ、１３０Ｄを組み合わせた形成によって、トランジスタ１００のためにより密度の高いライブラリのセルを形成できる。さらに、図２−１２および図１３Ａ−Ｊに示すプロセスの実施形態を用いて、より緻密なＳＲＡＭ（スタティック・ランダム・アクセス・メモリ・セル）を開発できる可能性がある。
図２−１２および図１３Ａ−Ｊに示すプロセスの実施形態は、他のプロセス・フローの使用や、ローカル・インターコネクトの代わりに自己整合コンタクトのフローを使用する場合と比較して、マスクおよび／あるいはステップ数の減少と組み合わせて、ゲートへの自己整合ローカル・インターコネクトを製造できる。ゲートへのローカル・インターコネクトの自己整合は、ゲートへのコンタクトのショートを阻害することができる。
図２−１２および図１３Ａ−Ｊに示すプロセスの実施形態を使用することで、ゲートへの自己整合ローカル・インターコネクトの代わりに、ゲートへの自己整合コンタクトを生成する可能性があることを理解すべきである。ここに記載されている手順のいくつかにバリエーションがあるかも知れないが、本明細書に記載のプロセスを用いて、自己整合コンタクトを生成することは、当業者にとって明白であろう。
本発明の様々な態様のさらなる修正および代替実施形態は、この説明から当業者には明らかであろう。それに応じて、この説明は、例示としてのみ解釈されるべきであり、本発明を実施するための一般的な方法を当業者に教示する目的である。ここに示され且つ記載された本発明の形態は、現在好ましい実施形態として受け取られるものであることを理解すべきである。ここに示して説明した要素と材料は、置換えられることがあるし、部品やプロセスは逆であってもよい。そして、本発明の特定の特徴は、本発明のこの説明の利点を得た後に当業者にとって全て明白であろうように、独立して用いることができる。以下の特許請求の範囲に記載した本発明の精神および範囲から逸脱することなく、本明細書に記載した要素に変更を行うことができる。

Claims (21)

  1. 半導体デバイス生産プロセスであって、
    半導体基板上のトランジスタのゲートの上の１つ以上の選択された領域においてハードマスクを選択的に除去することによって、実質的に前記トランジスタの上にある少なくとも１つの絶縁層を通して前記ゲートが上部金属層に接続されるのを可能にすることと、
    前記少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に導電性材料を堆積することと、を備え、前記導電性材料は少なくとも１つの前記選択された領域において前記ゲートへのローカル・インターコネクトを形成する半導体デバイス生産プロセス。
  2. 前記ハードマスクを選択的に除去することは選択した領域を定義するＣＡＤ（コンピュータ支援設計）設計のレジスト・パターンを使用して行われる請求項１のプロセス。
  3. 前記選択された領域は前記少なくとも１つの絶縁層を通して前記ゲートへ接続するための前記ゲートの上方の所望の位置に位置する領域を備える請求項１のプロセス。
  4. 前記ハードマスクが除去されなかった領域の上方の前記少なくとも１つの絶縁層を通して形成された少なくとも１つのトレンチ内に前記導電性材料が堆積され、前記ハードマスクは当該トレンチ内での前記導電性材料と前記ゲート間の接続を阻害する請求項１のプロセス。
  5. 少なくとも１つの追加的な絶縁層を通した少なくとも１つのヴィア・インターコネクトを使用して前記上部金属層へ前記ゲートを接続することをさらに備える請求項１のプロセス。
  6. 少なくとも１つの前記選択された領域において前記ゲートを囲むスペーサの少なくとも一部を除去することをさらに備える請求項１のプロセス。
  7. 前記１つ以上の選択された領域においてハードマスクを選択的に除去した後に前記少なくとも１つの絶縁層が前記トランジスタ上に堆積される請求項１のプロセス。
  8. 前記１つ以上の選択された領域においてハードマスクを選択的に除去する前に前記少なくとも１つの絶縁層が前記トランジスタ上に堆積される請求項１のプロセス。
  9. 前記導電性材料の少なくとも一部および前記少なくとも１つの絶縁層を除去して前記基板上にほぼ平坦な表面を形成することをさらに備える請求項１のプロセス。
  10. 半導体デバイス生産プロセスであって、
    ハードマスクを用いて半導体基板上にトランジスタのゲートを形成することと、
    前記トランジスタの上にゲート・ハードマスク・エッチング・パターンを配置することと、
    前記ゲート・ハードマスク・エッチング・パターンを使用して前記ゲートの上の１つ以上の選択された領域における前記ハードマスクを選択的に除去することと、
    前記トランジスタの上に１つ以上の絶縁層を形成することと、
    前記ゲートの上の少なくとも１つの前記選択された領域における少なくとも１つの前記絶縁層を通るトレンチを、前記ゲートが前記トレンチ内で露出するように形成することと、
    前記トレンチ内に導電性材料を堆積することと、を備え、前記導電性材料は少なくとも１つの前記選択された領域における前記ゲートへのローカル・インターコネクトを形成する半導体デバイス生産プロセス。
  11. 前記１つ以上の絶縁層が２つの絶縁層を備える請求項１０のプロセス。
  12. 前記導電性材料の少なくとも一部と少なくとも１つの前記絶縁層を除去して前記基板上にほぼ平坦な表面を形成することをさらに備える請求項１０のプロセス。
  13. 前記１つ以上の選択された領域において前記ハードマスクを選択的に除去した後に前記ゲート・ハードマスク・エッチング・パターンを除去することをさらに備える請求項１０のプロセス。
  14. 前記ゲート・ハードマスク・エッチング・パターンは選択した領域を定義するＣＡＤ設計のレジスト・パターンである請求項１０のプロセス。
  15. 前記ハードマスクが除去されなかった領域の上方の少なくとも１つの前記絶縁層内に少なくとも１つの追加のトレンチを形成することと、前記少なくとも１つの追加のトレンチに前記導電性材料を堆積することと、をさらに備え、前記ハードマスクは当該トレンチ内での前記導電性材料と前記ゲート間の接続を阻害する請求項１０のプロセス。
  16. 少なくとも１つの追加の絶縁層を通る少なくとも１つのビア・インターコネクトを用いて前記ゲートから上部金属層へと接続することを更に備えた請求項１０のプロセス。
  17. 半導体デバイス生産プロセスであって、
    ハードマスクを用いて半導体基板上にトランジスタのゲートを形成することと、
    前記トランジスタの上に１つ以上の絶縁層を形成することと、
    前記ゲートの上の少なくとも１つの選択された領域における少なくとも１つの前記絶縁層を通るトレンチを、前記ゲートと前記ハードマスクが前記トレンチ内で露出するように形成することと、
    前記トランジスタの上にゲート・ハードマスク・エッチング・パターンを配置することと、
    前記ゲート・ハードマスク・エッチング・パターンを使用して前記ゲートの上の前記選択された領域における前記ハードマスクを選択的に除去することと、
    前記トレンチ内に導電性材料を堆積することと、を備え、前記導電性材料は少なくとも１つの前記選択された領域における前記ゲートへのローカル・インターコネクトを形成する半導体デバイス生産プロセス。
  18. 前記導電性材料の少なくとも一部と少なくとも１つの前記絶縁層を除去して前記基板上にほぼ平坦な表面を形成することをさらに備える請求項１７のプロセス。
  19. 前記ゲート・ハードマスク・エッチング・パターンは選択した領域を定義するＣＡＤ設計のレジスト・パターンである請求項１７のプロセス。
  20. 前記ハードマスクが除去されなかった領域の上方の少なくとも１つの前記絶縁層内に少なくとも１つの追加のトレンチを形成することと、前記少なくとも１つの追加のトレンチに前記導電性材料を堆積することと、をさらに備え、前記ハードマスクは当該トレンチ内で前記導電性材料と前記ゲート間の接続を阻害する請求項１７のプロセス。
  21. 複数の命令を格納する、コンピュータ読み取りが可能な記憶媒体であって、
    前記複数の命令が実行された時に、
    半導体基板上のトランジスタのゲートの上の１つ以上の選択された領域においてハードマスクを選択的に除去することによって、実質的に前記トランジスタの上にある少なくとも１つの絶縁層を通して前記ゲートが上部金属層に接続されるのを可能にすることと、
    前記少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に導電性材料を堆積することと、を備え、前記導電性材料は少なくとも１つの前記選択された領域において前記ゲートへのローカル・インターコネクトを形成することとを備えたプロセスにおいて使用可能な１つ以上のレジスト・パターンを生成するコンピュータ読み取りが可能な記憶媒体。
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