JPS63143845A

JPS63143845A - 半導体集積回路装置

Info

Publication number: JPS63143845A
Application number: JP29040986A
Authority: JP
Inventors: Takeshi Kajimoto; 梶本　毅; Yutaka Shinpo; 豊新保; Osamu Tsuchiya; 修土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-12-08
Filing date: 1986-12-08
Publication date: 1988-06-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置、特に、多層配線構造を
有する半導体集積回路装置に適用して有効な技術に関す
るものである。

〔従来の技術〕

半導体集積回路装置は、配線の引き回しを低減して集積
度を向上するために、多層配線構造を採用している。多
層配線構造は、配線層と絶縁層とを交互に重ね合せて構
成されている。配線層としては、例えば、多結晶シリコ
ン配線やアルミニウム配線が使用されている。絶縁層と
しては１例えば、酸化シリコン膜やフォスフオシリケー
ドガラス（Ｐ　Ｓ　Ｇ）膜が使用されている。

通常、第１方向に延在する第１層目配線（下層配線）に
は、第１方向と交差する第２方向に延在する第２層目配
線（上層配線）を接続している。この接続は、第１層目
配線と第２層目配線との間の層間絶縁膜に形成される接
続孔を通して行われる。

接続孔の形成に際しては、第１層目配線、第２層目配線
の夫々に対しそ製造工程におけるマスク合せずれを生じ
る。このため、接続孔部分の第１層目配線、第２層目配
線の夫々は、前記マスク合せずれ量に相当する分、他の
領域に比べて幅寸法を大きく構成している。この幅寸法
を′大きくした領域は、ドックボーンと呼ばれている。

なお、多層配線形成技術については、例えば、日経マグ
ロウヒル社発行、ＭＯ５ＬＳＩ　　製造技術、昭和６０
年６月２０日発行日、ｐｐ　１２１〜１４２に記載され
ている。

〔発明が解決しようとする問題点〕

前述の第１層目配線、第２層目配線の夫々の接続部には
、ドックボーンが必要とされている。このため、隣接す
る第１層目配線の間隔、第２層目配線の間隔が増大する
ので、多層配線構造を有する半導体集積回路装置の集積
度の向上に限界を生じるという問題があった。

また、第１層目配線のドックボーン上部に接続孔が形成
されるので、第１層目配線の膜厚に相当する分、層間絶
縁膜の段差が大きくなり、接続孔周辺部分の層間絶縁膜
が突出した形状で形成される。第２層目配線をアルミニ
ウム配線で形成した場合、このような突出した形状の層
間絶縁膜の表面には第２層目配線が薄い膜厚で形成され
る。このため、第２層目配線は、エレクトロマイグレー
ションを生じ易いので、断線等、電気的信頼性を低下す
るという問題があった。さらに、第２層目配線は、接続
孔部分において、抵抗値が増大するので、信号の伝達速
度が低下し、動作速度が低下するという問題があった。

本発明の第１目的は、多層配線構造を有する半導体集積
回路装置の集積度を向上することが可能な技術を提供す
ることにある。

本発明の第２目的は、前記第１目的を達成すると共に、
電気的信頼性を向上することが可能な技術を提供するこ
とにある。

本発明の第３目的は、前記第１及び第２目的を達成する
と共に、動作速度の高速化を図ることが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付肉面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

多層配線構造を有する半導体集積回路装置において、第
１層目配線を第２店目配線と異なる導電性材料で構成し
、この第１層目配線と第２層目配線との交差部の層間絶
縁膜に、第１層目配線の幅寸法に比べて大きな寸法で形
成される接続孔を構成し、この接続孔を通して、第１層
目配線と第２層目配線とを接続する。

〔作　用〕

上記した手段によれば、前記接続孔部分の第１層目配線
、第２層目配線の夫々に、マスク合せずれ量に相当する
分の余裕寸法を設けなくてよく。

第１層目配線の間隔、第２層目配線の間隔を夫々縮小す
ることができるので、集積度を向上することができる。

以下１本発明の構成について、一実施例とともに説明す
る。

なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例！〕

本発明の実施例Ｉである多層配線構造の半導体集積回路
装置を第１図（要部平面図）で示し、第１図の■−■線
で切った断面を第２図、■−■線で切った断面を第３図
に夫々示す、なお、第１図及び後述する第４図、第５図
、第８図の夫々は１本実施例の構成をわかり易くするた
めに、配線層間の層間絶縁膜はｉ示しない。

第１図乃至第３図において、１は単結晶シリコンからな
る半導体基板（又はウェル領域）である。

Ｍ　Ｉ　Ｓ　ＦＥＴ等の半導体素子（図示していない）
間の半導体基板１の主面には、フィールド絶縁膜２が設
けられている。フィールド絶縁膜２は、半導体素子間を
電気的に分離するように構成されている。フィールド絶
縁膜２は１例えば、半導体基板１を選択的に酸化した酸
化シリコン膜で形成され、３０００〜５０００　［λコ
程度の膜厚で形成されてい机このフィールド絶縁膜２は、第１層目配線４の下地層と
して形成され、その表面には、絶縁１１１３が設けられ
ている。絶縁ｌｌ５Ｉ３は、第１層目配線４と第２層日
配線６との間の層間絶縁膜５とエツチング速度の異なる
絶縁性材料で構成されている。

絶縁ＩＩ！Ｉ３は１例えば、スパッタやＣＶＤで形成し
た窒化シリコン膜を用い、その膜厚を１０００〜２００
０［λ］程度の薄い膜厚で形成する。

この下地層（２及び３）の上部には、第１方向に延在す
る（第１図においては行方向に延在する）第１層目配線
４が設けられており、第１層目配線４には、第２層目配
線６が接続されている。　　。

第１層口配線４は１例えば、マスクＲＯＭ、ＤＲＡＭ等
のワード線を構成するようになっており、ＭＩＳＦＥＴ
のゲート電極と同一導電性材料で形成されている。具体
的には、第１層目配線４は、多結晶シリコン膜で形成さ
れている。また、第１層目配線４は、高融点金属（Ｍｏ
、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉｚ　、ＴｉＳｉ２．ＴａＳｉ２．ＷＳｉ２）膜の単層
で形成してもよい。

また、第１層目配線４は、多結晶シリコン膜の上部に高
融点金属膜或は高融点金属シリサイド膜を重ね合せた複
合膜で形成してもよい。第１層目配線４は、第１方向と
交差する第２方向（第１図においては列方向）に所定の
間隔で複数配置されている。

第２層口配線６は、第１層目配線４の上部に、層間絶縁
膜５を介して設けられており、第２方向に延在している
。第２層口配線６は、層間絶縁膜５に形成された接続孔
５Ａを通して、第１層目配線４と接続さ九ている。第２
１ａ目配ａ６は１例えば、アルミニウム膜、所定の添加
物（ＳｔやＣｕ）が含有されたアルミニウム膜で形成さ
れる。つまり、第１層目配線４は、第２層目−配線６と
異なる導電性材料で形成されている。

前記層間絶縁膜５は、例えば、酸化シリコン膜やｒ’５
ＧＷＸで形成され、４０００〜８０００　［Ａコ程度の
膜Ｊグで形成される。

前記接続孔５Ａは、第１図及び第４図（要部模写図）で
示すように、第１層口配線４の幅寸法に比べて大きな寸
法Ｗで構成され、第２Ｍ口配線６の幅寸法に比べて小さ
な寸法りで構成されている。

従来は、第５図（要部模写ＩＩＩ）及び第６図で示すよ
うに、第１層口配線４．第２Ｍ口配線６の夫々に領域（
ドックボーン）４Ａ、６Ａｔ−Ｍけ、コノ部分に接続孔
５Ｂを形成して、第１層目配線４と第２層目配線６とを
接続していた。領域４Ａは。

第１層目配線４及び接続孔５Ｂを最小加工寸法で形成し
た場合、第１ＩＩ１１目配線４と接続孔５Ｂとの製造工
程におけるマスク合せずれ量に相当する分の寸法Ｍを配
線幅に加えた寸法で形成されている。

同様に、領域６Ａは、第２層目配線６の配線幅に寸法Ｍ
を加えた寸法で形成されている。つまり、隣接する第１
層目配線４の間隔は、寸法Ｍに、第１層配線４の領域４
Ａと隣接する他の第１層目配、ｔ！４との間の寸法Ｐを
加えた寸法Ｐ１で形成される。第２ｙａ目配線６の間隔
についても同様である。

これに比べて１本発明の接続孔５Ａは、第４図に示すよ
うに、隣接する第１層目配線４の間隔の寸法Ｐ内に、隣
接する他の第１層目配線４と短絡しない範囲において１
ｇｓ接する他の第１層目配線４と接続孔５Ａとのマスク
合せずれ量に相当する分の寸法Ｍを確保している。すな
わち、第１層目配線４の幅寸法に比べて大きな寸法の接
続孔５Ａを構成することにより、第２層目配線６との接
続部分における第１Ｍ目配線４に、マスク合せずれ量に
相当する分の寸法Ｍを設けなくてよいので（領域４Ａつ
まりドックボーンの廃止）、隣接する第１層目配線４の
間隔を寸法Ｐに縮小することができる。接続孔５Ａの形
成は層間絶縁膜５をエツチングすることで行われるが、
オーバエツチングを行う場合、第１層目配線４の下地層
に絶縁膜３を構成しているので、接続孔５Ａ内に下地層
が露出しても損傷されることがない。

また、第１層目配線４と第２層目配線６とを異なるエツ
チング速度の導電性材料で構成することにより、接続孔
５Ａに対して第２層目配線６がマスク合せずれを生じた
場合、接続孔５Ａ内に第１層目配置４が露出しても第２
層目配線６のエツチング工程で、第１層目配線４がエツ
チングされないようにする（損傷や断線を防止する）こ
とができる。つまり、第２層目配線６は、接続孔５Ａと
の間にマスク合せずれ量に相当する寸法Ｍを設ける必要
がない（領域６Ａつまりドックボーンの廃止）ので、隣
接する第２層目配線６の間隔を縮小することができる。

このように、隣接する第１層目配線４の間隔。

隣接する第１Ｍ目配線６の間隔を夫々縮小することがで
きるので、多層配線構造の半導体集積回路装置の集積度
を向上することができる。

また、第１層目配線４の幅寸法に比べて大きな寸法で接
続孔５Ａを構成することにより、第１層目配線４の上面
及び側壁と第２層目配線６とを接続することができるの
で、接触面積を増加し、接触抵抗値を低減することがで
きる。

また、第１Ｍ目配ｌｓ４の幅寸法に比べて大きな寸法で
接続孔５Ａを構成することにより、層間絶縁膜４の段差
を小さくシ、接続孔５Ａの周辺部分（第２図及び第６図
において、点線で囲まれ符号Ａを付けた部分）の突出形
状を緩和することができるので、この部分での第２層目
配線６の膜厚を厚くすることができる。第２層目配線６
の膜厚を厚することは、エレクトロマイグレーションに
よる第２層目配線６の断線を防止することができるので
、電気的信頼性を向上することができる。さらに、この
部分での第２層目配線６の抵抗値を低減することができ
る。

前記第１層目配線４と第２層目配線６との接続部での接
触抵抗値の低減、第２層口配線６の抵抗値の低減は、信
号伝達速度を速め、動作速度の重速化を図ることができ
る。

なお、本発明は、第２層口配線６と、図示していないが
その上部に形成される第３層目配線との間の層間絶縁膜
に形成される接続孔を、第２Ｍ目配線６の幅寸法に比べ
て大きな寸法で構成してもよい。

〔実施例■〕

本実施例■は、接続孔の形成に際して、第１Ｍ目配線の
下地層の損傷を低減した１本発明の他の実施例である。

本発明の実施例■である多層配線構造の半導体集積回路
装置を第７図（要部断面図）で示す。

第７図に示すように１本実施例■は、第１層目配線４と
第２層１１配線６との間の層間絶縁膜５を、異なるエツ
チング速度の絶縁膜５ａとそれよりも厚い膜厚の絶縁膜
５ｂとで構成している。絶縁膜５ａは例えば窒化シリコ
ン膜で形成し、絶縁膜５ｂは例えば酸化シリコン膜やＰ
ＳＧ膜で形成する。

このように構成される多層配線構造の半導体集積回路装
置は、前記実施例Ｉと略同様の効果を得ることができる
。

また、層間絶縁膜５は、接続孔５Ａを形成するエツチン
グ工程に際して、第１層目配線４の下地層（２）のオー
バエツチング量を低減し、その損傷を防止することがで
きる。つまり、層間絶縁膜５は、絶縁膜５ｂをエツチン
グし、接続孔５Ａの大半を形成する際に、絶縁膜５ａが
エツチングストッパ層として作用し、下地層のオーバエ
ツチング量を低減することができる。

〔実施例■〕

本実施例■は、第１層目配線と第２層目配線との接続面
嶺を増加した１本発明の他の実施例である。

本発明の実施例■である多層配線構造の半導体集積回路
装置を第８図（要部平面図）で示す６第８図に示すよう
に、本実施例ｍは、接続孔５Ａを第１層口配線４、第２
層目配線６の夫々の幅寸法に比べて大きな寸法で構成し
ている。

また、第１層目配線４と第２　ｐ！Ｉ［Ｔ配線６との接
触抵抗値をさらに低減し、或は第２層目配線の突出形状
の緩和による抵抗値をさらに低減することができるので
、より動作速度の高速化を図ることができる。

以」二、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。

例えば１本発明は、半導体領域（拡散層）で形成される
第１層日配線と、その上層の導電層（例えば、多結晶シ
リコン層あるいはアルミニウム配線等）とを接続する場
合にも適用することができる。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば、次めと
おりである。

多層配線構造を有する半導体集積回路装置において、配
線間隔を縮小することができるので、集積度を向上する
ことができる。

また、配線の幅寸法に比べて大きな寸法で接続孔を構成
することができるため、接触面積を増加し、接触抵抗値
を低減することができ、その結果、電気的信頼性を向上
すること及び動作速度の高速化を図ることが可能となる
。

さらに、下地配線の幅寸法に比べて大きな寸法で接続孔
を構成することにより、層間絶縁膜の段差を小さくシ、
接続孔の周辺部分の突出形状を緩和することができるの
で、この部分での上層配線の膜厚を厚くすることができ
、その結果、エレクトロマイグレーションによる断線等
を防止すること、すなわち、ｆ１１気的信頼性を向上す
ること及びこの部分での配線抵抗値を低減すること、す
なわち、動作速度の高速化を図ることが可能となる６

【図面の簡単な説明】

第１図は、本発明の実施例■である多層配線構造の半導
体集積回路装置を示す要部平面図。第２図は、第１図の１−■線で切った断面図、第３図は
、第１図の■−■線で切った断面図、第４図は、第１図
に示す半導体集積回路装置のの要部模写図。第５図は、従来の半導体集積回路装置の要部模写図。第６図は、第５図の［Ｖ−ｔＶ線で切った断面図、第７
図は、本発明の実施例■である多層配線構造の半導体集
積回路装置を示す要部断面図、第８図は１本発明の実施
例ｍである多層配線構造の半導体集積回路装置を示す要
部平面図である。図中、１・・・半導体基板、２・・・フィールド絶縁膜
。３．５ａ、５ｂ・・・絶縁膜、４・・・第１層目配線、
５・・・層間絶縁膜、５Ａ・・・接続孔、６・・・第２
層目配線である。第　　１　　図１−　ず耳イキ（４第１コロ−第２．曾９憎どオ微第　　２Ｉ７第　　３　　図第　　４　　図Ｊ第　　５　　図第　　６　　図第　　７　　図第　　８　　図 ″５Ａ

Claims

【特許請求の範囲】１、第１方向に延在する第１層目配線の上部に、層間絶
縁膜を介在させて、第１方向と交差する第２方向に延在
する第２層目配線を有する半導体集積回路装置において
、前記第１層目配線を第２層目配線と異なる導電性材料
で構成し、該第１層目配線と第２層目配線との交差部の
層間絶縁膜に、前記第１層目配線の幅寸法に比べて大き
な寸法で形成される接続孔を構成し、該接続孔を通して
、前記第１層目配線と第２層目配線とを接続したことを
特徴とする半導体集積回路装置。２、前記第１層目配線材料は、前記第２層目配線材料と
エッチング速度が異なる導電性材料であることを特徴と
する特許請求の範囲第１項に記載の半導体集積回路装置
。３、前記接続孔は、第２層目配線の幅寸法に比べて、小
さな寸法又は大きな寸法で形成されていることを特徴と
する特許請求の範囲第１項又は第２項に記載の半導体集
積回路装置。４、前記第１層目配線の下地の層間絶縁膜の表面には、
前記第１層目配線と第２層目配線との間の層間絶縁膜に
比べて、エッチング速度の遅い層が構成されていること
を特徴とする特許請求の範囲第１項乃至第３項に記載の
半導体集積回路装置。５、前記層間絶縁膜は、エッチング速度が異なる、複数
の絶縁層で構成されていることを特徴とする特許請求の
範囲第１項乃至第３項に記載の半導体集積回路装置。